JPS5888895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5888895A JPS5888895A JP56185498A JP18549881A JPS5888895A JP S5888895 A JPS5888895 A JP S5888895A JP 56185498 A JP56185498 A JP 56185498A JP 18549881 A JP18549881 A JP 18549881A JP S5888895 A JPS5888895 A JP S5888895A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- bit line
- speed
- memory device
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電荷の蓄積状態の変化を情報記憶に利用する
メモリセルが複数のビット線と複数のり−ド線との交さ
点にそれぞれ接続され、メモリセル内に蓄積された情報
をビット線電圧の変化として取り出すために特定のワー
ド線を選択するロウデコーダ回路を具備し、ビット線電
圧の前記変化を検出して増幅するセンスアンプがそれぞ
れのビット線に接続され、これらのセンスアンプを駆動
する駆動回路を具備している半導体記憶装置に関するも
のである。
メモリセルが複数のビット線と複数のり−ド線との交さ
点にそれぞれ接続され、メモリセル内に蓄積された情報
をビット線電圧の変化として取り出すために特定のワー
ド線を選択するロウデコーダ回路を具備し、ビット線電
圧の前記変化を検出して増幅するセンスアンプがそれぞ
れのビット線に接続され、これらのセンスアンプを駆動
する駆動回路を具備している半導体記憶装置に関するも
のである。
従来のこの種の半導体記憶装置は、例えば第１図に示す
ように構成されていた。ここで、１は電荷の蓄積状態の
変化を情報記憶に利用す名メモリセル、２はワード線、
３はビット線、４はそれぞれのビット線３に接続された
フリラグフロッグ回路を含む第１のセンスアンプ、５は
複数個の第１のセンスアンプを駆動する第１の駆動回路
、６はワード線を選択するロウデコーダ回路、７はマル
チプレクサ、８は人出力バッファ、９はコラムデコーダ
回路である。メモリセル１は選択用トランジスタＱ。と
電荷蓄積用コンデンサＣ６から構成され、第１のセンス
アンプ４はトランジスタＱｌ−Ｑ４で構成され、第１の
駆動回路５はトランジスタＱ５とクロ、り発生回路１０
で構成され、マルチプレクサ７はトランジスタＱ７と入
出力線１１で構成されている。
ように構成されていた。ここで、１は電荷の蓄積状態の
変化を情報記憶に利用す名メモリセル、２はワード線、
３はビット線、４はそれぞれのビット線３に接続された
フリラグフロッグ回路を含む第１のセンスアンプ、５は
複数個の第１のセンスアンプを駆動する第１の駆動回路
、６はワード線を選択するロウデコーダ回路、７はマル
チプレクサ、８は人出力バッファ、９はコラムデコーダ
回路である。メモリセル１は選択用トランジスタＱ。と
電荷蓄積用コンデンサＣ６から構成され、第１のセンス
アンプ４はトランジスタＱｌ−Ｑ４で構成され、第１の
駆動回路５はトランジスタＱ５とクロ、り発生回路１０
で構成され、マルチプレクサ７はトランジスタＱ７と入
出力線１１で構成されている。
各メモリセル１内の情報はコンデンサＣ６の電荷の蓄積
状態、すなわちトランジスタＱｏとコンデンサｃｏの間
の節点Ｎ、の電位によって記憶を表わし、例えば節点Ｎ
０の電位が高い状態を情報“１″、低い状態を′０＃の
記憶状態とする。
状態、すなわちトランジスタＱｏとコンデンサｃｏの間
の節点Ｎ、の電位によって記憶を表わし、例えば節点Ｎ
０の電位が高い状態を情報“１″、低い状態を′０＃の
記憶状態とする。
この記憶装置を動作させるには、まずリセットクロック
φＲを高レベルにして各センスアンプ４のＭＯＳ トラ
ンジスタＱ３．Ｑ４をそれぞれ導通させて、トランジス
タＱ１とＱ３の間の節点ＮｌをプリチャージレベルＶｐ
に、トランジスタＱ２とＱ４の間の節点Ｎ２の電位を基
準電位ｖＲに設定する。次に、リセットクロックφＲを
低レベルにしてからロウデコーダ６によって１本のワー
ド線２を高レベルにし、そのワード線に接続されたメモ
リセルを選択状態にし、その各トランジスタＱｏを導通
させて各メモリセルの情報に応じた電位がビット線３に
現われるようＫする。このとき情報″′ｌ”のメモリセ
ルに対応するビット線の電位をＶＨ１情報ｔｌ ＯＩＩ
のメモリセルに対応するビット線の電位をＶＬとすると
、ＶＨ＞ｖＲ〉ｖＬとなるように基準電位ｖＲならひに
プリチャージレベルＶｐの設定レベルを調節しておく。
φＲを高レベルにして各センスアンプ４のＭＯＳ トラ
ンジスタＱ３．Ｑ４をそれぞれ導通させて、トランジス
タＱ１とＱ３の間の節点ＮｌをプリチャージレベルＶｐ
に、トランジスタＱ２とＱ４の間の節点Ｎ２の電位を基
準電位ｖＲに設定する。次に、リセットクロックφＲを
低レベルにしてからロウデコーダ６によって１本のワー
ド線２を高レベルにし、そのワード線に接続されたメモ
リセルを選択状態にし、その各トランジスタＱｏを導通
させて各メモリセルの情報に応じた電位がビット線３に
現われるようＫする。このとき情報″′ｌ”のメモリセ
ルに対応するビット線の電位をＶＨ１情報ｔｌ ＯＩＩ
のメモリセルに対応するビット線の電位をＶＬとすると
、ＶＨ＞ｖＲ〉ｖＬとなるように基準電位ｖＲならひに
プリチャージレベルＶｐの設定レベルを調節しておく。
以上のよう圧して節点Ｎ１ ＋ Ｎ ２に電位差が生じ
た後で、ｔンスアンプ駆動りロックφＤを高レベルトシ
てトランジスタＱ５を導通状態としてＮ３の電位を低下
させテ、トランジスタＱｌ、Ｑ２により節点Ｎ １ ＊
Ｎ２の電位差を増幅する。ここでセンスアンプ動作中
におけるピット線電位即ち節点Ｎ１の電位を、メモリセ
ルの情報１１１１１．１１Ｑ”Ｋ 応Ｕ、 テ各ｋ ｖ
、 、ｖＬ′トＬ （ＶＨ＞ ＶＬ ） 、センスアン
プ動作後の定常状態におけルＮ１１７）電位ヲ各ｋ Ｖ
ＨＨｒ ＶＬＬ （但Ｌ ＶＬＬ＜ ＶＬ′＜ Ｖｊ＜
ＶＨＨ）とする。増幅速度の目安として、センスアン
プ駆動を開始してから条件式ＶＨ′−Ｖ、≧Ｔ （ＶＨ
Ｈｚ’Ｉ ＶＨ）又はＶＬ−ＶＬ≧−（ＶＬ ＶＬＬ）を満たすま
での所要時間Δｔを用いる。一般にΔｔが大きい程セン
スアンプの感度が高く、正常な増幅が可能なＮ１＋Ｎ２
の最小電位差が小さい。（このことは電子通信学会論文
誌１ｏ１ 、 Ｖｏｗ、 ６１−ＣＡ ５ （１９７８
） 、 Ｐ、 ２７３〜Ｐ、２７９に述べられている。
た後で、ｔンスアンプ駆動りロックφＤを高レベルトシ
てトランジスタＱ５を導通状態としてＮ３の電位を低下
させテ、トランジスタＱｌ、Ｑ２により節点Ｎ １ ＊
Ｎ２の電位差を増幅する。ここでセンスアンプ動作中
におけるピット線電位即ち節点Ｎ１の電位を、メモリセ
ルの情報１１１１１．１１Ｑ”Ｋ 応Ｕ、 テ各ｋ ｖ
、 、ｖＬ′トＬ （ＶＨ＞ ＶＬ ） 、センスアン
プ動作後の定常状態におけルＮ１１７）電位ヲ各ｋ Ｖ
ＨＨｒ ＶＬＬ （但Ｌ ＶＬＬ＜ ＶＬ′＜ Ｖｊ＜
ＶＨＨ）とする。増幅速度の目安として、センスアン
プ駆動を開始してから条件式ＶＨ′−Ｖ、≧Ｔ （ＶＨ
Ｈｚ’Ｉ ＶＨ）又はＶＬ−ＶＬ≧−（ＶＬ ＶＬＬ）を満たすま
での所要時間Δｔを用いる。一般にΔｔが大きい程セン
スアンプの感度が高く、正常な増幅が可能なＮ１＋Ｎ２
の最小電位差が小さい。（このことは電子通信学会論文
誌１ｏ１ 、 Ｖｏｗ、 ６１−ＣＡ ５ （１９７８
） 、 Ｐ、 ２７３〜Ｐ、２７９に述べられている。
）一方、Δｔが大きいことは記憶装置の読出動作が遅く
なることを意味しており、読出動作を早くするためには
Δｔを小さくする必要がある。記憶装置の読出動作とし
てはセンスアンプ動作後に、コラムデコーダ９によって
マルチプレクサ７内の特定のトランジスタＱ７を導通状
態とし、ビット線の電位をＱ７〜入出力線１１を通して
人出力バッファ８に接続することにより実施する。又書
込み動作としては逆に入出力・ζラフアル入出力線〜Ｑ
７〜ビット線〜メモリセルの経路で情報をメモリセルに
書込む。
なることを意味しており、読出動作を早くするためには
Δｔを小さくする必要がある。記憶装置の読出動作とし
てはセンスアンプ動作後に、コラムデコーダ９によって
マルチプレクサ７内の特定のトランジスタＱ７を導通状
態とし、ビット線の電位をＱ７〜入出力線１１を通して
人出力バッファ８に接続することにより実施する。又書
込み動作としては逆に入出力・ζラフアル入出力線〜Ｑ
７〜ビット線〜メモリセルの経路で情報をメモリセルに
書込む。
以上のような構成となっているので、従来のこの種の半
導体記憶装置では動作を早くするために増幅動作の所要
時間Δｔを小さくする必要がある。
導体記憶装置では動作を早くするために増幅動作の所要
時間Δｔを小さくする必要がある。
このことは正常な増幅が可能なＮ１＋Ｎ２の最小電位・
差が大きくなってしまうことを意味し、正常動作電圧範
囲を広くできないという欠点につながる。
差が大きくなってしまうことを意味し、正常動作電圧範
囲を広くできないという欠点につながる。
特に記憶装置の電暉電馬が低い側において、読出動作が
安定にできないという欠点がある。
安定にできないという欠点がある。
本発明は、上記欠点を除去するために、異なつた増幅速
度の得られるセンスアンプ又はセンスアンプ駆動回路を
付加した半導体記憶装置を提供するものである。
度の得られるセンスアンプ又はセンスアンプ駆動回路を
付加した半導体記憶装置を提供するものである。
以下図面により本発明の詳細な説明する。
第２図は本発明の実施例であって、第１図と対応する部
分には同一符号をつけである。５ａはセンスアンプを駆
動する第２の駆動回路であり、駆動クロックφＤａを発
生するクロック発生回路１０ａ。
分には同一符号をつけである。５ａはセンスアンプを駆
動する第２の駆動回路であり、駆動クロックφＤａを発
生するクロック発生回路１０ａ。
Ｎ３の電位引抜き経路を形成する抵抗Ｒとトランジスタ
Ｑｓａから構成されている。１２は第１の駆動回路５と
第２の駆動回路５ａを切換える制御回路である。
Ｑｓａから構成されている。１２は第１の駆動回路５と
第２の駆動回路５ａを切換える制御回路である。
本装置の動作としては、制御回路１２によって、センス
アンプ４が第１の駆動回路５により駆動される場合には
、第１図の場合と全く同様である。
アンプ４が第１の駆動回路５により駆動される場合には
、第１図の場合と全く同様である。
このときのΔｔをΔｔＡとする。制御口ｗ１１２によっ
てセンスアンプ４が第２の駆動回路５ａによって駆動さ
れる場合は、Ｎ３の電位を放電する速度が直列抵抗ＲＫ
よって遅くなつでいるために、ΔｔがΔｔＡより遅くな
っており（このときのΔｔをΔｔＢとする）、センスア
ンプ４の増幅動作は遅くなるが、感度が高くなるので、
正常動作電圧範囲が広くなる。Δｔの大きさは第２図の
場合Ｒの値によって調節しているが、駆動回路内のトラ
ンジスタＱｓａの利得定数を小さくすることによっても
調節が可能である。
てセンスアンプ４が第２の駆動回路５ａによって駆動さ
れる場合は、Ｎ３の電位を放電する速度が直列抵抗ＲＫ
よって遅くなつでいるために、ΔｔがΔｔＡより遅くな
っており（このときのΔｔをΔｔＢとする）、センスア
ンプ４の増幅動作は遅くなるが、感度が高くなるので、
正常動作電圧範囲が広くなる。Δｔの大きさは第２図の
場合Ｒの値によって調節しているが、駆動回路内のトラ
ンジスタＱｓａの利得定数を小さくすることによっても
調節が可能である。
正常動作電圧範囲の顕著な拡大を得るためにはΔｔＢ≧
２Δｔ＾にすることが望ましい。
２Δｔ＾にすることが望ましい。
さらに１このΔｔの調節は第２図の構成に限定されず、
第１の駆動回路５によって駆動される第２のセンスアン
プを付加する構成、あるいは第２の駆動回路５ａによ２
て駆動される第２のセンスアンプを付加する構成でも可
能である。
第１の駆動回路５によって駆動される第２のセンスアン
プを付加する構成、あるいは第２の駆動回路５ａによ２
て駆動される第２のセンスアンプを付加する構成でも可
能である。
以上のような構成になっているから、通常の高速な動作
と、必要に応じて動作速度を低下して安定で正常動作電
圧範囲の広い動作を選択することができる。
と、必要に応じて動作速度を低下して安定で正常動作電
圧範囲の広い動作を選択することができる。
以上説明したように、本発明はセンスアンプの増幅速度
を選択できる構成とりっているから、通常動作時の速度
を低下させることなく、正常動作電圧範囲の広い半導体
記憶装置を実現できるという利点がある。特に、低電圧
でのりフレツンニ動作が要求される電池による情報保持
の場合に有効である。
を選択できる構成とりっているから、通常動作時の速度
を低下させることなく、正常動作電圧範囲の広い半導体
記憶装置を実現できるという利点がある。特に、低電圧
でのりフレツンニ動作が要求される電池による情報保持
の場合に有効である。
第１図は従来の半導体記憶装置の構成図、第２図は本発
明による半導体記憶装置の一実施例を示す構成図である
。 １・・・メモリセル、２・・・ワード線、３・・・ビッ
ト線、４・・・センスアンプ、５・・・センスアンプの
第１の９・・・コラムデコーダ、１０ 、１０ａ・・・
駆動クロック発生回路、１１・・・入出力線、１２・・
・制御回路。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名
明による半導体記憶装置の一実施例を示す構成図である
。 １・・・メモリセル、２・・・ワード線、３・・・ビッ
ト線、４・・・センスアンプ、５・・・センスアンプの
第１の９・・・コラムデコーダ、１０ 、１０ａ・・・
駆動クロック発生回路、１１・・・入出力線、１２・・
・制御回路。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名
Claims (2)
- （１）電荷の蓄積状態の変化を情報記憶に利用するメモ
リセルが複数のビット線と複数のワード線との交さ点に
それぞれ接続され、メモリセル内に蓄積された情報をビ
ット線電圧の変化として取り出すために特定のワード線
を選択するロウデコーダ回路を具備し、ビット線電圧の
前記変化を検出して増幅するセンスアンプがそれぞれノ
ヒット線に接続され、これら複数のセンスアンプを駆動
する駆動回路を具備している半導体記憶装置において、
前記複数のセンスアンプの駆動後に正常な増幅動作を行
うまでに必要な所要時間Δｔが複数の状態の一つをとシ
得るように切換手段を備えたことを特徴とする半導体記
憶装置。 - （２）前記ワード線選択後であって、前記センスアンプ
の駆動を開始する前の前記ビット線電圧を前記メモリセ
ル内の蓄積情報に応じてＶＨ又はＶＬとしく ＶＨ＞
ＶＬ ） Ｎ前記センスアンプ駆動開始後でセンスアン
ズ動作中のビット線電圧をｖｄ又はＶＺとしく ＶＨ＞
ＶＬ’ ） 、前記センスアンプ動作後の定常状態に
おける前記ビット線電圧をＶＨＨ又はＶＬＬ （ＶＬＬ
＜Ｖｔ、’ ＜ ｖ、 ＜ ＶＨＨ）、前記センスア
ンプの駆動を開始してから条件式ｖＨ′−ｖＨ≧−（Ｖ
ＨＨＶＨ） 又は条件式ｖＬ−ｖｔ、≧−（ＶＬ−ＶＬ
Ｌ）を満ま たすまでの時間をΔｔとし、前記センスアンプを第１の
駆動状態で駆動した場合の前記ΔｔをΔｔＡとして、前
記センスアンプを第２の駆動状態で駆動した場合のΔｔ
をΔｔＢとしたとき、Δｔｓ≧２ＸΔｔＡなる関係式を
満たすように構成されていることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185498A JPS5888895A (ja) | 1981-11-20 | 1981-11-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185498A JPS5888895A (ja) | 1981-11-20 | 1981-11-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5888895A true JPS5888895A (ja) | 1983-05-27 |
Family
ID=16171815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185498A Pending JPS5888895A (ja) | 1981-11-20 | 1981-11-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888895A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263995A (ja) * | 1988-04-13 | 1989-10-20 | Nec Corp | ダイナミック型半導体記憶素子 |
| JPH02302991A (ja) * | 1989-05-17 | 1990-12-14 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| JPH02306492A (ja) * | 1989-05-19 | 1990-12-19 | Mitsubishi Electric Corp | ダイナミック・ランダム・アクセス・メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250648A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Semi-conductor memory |
-
1981
- 1981-11-20 JP JP56185498A patent/JPS5888895A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250648A (en) * | 1975-10-22 | 1977-04-22 | Hitachi Ltd | Semi-conductor memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263995A (ja) * | 1988-04-13 | 1989-10-20 | Nec Corp | ダイナミック型半導体記憶素子 |
| JPH02302991A (ja) * | 1989-05-17 | 1990-12-14 | Mitsubishi Electric Corp | 半導体ダイナミックｒａｍ |
| JPH02306492A (ja) * | 1989-05-19 | 1990-12-19 | Mitsubishi Electric Corp | ダイナミック・ランダム・アクセス・メモリ |
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