KR20160100584A - 반도체 메모리 장치 및 그의 테스트 방법 - Google Patents

반도체 메모리 장치 및 그의 테스트 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로서, 테스트 동작시 제1 및 제2 프리차지 신호에 응답하여 블록 선택 신호를 생성하기 위한 제어신호 생성부, 상기 제1 프리차지 신호 및 상기 블록 선택 신호에 응답하여 워드라인 디액티베이션 신호를 생성하기 위한 워드라인 제어부 및 상기 제2 프리차지 신호 및 상기 블록 선택 신호에 응답하여 비트라인 레벨 동등화 신호를 생성하기 위한 비트라인 동등화 제어부가 제공될 수 있다.

Description

반도체 메모리 장치 및 그의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF TESTING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로 반도체 메모리 장치 및 그를 포함하는 테스트 방법에 관한 것이다.
반도체 메모리 장치는 복수의 메모리 셀(memory cell)을 포함하며, 메모리 셀의 데이터(data)를 읽거나(read), 쓰기(write) 위해 워드라인(word line)과 비트라인(bit line)을 구비한다. 이중 워드라인은 메모리 셀과 비트라인을 연결하는 스위치(switch)로서, 트랜지스터(transistor)로 제조된다. 또한, 워드라인은 액티브 커맨드(active command)와 복수의 로우 어드레스(row address)에 대응하여 구동 또는 비구동한다. 이를 위해, 반도체 메모리 장치는 워드라인을 제어하는 제어부를 더 구비할 수 있다.
한편, 비트라인을 프리차지하기 위한 비트라인 레벨 동등화 신호는 워드라인이 워드라인 디액티베이션 신호에 의해 디스에이블 된 이후에 활성화가 이루어진다. 일반적으로 워드라인은 10년 정도를 사용하게 되는데, 시간이 지날수록 슬롭(slop)이 늘어지게 되는 현상이 발생한다. 따라서, 초기에 비트라인 레벨 동등화 신호가 워드라인이 완전히 디스에이블 된 이후에 활성화되도록 설계가 되었다고 하더라도 시간이 지나면서 워드라인이 디스에이블 되는 시점과 비트라인 레벨 동등화 신호가 활성화되는 시점이 겹치는 상황이 발생할 수 있다.
도 1은 종래기술의 문제점을 나타낸 동작 파형도이다.
도 1을 참조하면, 액티브 커맨드(ACT)에 의해 복수의 서브 워드라인(SWL0 내지 SWLn)이 활성화되고, 이후 라이트 커맨드(WT)에 의해 라이트 동작을 수행할 수 있다. 라이트 동작이 끝난 이후, 프리차지 커맨드(PCG)에 의해 비트라인을 프리차지시키기 위한 비트라인 레벨 동등화 신호(BLEQ)가 활성화될 수 있다. 상기 복수의 서브 워드라인(SWL0 내지 SWLn) 중에서 제1 서브 워드라인(SWL0)은 열화되지 않은 워드라인일 수 있으며, 제2 서브 워드라인(SWLn)은 상기 제1 서브 워드라인(SWL0)보다 열화된 워드라인일 수 있다. 즉, 상기 제2 서브 워드라인(SWLn)은 노후되어 워드라인의 슬롭이 늘어진 현상으로 인해 열화된 것일 수 있다.
상기 라이트 커맨드(WT)에 의한 라이트 동작 이후, 상기 제1 서브 워드라인(SWL0)은 워드라인 디액티베이션 신호(미도시)에 의해 비활성화되고 이후에 상기 비트라인 레벨 동등화 신호(BLEQ)가 활성화되어 정상적으로 프리차지 동작을 수행하는 것이 가능하다. 그러나, 슬롭이 늘어난 상기 제2 서브 워드라인(SWLn)이 비활성화되는 시점은 상기 비트라인 레벨 동등화 신호(BLEQ)가 활성화되는 시점과 겹치게 되는 현상이 발생할 수 있다. 이로 인해 정상적인 프리차지 동작을 수행하는 것이 어려울 수 있다.
본 발명의 실시예는, 워드라인 디액티베이션 신호와 비트라인 레벨 동등화 신호 간의 마진 확인을 위한 테스트 동작을 수행하는 반도체 메모리 장치 및 그를 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 테스트 신호에 응답하여 제1 프리차지 신호 및 제2 프리차지 신호를 논리합하여 제어신호를 생성하는 제어신호 생성부; 상기 제어신호 및 뱅크 선택신호에 응답하여 블록 선택신호를 생성하기 위한 블록 선택신호 생성부; 상기 제1 프리차지 신호 및 상기 제어신호에 응답하여 워드라인 디액티베이션 신호를 생성하는 워드라인 제어부; 및 상기 블록 선택신호에 응답하여 비트라인 레벨 동등화 신호를 생성하는 비트라인 동등화 제어부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 뱅크 커맨드 신호에 응답하여 서로 다른 구간을 갖는 제1 및 제2 프리차지 신호를 생성하기 위한 프리차지 신호 생성부; 테스트 동작시 상기 제1 및 제2 프리차지 신호에 응답하여 블록 선택 신호를 생성하기 위한 제어신호 생성부; 상기 제1 프리차지 신호 및 상기 블록 선택 신호에 응답하여 워드라인 디액티베이션 신호를 생성하기 위한 워드라인 제어부; 및 상기 제2 프리차지 신호 및 상기 블록 선택 신호에 응답하여 비트라인 레벨 동등화 신호를 생성하기 위한 비트라인 레벨 동등화 제어부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 시스템은, 복수의 서브 워드라인을 포함하되, 상기 복수의 서브 워드라인 열화정보를 검출하기 위한 메모리 장치; 및
상기 복수의 서브 워드라인 열화정보에 응답하여 비트라인 레벨 동등화 제어신호의 활성화 시점을 조절하기 위한 메모리 컨트롤러 를 포함하되, 상기 메모리 장치는 상기 메모리 컨트롤러로부터 상기 비트라인 레벨 동등화 제어신호를 수신하여 프리차지 동작을 수행할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법은, 서로 다른 구간을 갖는 제1 및 제2 프리차지 신호와 뱅크 선택 신호에 응답하여 블록 선택 신호를 생성하는 제1 테스트 단계; 상기 제2 프리차지 신호 및 상기 블록 선택 신호에 응답하여 비트라인 레벨 동등화 신호를 생성하는 제2 테스트 단계; 상기 제1 프리차지 신호 및 상기 블록 선택 신호에 응답하여 워드라인 디액티베이션 신호를 생성하는 제3 테스트 단계; 상기 비트라인 레벨 동등화 신호에 응답하여 프리차지 동작을 수행하는 제4 테스트 단계; 및 상기 비트라인 레벨 동등화 신호를 조절하여 상기 비트라인 레벨 동등화 신호가 상기 워드라인 디액티베이션 신호보다 늦은 시점에 활성화되도록 상기 제1 내지 제4 테스트 단계를 반복하는 제5 테스트 단계를 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 장치에 의하면, 테스트 동작을 통해 워드라인 디액티베이션 신호와 비트라인 레벨 동등화 신호 간의 마진을 확보하여 노말 동작시 충분한 마진을 확보함으로써 셀에 저장된 데이터를 안전하게 보호하는 것이 가능하다.
도 1은 종래기술의 문제점을 나타낸 동작 파형도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 3은 도 2에 도시된 제어신호 생성부를 도시한 구성도이다.
도 4는 도 2에 도시된 워드라인 제어부 및 비트라인 동등화 제어부를 도시한 구성도이다.
도 5은 도 2 내지 도 4에 도시된 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성도이다.
도 7은 본 발명의 효과를 나타낸 동작 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2를 참조하면, 상기 반도체 메모리 장치는 프리차지 신호 생성부(210), 제어신호 생성부(220), 워드라인 제어부(230) 및 비트라인 동등화 제어부(240), 메모리 코어부(250) 및 신호 조절부(260)를 포함할 수 있다.
상기 프리차지 신호 생성부(210)는 제1 프리차지 신호 생성부(211) 및 제2 프리차지 신호 생성부(212)를 포함할 수 있다.
상기 제1 프리차지 신호 생성부(211)는 제1 구간신호(TTWR)에 응답하여 뱅크 커맨드 신호(BKCMDB)를 내부적으로 RC 딜레이 회로(RCDLY) 및 인버터 딜레이 회로(INVDLY)를 통해 일정 구간 딜레이시켜 제1 프리차지 신호(R2ACB)를 생성할 수 있다. 상기 뱅크 커맨드 신호(BKCMDB)는 액티브 신호일 수 있으며, 상기 제1 구간신호(TTWR)는 데이터를 쓰기 위해 필요한 최소 시간일 수 있다. 또한, 상기 제1 프리차지 신호(R2ACB)는 추후 설명될 워드라인을 제어하기 위한 신호로 사용될 수 있다.
상기 제2 프리차지 신호 생성부(212)는 제2 구간신호(TTRP) 및 테스트 신호(TCISCO)에 응답하여 상기 뱅크 커맨드 신호(BKCMDB)를 내부적으로 복수의 RC 딜레이 회로(RCDLY)를 통해 일정 구간 딜레이시켜 제2 프리차지 신호(R3ACB)를 생성할 수 있다. 상기 제2 구간신호(TTRP)는 프리차지를 하기 위해 필요한 최소 시간일 수 있다. 상기 테스트 신호(TCISCO)는 차후 설명될 워드라인 디액티베이션 신호(WLOFF)와 비트라인 레벨 동등화 신호(BLEQ) 간의 마진을 확인하기 위한 테스트 동작시 활성화되는 신호이다.
상기 제어신호 생성부(220)는 신호 병합부(221) 및 블록 선택신호 생성부(222)를 포함할 수 있다.
상기 신호 병합부(221)는 상기 테스트 신호(TCISCO)의 활성화시, 상기 제1 프리차지 신호(R2ACB) 및 상기 제2 프리차지 신호(R3ACB)에 응답하여 제어신호(R23ACB)를 생성할 수 있다. 상기 제어신호(R23ACB)는 상기 제1 프리차지 신호(R2ACB)와 상기 제2 프리차지 신호(R3ACB)를 합산하여 만든 신호로써, 제1 프리차지 신호(R2ACB) 또는 상기 제2 프리차지 신호(R3ACB)에 따라서 활성화 구간이 설정될 수 있다. 상기 신호 병합부(221)에 대한 상세한 설명은 도 3에서 하기로 한다.
상기 블록 선택신호 생성부(222)는 상기 제어신호(R23ACB) 및 뱅크 선택 신호(BKSELP)에 응답하여 블록 선택 신호(BSB)를 생성할 수 있다. 상기 블록 선택 신호(BSB)는 메모리 셀의 군집에 해당하는 블록을 선택하는 신호로써 x-매트 정보를 포함하고 있다. 또한, 상기 블록 선택 신호(BSB)는 상기 제어신호(R23ACB)에 의해 생성되는 신호이므로 비교예에 따른 반도체 메모리 장치의 블록 선택 신호보다 활성화 구간이 더 길어질 수 있다. 그리고 상기 블록 선택 신호(BSB)는 상기 워드라인 디액티베이션 신호(WLOFF)를 제어하는 신호로 사용될 수 있다.
상기 워드라인 제어부(230)는 상기 블록 선택 신호(BSB)에 의해 선택된 x-매트 정보에 해당하는 워드라인의 비활성화를 제어하기 위해 상기 워드라인 디액티베이션 신호(WLOFF)를 생성할 수 있다. 테스트 동작 과정에서 상기 워드라인 디액티베이션 신호(WLOFF)는 상기 블록 선택 신호(BSB)에 의해 제어되어 상기 제1 프리차지 신호(R2ACB)의 활성화 구간만큼 딜레이되어 활성화될 수 있다.
상기 비트라인 동등화 제어부(240)는 상기 테스트 신호(TCISCO) 및 상기 제2 프리차지 신호(R3ACB)에 응답하여 비트라인 레벨 동등화 신호(BLEQ)를 생성할 수 있다. 상기 테스트 동작시, 상기 제2 프리차지 신호(R3ACB)에 의해 상기 비트라인 레벨 동등화 신호(BLEQ)가 생성되는 시점은 상기 워드라인 디액티베이션 신호(WLOFF)가 생성되는 시점보다 앞서 있다. 상기 제1 프리차지 신호(R2ACB) 및 상기 제2 프리차지 신호(R3ACB)를 합산한 상기 제어신호(R23ACB)를 생성하여 상기 워드라인 디액티베이션 신호(WLOFF)의 활성화 시점을 독립적으로 제어하고, 상기 비트라인 레벨 동등화 신호(BLEQ)는 상기 제2 프리차지 신호(R3ACB)에 따라서 활성화될 수 있도록 제어할 수 있다.
상기 메모리 코어부(250)는 상기 비트라인 레벨 동등화 신호(BLEQ)에 응답하여 프리차지 동작을 수행할 수 있다. 도면에는 도시하지 않았으나 상기 메모리 코어부(250)는 메모리 셀 어레이, 프리차지지부 및 감지 증폭부를 포함할 수 있으며, 이를 통해 데이터 프리차지 및 리드 동작을 수행할 수 있다. 테스트 동작시, 상기 메모리 코어부(250)는 상기 비트라인 레벨 동등화 신호(BLEQ)에 응답하여 프리차지 동작을 수행하는데, 상기 비트라인 레벨 동등화 신호(BLEQ)가 상기 워드라인 디액티베이션 신호(WLOFF)보다 앞서 활성화되므로 워드라인이 비활성화되기 이전에 비트라인 쌍이 프리차지되어 라이트 된 셀 데이터를 잃게 되는 현상(cell data loss)이 발생할 수 있다. 이와 같이 상기 메모리 코어부(250)는 상기 비트라인 레벨 동등화 신호(BLEQ)에 의해 프리차지 동작을 수행하고 데이터가 패스/페일인지 정보, 즉 데이터 정보(DAT_INFO)를 출력할 수 있다.
상기 신호 조절부(260)는 상기 테스트 신호(TCISCO) 및 상기 메모리 코어부(250)로부터 출력된 상기 데이터 정보(DAT_INFO)에 응답하여 상기 제2 프리차지 신호(R3ACB)의 활성화 구간을 조절하기 위한 조절 제어신호(CTRL)를 생성할 수 있다.
이후, 상기 제2 프리차지 신호 생성부(212)는 상기 조절 제어신호(CTRL)에 응답하여 상기 제2 프리차지 신호(R3ACB)의 활성화 구간을 조절하여 출력하는 것이 가능하다.
정리하면, 상기 반도체 메모리 장치는 상기 테스트 동작을 반복적으로 수행하여 상기 비트라인 레벨 동등화 신호(BLEQ)의 활성화 시점을 조절함으로써 데이터 페일이 발생하지 않는 최적의 시점을 확인하는 것이 가능하다. 이로 인해 상기 워드라인 디액티베이션 신호(WLOFF)와 상기 비트라인 레벨 동등화 신호(BLEQ) 간의 마진을 충분히 확보하여 노말 동작시 페일이 발생하는 것을 방지할 수 있다.
도 3은 도 2에 도시된 제어신호 생성부(220)를 도시한 구성도이다.
도 2 및 도 3을 참조하면, 상기 제어신호 생성부(220)는 신호 병합부(221) 및 블록 선택신호 생성부(222)를 포함할 수 있다.
상기 신호 병합부(221)는 복수의 낸드 게이트(NAND1, NAND2, NAND3) 및 복수의 인버터(INV1, INV2)를 포함한 로직 회로의 조합으로 구성될 수 있다. 상기 신호 병합부(221)는 테스트 신호(TCISCO)가 활성화 되는 경우, 제1 프리차지 신호(R2ACB) 및 제2 프리차지 신호(R3ACB)를 논리 조합하여 제어신호(R23ACB)를 생성할 수 있다.
상기 블록 선택신호 생성부(222)는 구동부(P1, N1, N2) 및 래치 회로(222_1)를 포함할 수 있다.
상기 구동부(P1, N1, N2) 중 풀업 구동부(P1)는 PMOS 트랜지스터로 구성될 수 있으며, 상기 제어신호(R23ACB)에 응답하여 풀업 구동할 수 있다. 상기 구동부(P1, N1, N2) 중 제1 풀다운 구동부(N1) 및 제2 풀다운 구동부(N2)는 NMOS 트랜지스터로 구성될 수 있으며, 상기 제1 풀다운 구동부(N1)는 뱅크 선택 신호(BKSELP)의 제어를 받아 풀다운 구동할 수 있으며, 상기 제2 풀다운 구동부(N2)는 리던던시 신호(NXEB), 뱅크 선택 바 신호(BKSELPB) 및 로우 어드레스 디코딩 신호(LAXDEB) 중 어느 하나의 제어를 받아 풀다운 구동할 수 있다. 상기 리던던시 신호(NXEB)는 리던던시 동작시 활성화되는 신호이며, 뱅크 선택 바 신호(BKSELPB)는 액티브 동작시 활성화되는 신호일 수 있다. 상기 뱅크 선택 신호(BKSELP), 리던던시 신호(NXEB), 상기 뱅크 선택 바 신호(BKSELPB) 및 상기 로우 어드레스 디코딩 신호(LAXDEB)는 블록 선택 신호(BSB)를 생성하기 위한 제어신호일 수 있다.
상기 래치 회로(222_1)는 상기 구동부(P1, N1, N2)의 출력신호를 래치하여 상기 블록 선택 신호(BSB)로 출력할 수 있다. 상기 블록 선택 신호(BSB)는 추후 도 2에 도시된 워드라인 디액티베이션 신호(WLOFF) 및 비트라인 레벨 동등화 신호(BLEQ)를 제어할 수 있다.
이하, 상세한 동작 설명은 도 5에서 하기로 한다.
도 4는 도 2에 도시된 워드라인 제어부(230) 및 비트라인 동등화 제어부(240)를 도시한 구성도이다.
도 2 내지 도 4를 참조하면, 상기 워드라인 제어부(230)는 인버터(INV1), 낸드 게이트(NAND1) 및 레벨 쉬프터(251)를 포함할 수 있다. 상기 인버터(INV1)에 의해 반전된 블록 선택 신호(BSB) 및 제1 프리차지 신호(R2ACB)는 낸드 게이트(NAND1)에 의해 논리 조합하여 출력될 수 있으며, 상기 레벨 쉬프터(251)는 상기 낸드 게이트(NAND1)를 통해 출력된 신호의 레벨을 워드라인을 디스에이블하기 위한 레벨을 갖도록 쉬프팅하여 워드라인 디액티베이션 신호(WLOFF)를 출력할 수 있다.
상기 비트라인 동등화 제어부(240)는 복수의 낸드 게이트(NAND2 내지 NAND6), 복수의 인버터(INV2, INV3), 노아 게이트(NOR1) 및 레벨 쉬프터(261)를 포함할 수 있다.
제2 프리차지 신호(R3ACB), 테스트 신호(TCICO) 및 비트라인 동등화 제어신호(TMBLEQI)는 복수의 낸드 게이트(NAND2, NAND3) 및 인버터(INV2)를 통해 논리 조합되어 비트라인 레벨 동등화 테스트 신호(TMBLEQ)로 출력될 수 있다.
복수의 블록 선택 신호들(BSBI, BSBJ), 상기 레벨 동등화 테스트 신호(TMBLEQ), 비트라인 프리차지 전압 신호(TMBLVBLP) 및 비트라인 레벨 동등화 비구동 신호(TBLEQOFF)는 복수의 낸드 게이트(NAND4 내지 NAND6), 노아 게이트(NOR1) 및인버터(INV3)를 통해 논리 조합되어 출력될 수 있다. 상기 레벨 쉬프터(261)는 상기 낸드 게이트(NAND6)을 통해 출력된 신호의 레벨을 비트라인을 프리차지하기 위한 레벨, 즉 비트라인 프리차지 전압(예컨대, VBLP=VCORE/2)을 갖도록 쉬프팅하여 비트라인 레벨 동등화 신호(BLEQ)를 출력할 수 있다.
상기 블록 선택 신호들(BSBI, BSBJ), 상기 레벨 동등화 테스트 신호(TMBLEQ), 비트라인 프리차지 전압 신호(TMBLVBLP) 및 비트라인 레벨 동등화 비구동 신호(TBLEQOFF)는 상기 비트라인 레벨 동등화 신호(BLEQ)를 생성하기 위한 내부 제어신호일 수 있다.
도 5은 도 2 내지 도 4의 반도체 메모리 장치의 동작을 나타낸 타이밍 다이어그램이다.
도 2 내지 도 5를 참조하면, 상기 반도체 메모리 장치는 테스트 신호(TCISCO)에 의해 테스트 동작을 수행하는 것을 실시예로 들어 동작을 설명하기로 한다.
상기 반도체 메모리 장치는 제1 프리차지 신호 생성부(211) 및 제2 프리차지 신호 생성부(212)를 통해 뱅크 커맨드 신호(BKCMDB)를 각각 일정 구간 딜레이하여 제1 프리차지 신호(R2ACB) 및 제2 프리차지 신호(R3ACB)를 생성할 수 있다. 상기 제1 프리차지 신호(R2ACB)가 상기 제2 프리차지 신호(R3ACB)보다 더 많이 지연됨을 확인할 수 있다.
신호 병합부(221)는 상기 제1 프리차지 신호(R2ACB) 및 상기 제2 프리차지 신호(R3ACB)를 논리 조합하여 상기 제1 프리차지 신호(R2ACB) 및 상기 제2 프리차지 신호(R3ACB)를 포함할 수 있는 제어신호(R23ACB)를 생성할 수 있다.
이후, 블록 선택신호 생성부(222)는 상기 제어신호(R23ACB) 및 뱅크 선택 신호(BKSELP)에 블록 선택 신호(BSB)를 생성할 수 있다.
워드라인 제어부(230)는 상기 블록 선택 신호(BSB)의 제어를 받아 워드라인 디액티베이션 신호(WLOFF)를 생성하고, 비트라인 동등화 제어부(240)는 상기 제2 프리차지 신호(R3ACB)의 제어를 받아 비트라인 레벨 동등화 신호(BLEQ)를 생성할 수 있다.
정리하면, 상기 워드라인 디액티베이션 신호(WLOFF)는 상기 제어신호(R23ACB)에 의해 제어를 받아 활성화될 수 있으며, 상기 비트라인 레벨 동등화 신호(BLEQ)는 상기 제2 프리차지 신호(R3ACB)의 제어를 받아 활성화될 수 있다. 따라서 상기 워드라인 디액티베이션 신호(WLOFF)는 상기 제어신호(R23ACB)에 의해 상기 비트라인 레벨 동등화 신호(BLEQ)보다 늦은 시점에 활성화될 수 있으며, 그로 인해 테스트 동작시 상기 비트라인 레벨 동등화 신호(BLEQ)와 상기 워드라인 디액티베이션 신호(WLOFF) 간의 마진을 통해 데이터 페일이 발생하는지 아닌지를 확인할 수 있다. 이와 같은 테스트 동작을 반복적으로 수행하여 상기 워드라인 디액티베이션 신호(WLOFF)와 상기 비트라인 레벨 동등화 신호(BLEQ)의 마진을 충분히 확보하여 페일이 발생하지 않도록 제어하는 것이 가능하다.
이러한 동작을 위해서 본 발명의 반도체 메모리 장치는 다음과 같은 방법으로 테스트 동작을 수행할 수 있다.
상기 반도체 메모리 장치는 서로 다른 구간을 갖는 제1 및 제2 프리차지 신호와 뱅크 선택 신호에 응답하여 블록 선택 신호를 생성하는 제1 테스트 단계, 상기 제2 프리차지 신호 및 상기 블록 선택 신호에 응답하여 비트라인 레벨 동등화 신호를 생성하는 제2 테스트 단계, 상기 제1 프리차지 신호 및 상기 블록 선택 신호에 응답하여 워드라인 디액티베이션 신호를 생성하는 제3 테스트 단계, 상기 비트라인 레벨 동등화 신호에 응답하여 프리차지 동작을 수행하는 제4 테스트 단계 및 상기 비트라인 레벨 동등화 신호를 조절하여 상기 비트라인 레벨 동등화 신호가 상기 워드라인 디액티베이션 신호보다 늦은 시점에 활성화되도록 상기 제1 내지 제4 테스트 단계를 반복하는 제5 테스트 단계를 포함하여 테스트 동작을 수행하는 것이 가능하다.
도 6은 본 발명의 실시예에 따른 반도체 시스템을 나타낸 구성도이다.
도 6을 참조하면, 상기 반도체 시스템은 메모리 컨트롤러(610) 및 메모리 장치(620)를 포함할 수 있다.
상기 메모리 장치(620)는 워드라인 정보 검출부(621) 및 메모리 코어부(622)를 포함할 수 있다.
상기 워드라인 정보 검출부(621)는 복수의 서브 워드라인(미도시)의 열화 정보(SWL_INFO)를 검출할 수 있다. 상기 복수의 서브 워드라인은 각각 열화된 정도가 서로 다를 수 있으며, 열화 정도에 따라서 슬롭이 늘어지게 되는 현상이 발생할 수 있다. 상기 서브 워드라인의 열화 정보(SWL_INFO)는 상기 메모리 컨트롤러(610)로 전달될 수 있다.
상기 메모리 컨트롤러(610)는 상기 서브 워드라인의 열화 정보(SWL_INFO)에 따라서 가장 열화된 워드라인에 맞춰 비트라인 레벨 동등화 제어신호(BLEQ_CTRL)를 생성할 수 있다. 이는 상기 복수의 서브 워드라인 중 열화된 서브 워드라인도 안정적으로 데이터를 라이트 및 프리차지 할 수 있도록 하기 위함이다. 이와 같이 생성된 상기 비트라인 레벨 동등화 제어신호(BLEQ_CTRL)는 상기 메모리 코어부(622)로 전달될 수 있다.
상기 메모리 코어부(622)는 상기 비트라인 레벨 동등화 제어신호(BLEQ_CTRL)에 응답하여 내부적으로 비트라인 레벨 동등화 신호(BLEQ)를 생성하고, 그로 인해 프리차지 동작시 안정적으로 프리차지 동작을 수행할 수 있다.
상기 메모리 코어부(622)는 도 2에 도시된 반도체 메모리 장치일 수 있으며, 상기 비트라인 레벨 동등화 제어신호(BLEQ_CTRL)는 상기 도 2에 도시된 비트라인 동등화 제어부(240)로 입력되어 상기 비트라인 레벨 동등화 신호(BLEQ)의 활성화 시점을 제어할 수 있다.
정리하면, 상기 메모리 컨트롤러(610)는 워드라인 정보 검출부(621)를 통해 생성된 복수의 서브 워드라인의 열화 정보(SWL_INFO)에 따라서 가장 열화된 워드라인에 맞춰 비트라인 레벨 동등화 제어신호(BLEQ_CTRL)를 생성할 수 있으며, 이로 인해 상기 메모리 코어부(622)는 가장 열화된 워드라인의 데이터를 보호할 수 있으며, 비트라인 프리차지 동작 또한 안정적으로 수행하는 것이 가능하다.
도 7은 본 발명의 효과를 나타낸 동작 파형도이다.
도 7을 참조하면, 액티브 커맨드(ACT)에 의해 복수의 서브 워드라인(SWL0 내지 SWLn)이 활성화되고, 이후 라이트 커맨드(WT)에 의해 라이트 동작을 수행할 수 있다. 라이트 동작이 끝난 이후, 프리차지 커맨드(PCG)에 의해 비트라인을 프리차지시키기 위한 비트라인 레벨 동등화 신호(BLEQ)가 활성화될 수 있다. 상기 비트라인 레벨 동등화 신호(BLEQ)는 상기 복수의 서브 워드라인(SWL0 내지 SWLn) 중에서 가장 열화된 제2 서브 워드라인(SWLn)이 비활성화된 이후에 활성화될 수 있다. 따라서, 상기 복수의 서브 워드라인(SWL0 내지 SWLn)의 열화 정도가 다르더라도 모두 안정적으로 데이터를 보호하는 것이 가능하며, 프리차지 동작 또한 안정적으로 수행할 수 있어 페일이 발생하지 않을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
210 : 프리차지 신호 생성부
211 : 제1 프리차지 신호 생성부
212 : 제2 프리차지 신호 생성부
220 : 제어신호 생성부
221 : 신호 병합부
222 : 블록 선택신호 생성부
230 : 워드라인 제어부
240 : 비트라인 동등화 제어부
250 : 메모리 코어부
260 : 신호 조절부

Claims (21)

  1. 테스트 동작시 제1 및 제2 프리차지 신호에 응답하여 블록 선택 신호를 생성하기 위한 제어신호 생성부;
    상기 제1 프리차지 신호 및 상기 블록 선택 신호에 응답하여 워드라인 디액티베이션 신호를 생성하기 위한 워드라인 제어부; 및
    상기 제2 프리차지 신호 및 상기 블록 선택 신호에 응답하여 비트라인 레벨 동등화 신호를 생성하기 위한 비트라인 동등화 제어부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 테스트 동작시 상기 비트라인 레벨 동등화 신호는 상기 워드라인 디액티베이션 신호보다 앞선 시점에 활성화되는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제어신호 생성부는,
    상기 테스트 동작시 상기 제1 및 제2 프리차지 신호를 병합하여 상기 블록 선택 신호를 제어하기 위한 제어신호를 생성하는 신호 병합부; 및
    상기 제어신호 및 뱅크 선택신호에 응답하여 상기 블록 선택신호를 생성하기 위한 블록 선택신호 생성부
    를 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    뱅크 커맨드 신호 및 제1 구간 신호에 응답하여 상기 제1 프리차지 신호를 생성하기 위한 제1 프리차지 신호 생성부; 및
    상기 테스트 동작시, 상기 뱅크 커맨드 신호 및 제2 구간 신호에 응답하여 상기 제2 프리차지 신호를 생성하기 위한 제2 프리차지 신호 생성부
    를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 구간 신호는 상기 워드라인에 데이터를 라이트하기 위해 필요한 최소 시간인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 제2 구간 신호는 상기 비트라인을 프리차지하기 위해 필요한 최소 시간인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 프리차지 신호 구간은 상기 제2 프리차지 신호 구간보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 비트라인 동등화 신호에 응답하여 프리차지 동작을 수행하는 메모리 코어부; 및
    상기 테스트 동작시, 상기 메모리 코어부로부터 데이터 정보를 수신하여 상기 제1 프리차지 신호의 활성화 구간을 조절하기 위한 신호 조절부
    를 더 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 데이터 정보는 상기 프리차지 동작시 발생하는 데이터의 패스/페일 정보인 반도체 메모리 장치.
  10. 뱅크 커맨드 신호에 응답하여 서로 다른 구간을 갖는 제1 및 제2 프리차지 신호를 생성하기 위한 프리차지 신호 생성부;
    테스트 동작시 상기 제1 및 제2 프리차지 신호에 응답하여 블록 선택 신호를 생성하기 위한 제어신호 생성부;
    상기 제1 프리차지 신호 및 상기 블록 선택 신호에 응답하여 워드라인 디액티베이션 신호를 생성하기 위한 워드라인 제어부; 및
    상기 제2 프리차지 신호 및 상기 블록 선택 신호에 응답하여 비트라인 레벨 동등화 신호를 생성하기 위한 비트라인 레벨 동등화 제어부
    를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 테스트 동작시 상기 비트라인 레벨 동등화 신호는 상기 워드라인 디액티베이션 신호보다 앞선 시점에 활성화되는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제어신호 생성부는,
    상기 테스트 동작시 상기 제1 및 제2 프리차지 신호를 병합하여 상기 블록 선택 신호를 제어하기 위한 제어신호를 생성하는 신호 병합부; 및
    상기 제어신호 및 뱅크 선택신호에 응답하여 상기 블록 선택신호를 생성하기 위한 블록 선택신호 생성부
    를 포함하는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 프리차지 신호 생성부는,
    상기 뱅크 커맨드 신호 및 제1 구간 신호에 응답하여 상기 제1 프리차지 신호를 생성하기 위한 제1 프리차지 신호 생성부; 및
    상기 테스트 동작시 상기 뱅크 커맨드 신호 및 제2 구간 신호에 응답하여 상기 제2 프리차지 신호를 생성하기 위한 제2 프리차지 신호 생성부
    를 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 구간 신호는 상기 워드라인에 데이터를 라이트하기 위해 필요한 최소 시간인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 제2 구간 신호는 상기 비트라인을 프리차지하기 위해 필요한 최소 시간인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에 있어서,
    상기 제1 프리차지 신호 구간은 상기 제2 프리차지 신호 구간보다 넓은 것을 특징으로 하는 반도체 메모리 장치.
  17. 제10항에 있어서,
    상기 비트라인 동등화 신호에 응답하여 프리차지 동작을 수행하는 메모리 코어부; 및
    상기 테스트 동작시, 상기 메모리 코어부로부터 데이터 정보를 수신하여 상기 제1 프리차지 신호의 활성화 구간을 조절하기 위한 신호 조절부
    를 더 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 데이터 정보는 상기 프리차지 동작시 발생하는 데이터의 패스/페일 정보인 반도체 메모리 장치.
  19. 복수의 서브 워드라인을 포함하되, 상기 복수의 서브 워드라인 열화정보를 검출하기 위한 메모리 장치; 및
    상기 복수의 서브 워드라인 열화정보에 응답하여 비트라인 레벨 동등화 제어신호의 활성화 시점을 조절하기 위한 메모리 컨트롤러
    를 포함하되,
    상기 메모리 장치는 상기 메모리 컨트롤러로부터 상기 비트라인 레벨 동등화 제어신호를 수신하여 프리차지 동작을 수행하는
    반도체 시스템.
  20. 제19항에 있어서,
    상기 메모리 장치는,
    상기 복수의 서브 워드라인 열화 정보를 검출하기 위한 워드라인 정보 검출부; 및
    상기 비트라인 레벨 동등화 제어신호에 응답하여 프리차지 동작을 수행하기 위한 메모리 코어부
    를 포함하는 반도체 시스템.
  21. 서로 다른 구간을 갖는 제1 및 제2 프리차지 신호와 뱅크 선택 신호에 응답하여 블록 선택 신호를 생성하는 제1 테스트 단계;
    상기 제2 프리차지 신호 및 상기 블록 선택 신호에 응답하여 비트라인 레벨 동등화 신호를 생성하는 제2 테스트 단계;
    상기 제1 프리차지 신호 및 상기 블록 선택 신호에 응답하여 워드라인 디액티베이션 신호를 생성하는 제3 테스트 단계;
    상기 비트라인 레벨 동등화 신호에 응답하여 프리차지 동작을 수행하는 제4 테스트 단계; 및
    상기 비트라인 레벨 동등화 신호를 조절하여 상기 비트라인 레벨 동등화 신호가 상기 워드라인 디액티베이션 신호보다 늦은 시점에 활성화되도록 상기 제1 내지 제4 테스트 단계를 반복하는 제5 테스트 단계
    를 포함하는 반도체 메모리 장치의 테스트 방법.
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