JPH0982086A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0982086A JPH0982086A JP7236508A JP23650895A JPH0982086A JP H0982086 A JPH0982086 A JP H0982086A JP 7236508 A JP7236508 A JP 7236508A JP 23650895 A JP23650895 A JP 23650895A JP H0982086 A JPH0982086 A JP H0982086A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000004044 response Effects 0.000 claims description 6
- 230000032683 aging Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000375 direct analysis in real time Methods 0.000 description 7
- 238000012063 dual-affinity re-targeting Methods 0.000 description 7
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 従来のＤＲＡＭは各々のメモリセルの情報を
読み出した後に、主ビット線をプリチャージして初期化
する必要があることから、選択されたリード線につなが
るすべてのセルからデータを連続的に読み出すことがで
きず、データの読み出しに休止期間を必要とするという
問題点があった。 【解決手段】 主ビット線にラッチ回路を設けて主ビッ
ト線上のデータをラッチさせ、このラッチ回路のラッチ
データに対するデータリード動作の間に主ビット線の初
期化を行ない次の副ビット線から主ビット線へのデータ
転送を行う。
読み出した後に、主ビット線をプリチャージして初期化
する必要があることから、選択されたリード線につなが
るすべてのセルからデータを連続的に読み出すことがで
きず、データの読み出しに休止期間を必要とするという
問題点があった。 【解決手段】 主ビット線にラッチ回路を設けて主ビッ
ト線上のデータをラッチさせ、このラッチ回路のラッチ
データに対するデータリード動作の間に主ビット線の初
期化を行ない次の副ビット線から主ビット線へのデータ
転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、各メモリセルが１トランジスタ１キャパシタ
でなるダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に関する。
し、特に、各メモリセルが１トランジスタ１キャパシタ
でなるダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に関する。
【０００２】ＤＲＡＭの記憶容量は年々増大しており、
１Ｇ容量のＤＲＡＭも試作され発表されている。記憶容
量の増大は、セル面積を縮小しワードおよびビットライ
ンのピッチを小さくすることにより実現できる。一方、
ＤＲＡＭにおいては、周知のとおり、アクセスされたメ
モリセルにストアされているデータをセンスして読み出
すとともに当該データをセルに再書込みを行い、さら
に、アクセスされたメモリセルと同一のワード線に接続
された他のメモリセルのストアデータをもセンスし再書
込みする必要がある。かかる動作を行うのがセンスアン
プであるが、センスアンプは複数のトランジスタで構成
されるため、センスアンプの占有面積がピットラインの
ピット縮小化を阻害してくることになる。
１Ｇ容量のＤＲＡＭも試作され発表されている。記憶容
量の増大は、セル面積を縮小しワードおよびビットライ
ンのピッチを小さくすることにより実現できる。一方、
ＤＲＡＭにおいては、周知のとおり、アクセスされたメ
モリセルにストアされているデータをセンスして読み出
すとともに当該データをセルに再書込みを行い、さら
に、アクセスされたメモリセルと同一のワード線に接続
された他のメモリセルのストアデータをもセンスし再書
込みする必要がある。かかる動作を行うのがセンスアン
プであるが、センスアンプは複数のトランジスタで構成
されるため、センスアンプの占有面積がピットラインの
ピット縮小化を阻害してくることになる。
【０００３】そこで、複数のビットラインを一つのセン
スアンプで共有することが考えられる。しかしながら、
この場合、選択されたワード線につながる複数のメモリ
セルへのデータ再書込みは時分割で行わざるを得ない。
このため、アクセスアドレスが非連続に変化する用途の
メモリには適していない。ところが、例えばファイルメ
モリとしての用途のように、アクセスアドレスが連続し
て変化する場合は、アドレスの変化と上述のデータセン
ス／再書込みの時分割制御とを対応させることができ、
大容量のファイルメモリを提供することが可能となる。
スアンプで共有することが考えられる。しかしながら、
この場合、選択されたワード線につながる複数のメモリ
セルへのデータ再書込みは時分割で行わざるを得ない。
このため、アクセスアドレスが非連続に変化する用途の
メモリには適していない。ところが、例えばファイルメ
モリとしての用途のように、アクセスアドレスが連続し
て変化する場合は、アドレスの変化と上述のデータセン
ス／再書込みの時分割制御とを対応させることができ、
大容量のファイルメモリを提供することが可能となる。
【０００４】図１２にかかるＤＲＡＭを示す。なお、本
ＤＲＡＭではビット線を主副ビット線構成として複数の
副ビット線が一つのセンスアンプを共有している。本Ｄ
ＲＡＭは、メモリブロックＭＢとその周辺回路を有す
る。メモリブロックＭＢについては、図１３を用いて詳
述するが、同ブロックＭＢから複数の主ビット線対（Ｍ
ＢＬ−ｉ，ＭＢＬb −ｉ）（ｉ＝０，１，…）が導出さ
れている。これら主ビット線対ＭＢＬ，ＭＢＬb は、ス
イッチ回路１０−ｉの対応するスイッチ回路に接続され
ている。これらスイッチ回路１０−ｉは、データバス対
（ＤＢ，ＤＢb ）を経由してデータリード／ライトアン
プ１４に共通接続されている。データアンプ１４は、入
出力バッファ１５を介して入出力ピン１６と接続され、
入出力ピン１６との間でデータの転送が行われている。
スイッチ回路１０−ｉの一つが、カラムデコーダ１２か
らの制御信号ＹＳＷ−ｉによりアドレスにもとづき選択
される。また、メモリブロックＭＢには、ロウデコーダ
１３からワード選択信号ＳＷＬおよびメモリ切替信号Ｔ
Ｇ0 〜ＴＧ3 が供給されている。
ＤＲＡＭではビット線を主副ビット線構成として複数の
副ビット線が一つのセンスアンプを共有している。本Ｄ
ＲＡＭは、メモリブロックＭＢとその周辺回路を有す
る。メモリブロックＭＢについては、図１３を用いて詳
述するが、同ブロックＭＢから複数の主ビット線対（Ｍ
ＢＬ−ｉ，ＭＢＬb −ｉ）（ｉ＝０，１，…）が導出さ
れている。これら主ビット線対ＭＢＬ，ＭＢＬb は、ス
イッチ回路１０−ｉの対応するスイッチ回路に接続され
ている。これらスイッチ回路１０−ｉは、データバス対
（ＤＢ，ＤＢb ）を経由してデータリード／ライトアン
プ１４に共通接続されている。データアンプ１４は、入
出力バッファ１５を介して入出力ピン１６と接続され、
入出力ピン１６との間でデータの転送が行われている。
スイッチ回路１０−ｉの一つが、カラムデコーダ１２か
らの制御信号ＹＳＷ−ｉによりアドレスにもとづき選択
される。また、メモリブロックＭＢには、ロウデコーダ
１３からワード選択信号ＳＷＬおよびメモリ切替信号Ｔ
Ｇ0 〜ＴＧ3 が供給されている。
【０００５】かかる周辺回路の動作は通常のＤＲＡＭと
同等である。すなわち、アドレスにもとづきローデコー
ダ１３は、一つのワード線選択信号ＳＷＬ00を駆動す
る。これに応答して各主ビット線対（ＭＢＬ，ＭＢ
Ｌb ）にデータが読み出される。一方、カラムデコーダ
１２は、一つのスイッチ回路１０を介して対する主ビッ
ト線対（ＭＢＬ，ＭＢＬb ）を選択しデータバス対（Ｄ
Ｂ，ＤＢb ）とを接続する。データアンプ１４および入
出力バッファ１５、データリードモードのときは、選択
された主ビット線対（ＭＢＬ，ＭＢＬb ）上のデータに
もとづき入出力ピン１６にリードデータを出力し、デー
タライトモードのときは入出力ピン１６へのライトデー
タにもとづき主ビット線対を駆動する。
同等である。すなわち、アドレスにもとづきローデコー
ダ１３は、一つのワード線選択信号ＳＷＬ00を駆動す
る。これに応答して各主ビット線対（ＭＢＬ，ＭＢ
Ｌb ）にデータが読み出される。一方、カラムデコーダ
１２は、一つのスイッチ回路１０を介して対する主ビッ
ト線対（ＭＢＬ，ＭＢＬb ）を選択しデータバス対（Ｄ
Ｂ，ＤＢb ）とを接続する。データアンプ１４および入
出力バッファ１５、データリードモードのときは、選択
された主ビット線対（ＭＢＬ，ＭＢＬb ）上のデータに
もとづき入出力ピン１６にリードデータを出力し、デー
タライトモードのときは入出力ピン１６へのライトデー
タにもとづき主ビット線対を駆動する。
【０００６】図１３を参照すると、メモリブロックＭＢ
の一部として、主ビット線対（ＭＢＬ−０，ＭＢＬb −
０）に関連する構成が示されている。本ブロックは、所
謂オープンビット方式であり、一つの副センスアンプ１
７ａの両側に同アンプ１７ａを共有して４本の副ビット
線ＳＢＬ0 〜ＳＢＬ3 がのびている。これらビット線Ｓ
ＢＬ0 〜ＳＢＬ3 には、ワード線ＳＷＬが交差し、各交
点には、１トランジスタ１キャパシタのＤＲＡＭメモリ
セルＭＣが設けられている。一つのセンスアンプ１７ａ
を共有するので、ビット線ＳＢＬ0 〜ＳＢＬ3 は、ｐＭ
ＯＳトランジスタＴTG0 〜ＴTG3 をそれぞれ介して副セ
ンスアンプ１７ａに接続され、これらトランジスタＴ
TG0 〜ＴTG3 はメモリ切替信号ＴＧ0 〜ＴＧ3 によりそ
のオン／オフが制御される。副センスアンプ１７ａは、
この一対の入出力ノード間をプリチャージするプリチャ
ージ回路Ｐ2 、選択された副ビット線のレベルを増幅す
るｎＭＯＳトランジスタＴn20 およびＴn21 を有する。
さらに、選択された副ビット線と主ビット線対（ＭＢＬ
−０，ＭＢＬb −０）との接続／非接続を制御するｎＭ
ＯＳトランジスタＴn22 〜Ｔn25 を有する。トランジス
タＴn22 およびＴn23は副ビット線レベルを増幅したレ
ベルを主ビット線に伝達するときに信号ＲＳによって導
通し、トランジスタＴn24 ，Ｔn25 は、データ再書込み
時に信号ＷＳによって導通する。主ビット線対ＭＢＬ−
０，ＭＢＬb −０には、主センスアンプ１８ａが接続さ
れている。この主センスアンプ１８ａは、主ビット線プ
リチャージ回路Ｐ1 と、センスアンプ駆動ラインＳＡ
Ｐ，ＳＡＮ間に設けられフリップフロップ形成に接続さ
れたｐＭＯＳトランジスタＴp20 ，Ｔp21 およびｎＭＯ
ＳトランジスタＴn26 ，Ｔn27 を有する。各プリチャー
ジ回路Ｐ1 ，Ｐ2 は対応するセンスアンプの入出力ノー
ドをＶCC／２レベルにプリチャージする。
の一部として、主ビット線対（ＭＢＬ−０，ＭＢＬb −
０）に関連する構成が示されている。本ブロックは、所
謂オープンビット方式であり、一つの副センスアンプ１
７ａの両側に同アンプ１７ａを共有して４本の副ビット
線ＳＢＬ0 〜ＳＢＬ3 がのびている。これらビット線Ｓ
ＢＬ0 〜ＳＢＬ3 には、ワード線ＳＷＬが交差し、各交
点には、１トランジスタ１キャパシタのＤＲＡＭメモリ
セルＭＣが設けられている。一つのセンスアンプ１７ａ
を共有するので、ビット線ＳＢＬ0 〜ＳＢＬ3 は、ｐＭ
ＯＳトランジスタＴTG0 〜ＴTG3 をそれぞれ介して副セ
ンスアンプ１７ａに接続され、これらトランジスタＴ
TG0 〜ＴTG3 はメモリ切替信号ＴＧ0 〜ＴＧ3 によりそ
のオン／オフが制御される。副センスアンプ１７ａは、
この一対の入出力ノード間をプリチャージするプリチャ
ージ回路Ｐ2 、選択された副ビット線のレベルを増幅す
るｎＭＯＳトランジスタＴn20 およびＴn21 を有する。
さらに、選択された副ビット線と主ビット線対（ＭＢＬ
−０，ＭＢＬb −０）との接続／非接続を制御するｎＭ
ＯＳトランジスタＴn22 〜Ｔn25 を有する。トランジス
タＴn22 およびＴn23は副ビット線レベルを増幅したレ
ベルを主ビット線に伝達するときに信号ＲＳによって導
通し、トランジスタＴn24 ，Ｔn25 は、データ再書込み
時に信号ＷＳによって導通する。主ビット線対ＭＢＬ−
０，ＭＢＬb −０には、主センスアンプ１８ａが接続さ
れている。この主センスアンプ１８ａは、主ビット線プ
リチャージ回路Ｐ1 と、センスアンプ駆動ラインＳＡ
Ｐ，ＳＡＮ間に設けられフリップフロップ形成に接続さ
れたｐＭＯＳトランジスタＴp20 ，Ｔp21 およびｎＭＯ
ＳトランジスタＴn26 ，Ｔn27 を有する。各プリチャー
ジ回路Ｐ1 ，Ｐ2 は対応するセンスアンプの入出力ノー
ドをＶCC／２レベルにプリチャージする。
【０００７】次に、本ＤＲＡＭの特にデータ読み出し動
作について図１４のタイミング図も参照して説明する。
作について図１４のタイミング図も参照して説明する。
【０００８】読み出し前のリセット期間では、全てのワ
ード線ＳＷＬ及びメモリ切替信号ＴＧはローレベルであ
り、各センスアンプの入出力ノードはＶCC／２にプリチ
ャージされている。
ード線ＳＷＬ及びメモリ切替信号ＴＧはローレベルであ
り、各センスアンプの入出力ノードはＶCC／２にプリチ
ャージされている。
【０００９】データリードアクセスが開始されると、プ
リチャージ回路は非活性となり、一つのワード線、例え
ばＳＷＬ00が、選択されてハイレベルになる。さらに切
替信号ＴＧのうちのＴＧ0 がローレベルになる。これに
よってワード線ＳＷＬ00及び副ビット線ＳＢＬ0 の交点
にあるメモルセルＭＣが選択され、副ビット線ＳＢＬ0
は当該選択されたメモリセルＭＣのストアデータに応じ
た電位となる。一方、副センスアンプ１７ａの下側に位
置する副ビット線ＳＢＬ0 はプリチャージレベルを保持
する。かくして、副センスアンプ１７ａの入出力ノード
に電位差が生じる。この状態で、リード信号ＲＳがアク
ティブになり、トランジスタＴn22 ，Ｔn23 が導通す
る。したがって、トランジスタＴn21 ，Ｔn20 により上
記電位差が主ビット線対ＭＢＬ，ＭＢＬb に伝達され
る。センスアンプ駆動線ＳＡＰ，ＳＡＮがアクティブレ
ベルとなり、主ビット線対ＭＢＬ，ＭＢＬb のレベル
は、主センスアンプ１８ａにより増幅される。
リチャージ回路は非活性となり、一つのワード線、例え
ばＳＷＬ00が、選択されてハイレベルになる。さらに切
替信号ＴＧのうちのＴＧ0 がローレベルになる。これに
よってワード線ＳＷＬ00及び副ビット線ＳＢＬ0 の交点
にあるメモルセルＭＣが選択され、副ビット線ＳＢＬ0
は当該選択されたメモリセルＭＣのストアデータに応じ
た電位となる。一方、副センスアンプ１７ａの下側に位
置する副ビット線ＳＢＬ0 はプリチャージレベルを保持
する。かくして、副センスアンプ１７ａの入出力ノード
に電位差が生じる。この状態で、リード信号ＲＳがアク
ティブになり、トランジスタＴn22 ，Ｔn23 が導通す
る。したがって、トランジスタＴn21 ，Ｔn20 により上
記電位差が主ビット線対ＭＢＬ，ＭＢＬb に伝達され
る。センスアンプ駆動線ＳＡＰ，ＳＡＮがアクティブレ
ベルとなり、主ビット線対ＭＢＬ，ＭＢＬb のレベル
は、主センスアンプ１８ａにより増幅される。
【００１０】この後、リード信号ＲＳがローレベル、ラ
イト信号ＷＳがハイレベルになり、トランジスタ
Ｔn24 ，Ｔn25 を介して、副ビット線ＳＢＬ0 に主ビッ
ト線対ＭＢＬ，ＭＢＬb のそれぞれレベルが伝達され、
メモリセルＭＣにデータの再書込みが行われる。かくし
て、すべての主ビット線対（ＭＢＬ，ＭＢＬb ）に選択
されたメモリセルのデータが現われる。
イト信号ＷＳがハイレベルになり、トランジスタ
Ｔn24 ，Ｔn25 を介して、副ビット線ＳＢＬ0 に主ビッ
ト線対ＭＢＬ，ＭＢＬb のそれぞれレベルが伝達され、
メモリセルＭＣにデータの再書込みが行われる。かくし
て、すべての主ビット線対（ＭＢＬ，ＭＢＬb ）に選択
されたメモリセルのデータが現われる。
【００１１】なお、本メモリブロックＭＢでは、主セン
スアンプ１８から上部をすべてＮＭＯＳ構成としてチッ
プ面積をさらに縮小化し、この結果副センスアンプ１７
はデータの再書込み機能をもたない。しかしながら、チ
ップ面積の多少の増加を許すならば、副センスアンプ１
７を主センスアンプ１８としてもよい。
スアンプ１８から上部をすべてＮＭＯＳ構成としてチッ
プ面積をさらに縮小化し、この結果副センスアンプ１７
はデータの再書込み機能をもたない。しかしながら、チ
ップ面積の多少の増加を許すならば、副センスアンプ１
７を主センスアンプ１８としてもよい。
【００１２】一方、周辺回路においては、ライト信号Ｗ
Ｓがハイレベルの期間（ｔ1 ）にカラムデコーダ１２へ
のアドレスを順次変化させ、スイッチ回路１０を順に選
択して主ビット線対ＭＢＬ〜ＭＢＬb 上のデータを順に
出力する。データ転送が終了すると、ライト信号ＷＳを
ロウレベルにして各主ビット線対ＭＢＬ，ＭＢＬb がＶ
CC／２にプリチャージされる。この後、メモリ切替信号
ＴＧ1 がハイレベルとなり、上述したようにして、デー
タの連続読み出しが実行される。
Ｓがハイレベルの期間（ｔ1 ）にカラムデコーダ１２へ
のアドレスを順次変化させ、スイッチ回路１０を順に選
択して主ビット線対ＭＢＬ〜ＭＢＬb 上のデータを順に
出力する。データ転送が終了すると、ライト信号ＷＳを
ロウレベルにして各主ビット線対ＭＢＬ，ＭＢＬb がＶ
CC／２にプリチャージされる。この後、メモリ切替信号
ＴＧ1 がハイレベルとなり、上述したようにして、デー
タの連続読み出しが実行される。
【００１３】
【発明が解決しようとする課題】上述したメモリでは、
切替信号ＴＧ0 〜ＴＧ4 のアクティブレベルとする信号
を切り替えるたびに各主ビット線対ＭＢＬ，ＭＢＬb を
プリチャージして初期化する必要がある。このため、選
択されたワード線につながるすべてのセルからデータを
連続して読み出すことができず、図１４にｔ2 として示
すように、データの読み出しに休止期間を必要とする。
切替信号ＴＧ0 〜ＴＧ4 のアクティブレベルとする信号
を切り替えるたびに各主ビット線対ＭＢＬ，ＭＢＬb を
プリチャージして初期化する必要がある。このため、選
択されたワード線につながるすべてのセルからデータを
連続して読み出すことができず、図１４にｔ2 として示
すように、データの読み出しに休止期間を必要とする。
【００１４】したがって、本願発明の目的は、読み出し
効率をさらに高めた半導体記憶装置を提供することであ
る。
効率をさらに高めた半導体記憶装置を提供することであ
る。
【００１５】
【課題を解決するための手段】本発明による半導体記憶
装置は、主ビット線にラッチ回路を設けて主ビット線上
のデータをラッチさせ、このラッチ回路のラッチデータ
に対するデータリード動作の間に主ビット線の初期化を
行い次の副ビット線から主ビット線へのデータ転送を行
うことを特徴とする。
装置は、主ビット線にラッチ回路を設けて主ビット線上
のデータをラッチさせ、このラッチ回路のラッチデータ
に対するデータリード動作の間に主ビット線の初期化を
行い次の副ビット線から主ビット線へのデータ転送を行
うことを特徴とする。
【００１６】このようにラッチ回路の存在により主ビッ
ト線のデータが一旦ラッチ回路にラッチされればもはや
主ビット線にリードデータを保持させておく必要はなく
なる。したがって、リードデータをラッチ回路にラッチ
させた後に主ビット線の初期化が可能となり、次の副ビ
ットへのアクセスが可能となる。この結果、主ビット線
の初期化期間がデータ読み出し動作に対しマスクされ、
結果的にデータの連続リードが可能となる。
ト線のデータが一旦ラッチ回路にラッチされればもはや
主ビット線にリードデータを保持させておく必要はなく
なる。したがって、リードデータをラッチ回路にラッチ
させた後に主ビット線の初期化が可能となり、次の副ビ
ットへのアクセスが可能となる。この結果、主ビット線
の初期化期間がデータ読み出し動作に対しマスクされ、
結果的にデータの連続リードが可能となる。
【００１７】
【発明の実施の形態】以下、本発明の前述及び他の目
的、作用ならびに効果を明確にすべく、図面を用いて本
発明の実施例につき詳述する。
的、作用ならびに効果を明確にすべく、図面を用いて本
発明の実施例につき詳述する。
【００１８】図１に本発明の第１の実施例によるＤＲＡ
Ｍのブロック図を示す。図１３と同一の構成部は同じ符
号で示しその説明は省略する。本実施例では、メモリブ
ロックＭＢからの各ビット線対（ＭＢＬ，ＭＢＬb ）は
データラッチ回路１−ｉにそれぞれ接続されている。各
データラッチ回路１には、データライト信号ＤＡＷＴ、
データリード信号ＤＡＲＴおよびデータラッチ信号ＤＡ
ＴＧが共通に供給されている。信号ＤＡＴＧがアクティ
ブレベルのとき主ビット線対（ＭＢＬ，ＭＢＬb ）とラ
ッチ回路１との電気的接続が実現される。このとき、デ
ータリードタイミング信号ＤＡＲＴがアクティブレベル
となると、主ビット線対（ＭＢＬ，ＭＢＬb ）上のデー
タがラッチされてデータリードラインＤＲＬa に伝達さ
れる。一方、データライト信号ＤＡＷＴがアクティブレ
ベルの時は、データライトラインＤＷＬa を介してラッ
チされているライトデータが主ビット線対（ＭＢＬ，Ｍ
ＢＬb ）に伝達される。各ラッチ回路１のデータリード
ラインＤＲＬおよびデータライトラインＤＷＬはスイッ
チ回路２−ｉにそれぞれ接続される。これらスイッチ回
路２は対応するスイッチ選択信号ＹＳＷにより制御され
ラインＤＲＬ，ＤＷＬをそれぞれデータリードバスＤＲ
Ｂ、データライトバスＤＷＢに接続する。各スイッチ選
択信号ＹＳＷ−ｉは、スイッチ選択回路３−ｉによりそ
れぞれ生成される。また、前段の回路３のスイッチ選択
信号ＹＳＷと相補の転送信号ＹＳＷbが次段のスイッチ
回路３に入力される。さらに、スイッチ選択回路３−ｉ
にはアドレスＡＤ、クロック信号ＣＬＫおよびリセット
信号ＲＳＴが共通に供給されている。データリードバス
ＤＲＢ、データライトバスＤＷＢはデータリード／ライ
トアンプ６に接続され、入出力バッファ７を介して入出
力ピン８との間でリードデータ／ライトデータの供給を
行う。
Ｍのブロック図を示す。図１３と同一の構成部は同じ符
号で示しその説明は省略する。本実施例では、メモリブ
ロックＭＢからの各ビット線対（ＭＢＬ，ＭＢＬb ）は
データラッチ回路１−ｉにそれぞれ接続されている。各
データラッチ回路１には、データライト信号ＤＡＷＴ、
データリード信号ＤＡＲＴおよびデータラッチ信号ＤＡ
ＴＧが共通に供給されている。信号ＤＡＴＧがアクティ
ブレベルのとき主ビット線対（ＭＢＬ，ＭＢＬb ）とラ
ッチ回路１との電気的接続が実現される。このとき、デ
ータリードタイミング信号ＤＡＲＴがアクティブレベル
となると、主ビット線対（ＭＢＬ，ＭＢＬb ）上のデー
タがラッチされてデータリードラインＤＲＬa に伝達さ
れる。一方、データライト信号ＤＡＷＴがアクティブレ
ベルの時は、データライトラインＤＷＬa を介してラッ
チされているライトデータが主ビット線対（ＭＢＬ，Ｍ
ＢＬb ）に伝達される。各ラッチ回路１のデータリード
ラインＤＲＬおよびデータライトラインＤＷＬはスイッ
チ回路２−ｉにそれぞれ接続される。これらスイッチ回
路２は対応するスイッチ選択信号ＹＳＷにより制御され
ラインＤＲＬ，ＤＷＬをそれぞれデータリードバスＤＲ
Ｂ、データライトバスＤＷＢに接続する。各スイッチ選
択信号ＹＳＷ−ｉは、スイッチ選択回路３−ｉによりそ
れぞれ生成される。また、前段の回路３のスイッチ選択
信号ＹＳＷと相補の転送信号ＹＳＷbが次段のスイッチ
回路３に入力される。さらに、スイッチ選択回路３−ｉ
にはアドレスＡＤ、クロック信号ＣＬＫおよびリセット
信号ＲＳＴが共通に供給されている。データリードバス
ＤＲＢ、データライトバスＤＷＢはデータリード／ライ
トアンプ６に接続され、入出力バッファ７を介して入出
力ピン８との間でリードデータ／ライトデータの供給を
行う。
【００１９】スイッチ選択回路３−ｉは前述の構成とな
っているので、リセット信号ＲＳＴによりすべてリセッ
トすることができる。また、アドレスＡＤにより、
“１”がセットされる回路３が選択され、その“１”は
クロック信号に同期して順々に次段に転送されシフトレ
ジスタとして作用する。例えば、スイッチ選択回路３−
０にアドレスによって“１”がセットされると、その出
力ＹＳＷ0 をハイレベルにしてスイッチ回路２−０を選
択する。クロック信号ＣＬＫにより次のスイッチ選択回
路３−１が動作する。以下、次々とスイッチ選択回路
は、活性化され、対応するスイッチ回路２が順々にオン
となる。
っているので、リセット信号ＲＳＴによりすべてリセッ
トすることができる。また、アドレスＡＤにより、
“１”がセットされる回路３が選択され、その“１”は
クロック信号に同期して順々に次段に転送されシフトレ
ジスタとして作用する。例えば、スイッチ選択回路３−
０にアドレスによって“１”がセットされると、その出
力ＹＳＷ0 をハイレベルにしてスイッチ回路２−０を選
択する。クロック信号ＣＬＫにより次のスイッチ選択回
路３−１が動作する。以下、次々とスイッチ選択回路
は、活性化され、対応するスイッチ回路２が順々にオン
となる。
【００２０】メモリブロックＭＢの内部構成は図１３と
同一であるので省略する。
同一であるので省略する。
【００２１】図２を参照すると、各データラッチ回路１
は主ビット線対ＭＢＬおよびＭＢＬb にそれぞれ対して
ｎＭＯＳトランジスタＭＮ1 およびＭＮ2 を有し、それ
らのゲートにはデータラッチ信号あるいはデータ転送制
御信号ＤＡＴＧが供給されている。トランジスタＭ
Ｎ1 ，ＭＮ2 には、インバータＩＮ1 及びＩＮ2 がそれ
ぞれ接続され、インバータＩＮ1 及びＩＮ2 の出力に
は、インバータＩＮ2 の入力間をつなぐｎＭＯＳトラン
ジスタＭＮ6 及びインバータＩＮ1 の入力間をつなぐＭ
Ｎ7 がそれぞれ接続されている。ｎＭＯＳトランジスタ
ＭＮ6 ，ＭＮ7 は、データリード信号ＤＡＲＴがアクテ
ィブの時に活性化され、インバータＩＮ1 ，ＩＮ2 によ
るラッチ回路Ｒ1 が形成される。インバータＩＮ1 の出
力は、インバータＩＮ3 を介してデータリードラインＤ
ＲＬが接続され、インバータＩＮ2 の出力には、インバ
ータＩＮ1 及びＩＮ2 の出力の負荷容量を等しくするた
めのダミーインバータＩＮ4 が設けられている。一方、
データライトラインＤＷＬには、インバータＩＮ5 が設
けられ、その出力は、インバータＩＮ6 及びｎＭＯＳト
ランジスタＭＮ3 のソース・ドレインの一方に接続され
ている。インバータＩＮ6の出力は、ｎＭＯＳトランジ
スタＭＮ4 のソース・ドレインの一方に接続される。ｎ
ＭＯＳトランジスタＭＮ3 及びＭＮ4 は、データライト
信号ＤＡＷＴがアクティブの時に導通となり、インバー
タＩＮ5 ，ＩＮ6 によるラッチ回路Ｒ2 が形成される。
そのときインバータＩＮ5 の出力は、主ビット線ＭＢＬ
b に接続され、インバータＩＮ6 の出力は、主ビット線
ＭＢＬに接続される。インバータＩＮ6 の出力およびＩ
Ｎ5 の入力間に設けられるｎＭＯＳトランジスタＭＮ5
は、書込モードが選択されていないときにＤＷＬのハイ
インピーダンス状態をＩＮ5 及びＩＮ6 からなるフリッ
プフロップに伝達させないために、即ち、小さな抵抗と
して機能するように設けられている。
は主ビット線対ＭＢＬおよびＭＢＬb にそれぞれ対して
ｎＭＯＳトランジスタＭＮ1 およびＭＮ2 を有し、それ
らのゲートにはデータラッチ信号あるいはデータ転送制
御信号ＤＡＴＧが供給されている。トランジスタＭ
Ｎ1 ，ＭＮ2 には、インバータＩＮ1 及びＩＮ2 がそれ
ぞれ接続され、インバータＩＮ1 及びＩＮ2 の出力に
は、インバータＩＮ2 の入力間をつなぐｎＭＯＳトラン
ジスタＭＮ6 及びインバータＩＮ1 の入力間をつなぐＭ
Ｎ7 がそれぞれ接続されている。ｎＭＯＳトランジスタ
ＭＮ6 ，ＭＮ7 は、データリード信号ＤＡＲＴがアクテ
ィブの時に活性化され、インバータＩＮ1 ，ＩＮ2 によ
るラッチ回路Ｒ1 が形成される。インバータＩＮ1 の出
力は、インバータＩＮ3 を介してデータリードラインＤ
ＲＬが接続され、インバータＩＮ2 の出力には、インバ
ータＩＮ1 及びＩＮ2 の出力の負荷容量を等しくするた
めのダミーインバータＩＮ4 が設けられている。一方、
データライトラインＤＷＬには、インバータＩＮ5 が設
けられ、その出力は、インバータＩＮ6 及びｎＭＯＳト
ランジスタＭＮ3 のソース・ドレインの一方に接続され
ている。インバータＩＮ6の出力は、ｎＭＯＳトランジ
スタＭＮ4 のソース・ドレインの一方に接続される。ｎ
ＭＯＳトランジスタＭＮ3 及びＭＮ4 は、データライト
信号ＤＡＷＴがアクティブの時に導通となり、インバー
タＩＮ5 ，ＩＮ6 によるラッチ回路Ｒ2 が形成される。
そのときインバータＩＮ5 の出力は、主ビット線ＭＢＬ
b に接続され、インバータＩＮ6 の出力は、主ビット線
ＭＢＬに接続される。インバータＩＮ6 の出力およびＩ
Ｎ5 の入力間に設けられるｎＭＯＳトランジスタＭＮ5
は、書込モードが選択されていないときにＤＷＬのハイ
インピーダンス状態をＩＮ5 及びＩＮ6 からなるフリッ
プフロップに伝達させないために、即ち、小さな抵抗と
して機能するように設けられている。
【００２２】読み出し時は、信号ＤＡＲＴがアクティブ
ハイレベルとなり、この状態で、ワンショットパルスと
してのデータラッチ信号ＤＡＴＧが発生され、主ビット
線対（ＭＢＬ，ＭＢＬb ）上のリードデータがラッチさ
れる。すなわち、データリード信号ＤＡＲＴがハイレベ
ル（ＤＡＷＴは、ローレベル）であることからトランジ
スタＭＮ6 ，ＭＮ7 がオン状態であり、転送されたメモ
リセルのデータは、ラッチ回路Ｒ1 に書き込まれる。信
号ＤＡＴＧがローレベルに戻ると、トランジスタＭ
Ｎ1 ，ＭＮ2 はオフとなり主ビット線対はラッチ回路か
ら切り放される。ラッチ回路Ｒ1 の出力、すなわち、イ
ンバータＩＮ1 の出力は、インバータＩＶ3によって増
幅された後、データリードラインＤＲＬに伝えられる。
ハイレベルとなり、この状態で、ワンショットパルスと
してのデータラッチ信号ＤＡＴＧが発生され、主ビット
線対（ＭＢＬ，ＭＢＬb ）上のリードデータがラッチさ
れる。すなわち、データリード信号ＤＡＲＴがハイレベ
ル（ＤＡＷＴは、ローレベル）であることからトランジ
スタＭＮ6 ，ＭＮ7 がオン状態であり、転送されたメモ
リセルのデータは、ラッチ回路Ｒ1 に書き込まれる。信
号ＤＡＴＧがローレベルに戻ると、トランジスタＭ
Ｎ1 ，ＭＮ2 はオフとなり主ビット線対はラッチ回路か
ら切り放される。ラッチ回路Ｒ1 の出力、すなわち、イ
ンバータＩＮ1 の出力は、インバータＩＶ3によって増
幅された後、データリードラインＤＲＬに伝えられる。
【００２３】一方、書き込み時は、データリード信号Ｄ
ＡＲＴがローレベル、データライト信号ＤＡＷＴがハイ
レベルとなり、書込データは、データライトラインＤＷ
Ｌからラッチ回路Ｒ2 にラッチされる。このラッチ回路
Ｒ2 に書き込まれたデータは、データラッチ信号ＤＡＴ
Ｇがハイレベルの時に主ビット線対（ＭＳＬ，ＭＳ
Ｌb ）に伝達される。
ＡＲＴがローレベル、データライト信号ＤＡＷＴがハイ
レベルとなり、書込データは、データライトラインＤＷ
Ｌからラッチ回路Ｒ2 にラッチされる。このラッチ回路
Ｒ2 に書き込まれたデータは、データラッチ信号ＤＡＴ
Ｇがハイレベルの時に主ビット線対（ＭＳＬ，ＭＳ
Ｌb ）に伝達される。
【００２４】図３は、スイッチ回路２の回路図である。
データリードラインＤＲＬ及びデータリードバスＤＲＢ
間には、一対のｐＭＯＳトランジスタＭｐ1 ，Ｍｎ8 が
設けられ、データライトラインＤＷＬ及びデータライト
バスＤＷＢ間には、一対のｐＭＯＳトランジスタＭ
ｐ2 ，Ｍｎ9 が設けられている。それぞれのｎＭＯＳト
ランジスタのゲートには、スイッチ選択信号ＹＳＷが接
続され、それぞれのｐＭＯＳトランジスタのゲートに
は、スイッチ選択信号ＹＳＷのインバータＩＮ7 を介し
た信号が入力されている。よって、スイッチ選択信号Ｙ
ＳＷ0 がローレベルの時は、全てのトランジスタは、非
アクティブになってＤＲＬ及びデータリードバスＤＲＢ
間、データライトラインＤＷＬ及びデータライトバスＤ
ＷＢ間は、それぞれ非導通である。逆にスイッチ選択信
号ＹＳＷがハイレベルの時は、全てのトランジスタは、
アクティブになってＤＲＬ及びデータリードバスＤＲＢ
間、データライトラインＤＷＬ及びデータライトバスＤ
ＷＢ間は、それぞれ導通して、各線路でデータの転送が
行われる。
データリードラインＤＲＬ及びデータリードバスＤＲＢ
間には、一対のｐＭＯＳトランジスタＭｐ1 ，Ｍｎ8 が
設けられ、データライトラインＤＷＬ及びデータライト
バスＤＷＢ間には、一対のｐＭＯＳトランジスタＭ
ｐ2 ，Ｍｎ9 が設けられている。それぞれのｎＭＯＳト
ランジスタのゲートには、スイッチ選択信号ＹＳＷが接
続され、それぞれのｐＭＯＳトランジスタのゲートに
は、スイッチ選択信号ＹＳＷのインバータＩＮ7 を介し
た信号が入力されている。よって、スイッチ選択信号Ｙ
ＳＷ0 がローレベルの時は、全てのトランジスタは、非
アクティブになってＤＲＬ及びデータリードバスＤＲＢ
間、データライトラインＤＷＬ及びデータライトバスＤ
ＷＢ間は、それぞれ非導通である。逆にスイッチ選択信
号ＹＳＷがハイレベルの時は、全てのトランジスタは、
アクティブになってＤＲＬ及びデータリードバスＤＲＢ
間、データライトラインＤＷＬ及びデータライトバスＤ
ＷＢ間は、それぞれ導通して、各線路でデータの転送が
行われる。
【００２５】図４にスイッチ選択回路３を示す。スイッ
チ選択回路３は、データフリップフロップＤＦＦ及びア
ドレスデコーダＡＤで構成される。アドレスデコーダＡ
Ｄは、アドレスを受け、このアドレスデコーダＡＤが選
択されたときはローレベルを出力し、それ以外の時はハ
イレベルを出力する。一方、転送信号ＹＳＷb −１は、
ｐＭＯＳトランジスタＭｐ3 ，Ｍｎ10からなるゲートＧ
3 を経由してナンド回路ＮＡＮＤ1 に入力される。ナン
ド回路ＮＡＮＤ1 は、アドレスデコーダＡＤ及び転送信
号ＹＳＷb −１を入力して節点Ｓに接続される。節点Ｓ
は、インバータＩＮ9 を経由し、ｐＭＯＳトランジスタ
Ｍｐ6 ，ｎＭＯＳトランジスタＭｎ11を経由してゲート
Ｇ3 の出力に接続される。さらに、節点Ｓは、ｐＭＯＳ
トランジスタＭｐ4 、ｎＭＯＳトランジスタＭｎ12から
なるゲートＧ5 、及びインバータＩＮ12に接続、更にイ
ンバータＩＮ12に接続されて、それぞれのインバータか
らは、転送信号ＹＳＷb 、スイッチ選択信号ＹＳＷを出
力する。インバータＩＮ11の出力は、ノア回路ＮＯＲ1
に接続され、ノア回路ＮＯＲ1 は、リセット信号ＲＳＴ
とともに転送信号ＹＳＷb を入力する。そのノア回路Ｎ
ＯＲ1 の出力は、ｎＭＯＳトランジスタＭｎ13、ｐＭＯ
ＳトランジスタＭｐ5 を経由してゲートＧ5の出力側に
接続される。ゲートＧ3 ，Ｇ4 ，Ｇ5 ，Ｇ6 には、それ
ぞれクロック信号ＣＬＫが入力されて、クロックＣＬＫ
がハイレベルの時は、ゲートＧ3 ，Ｇ6 が開き、ローレ
ベルの時は、ゲートＧ4 ，Ｇ5 が開く。
チ選択回路３は、データフリップフロップＤＦＦ及びア
ドレスデコーダＡＤで構成される。アドレスデコーダＡ
Ｄは、アドレスを受け、このアドレスデコーダＡＤが選
択されたときはローレベルを出力し、それ以外の時はハ
イレベルを出力する。一方、転送信号ＹＳＷb −１は、
ｐＭＯＳトランジスタＭｐ3 ，Ｍｎ10からなるゲートＧ
3 を経由してナンド回路ＮＡＮＤ1 に入力される。ナン
ド回路ＮＡＮＤ1 は、アドレスデコーダＡＤ及び転送信
号ＹＳＷb −１を入力して節点Ｓに接続される。節点Ｓ
は、インバータＩＮ9 を経由し、ｐＭＯＳトランジスタ
Ｍｐ6 ，ｎＭＯＳトランジスタＭｎ11を経由してゲート
Ｇ3 の出力に接続される。さらに、節点Ｓは、ｐＭＯＳ
トランジスタＭｐ4 、ｎＭＯＳトランジスタＭｎ12から
なるゲートＧ5 、及びインバータＩＮ12に接続、更にイ
ンバータＩＮ12に接続されて、それぞれのインバータか
らは、転送信号ＹＳＷb 、スイッチ選択信号ＹＳＷを出
力する。インバータＩＮ11の出力は、ノア回路ＮＯＲ1
に接続され、ノア回路ＮＯＲ1 は、リセット信号ＲＳＴ
とともに転送信号ＹＳＷb を入力する。そのノア回路Ｎ
ＯＲ1 の出力は、ｎＭＯＳトランジスタＭｎ13、ｐＭＯ
ＳトランジスタＭｐ5 を経由してゲートＧ5の出力側に
接続される。ゲートＧ3 ，Ｇ4 ，Ｇ5 ，Ｇ6 には、それ
ぞれクロック信号ＣＬＫが入力されて、クロックＣＬＫ
がハイレベルの時は、ゲートＧ3 ，Ｇ6 が開き、ローレ
ベルの時は、ゲートＧ4 ，Ｇ5 が開く。
【００２６】転送信号ＹＳＷb −１がハイレベルであっ
て、且つアドレスデコーダＡＤの出力がハイレベルの時
には、クロックＣＬＫの立ち上がりを受けてナンド回路
ＮＡＮＤ1 は節点Ｓにローレベルを出力する。次に、ク
ロックＣＬＫの立ち下がりを受けてゲートＧ5 を節点Ｓ
のローレベルは通過し、その結果、スイッチ選択信号Ｙ
ＳＷはローレベルに、転送信号ＹＳＷb はハイレベルに
設定される。また、アドレスデコーダＡＤの出力がロー
レベル、又は転送信号ＹＳＷb −１のレベルがローレベ
ルになったときには、夫々の他方の出力レベルに関わら
ずナンド回路ＮＡＮＤ1 は、クロックＣＬＫの立ち上が
りを受けて節点Ｓにハイレベルを出力する。次に、クロ
ックＣＬＫの立ち下がりを受けてゲートＧ5 は節点Ｓの
ハイレベルを通過させ、その結果、転送信号ＹＳＷはハ
イレベルに、ＹＳＷb はローレベルに設定される。リセ
ット信号ＲＳＴのハイレベルが入力されると、必ずノア
回路ＮＯＲ1 は、ローレベルを出力し、よって転送信号
ＹＳＷb は、ハイレベルに設定される。
て、且つアドレスデコーダＡＤの出力がハイレベルの時
には、クロックＣＬＫの立ち上がりを受けてナンド回路
ＮＡＮＤ1 は節点Ｓにローレベルを出力する。次に、ク
ロックＣＬＫの立ち下がりを受けてゲートＧ5 を節点Ｓ
のローレベルは通過し、その結果、スイッチ選択信号Ｙ
ＳＷはローレベルに、転送信号ＹＳＷb はハイレベルに
設定される。また、アドレスデコーダＡＤの出力がロー
レベル、又は転送信号ＹＳＷb −１のレベルがローレベ
ルになったときには、夫々の他方の出力レベルに関わら
ずナンド回路ＮＡＮＤ1 は、クロックＣＬＫの立ち上が
りを受けて節点Ｓにハイレベルを出力する。次に、クロ
ックＣＬＫの立ち下がりを受けてゲートＧ5 は節点Ｓの
ハイレベルを通過させ、その結果、転送信号ＹＳＷはハ
イレベルに、ＹＳＷb はローレベルに設定される。リセ
ット信号ＲＳＴのハイレベルが入力されると、必ずノア
回路ＮＯＲ1 は、ローレベルを出力し、よって転送信号
ＹＳＷb は、ハイレベルに設定される。
【００２７】以上のことから、図１に示されるメモリ
は、まず、どのアドレスデコーダＡＤも選択されてない
ことから、その出力はハイレベルであって、リセット信
号ＲＳＴが全てのスイッチ選択回路に入力されると、各
々スイッチ選択回路ＹＳＷがローレベル、転送信号ＹＳ
Ｗb がハイレベルに設定される。
は、まず、どのアドレスデコーダＡＤも選択されてない
ことから、その出力はハイレベルであって、リセット信
号ＲＳＴが全てのスイッチ選択回路に入力されると、各
々スイッチ選択回路ＹＳＷがローレベル、転送信号ＹＳ
Ｗb がハイレベルに設定される。
【００２８】次に、アドレスによってスイッチ選択回路
３ａが選択されると、そのアドレスデコーダＡＤの出力
がローレベルとなり、スイッチ選択回路３ａは、入力さ
れるＹＳＷb −３に関係なくハイレベルのスイッチ選択
信号ＹＳＷ−０を出力する。すると、ハイレベルのスイ
ッチ選択信号ＹＳＷ−０により、データラッチ回路１ａ
はデータアンプ６と接続されデータ転送が行われる。そ
して、ローレベルの転送信号ＹＳＷb −０は、次段のス
イッチ選択回路３ｂに入力され、１クロック後ハイレベ
ルのスイッチ選択信号ＹＳＷ−１及びローレベルの転送
信号ＹＳＷb −１を出力する。このとき、スイッチ選択
回路３ａは、ハイレベルの転送信号ＹＳＷ−３を入力し
ていることから、前述の１クロックでスイッチ選択回路
ＹＳＷ−０はローレベルに、転送信号ＹＳＷb −０はハ
イレベルに設定され、その結果としてスイッチ回路２ａ
は、データラッチ回路１ａ及びデータアンプ６を非接続
とする。このように、選択されたスイッチ選択回路から
後段のスイッチ選択回路に向かって１クロック毎に次々
とハイレベルの信号ＹＳＷが出力され、データラッチ回
路１とデータアンプ６が次々と接続される。以上のこと
から、データラッチ回路１−０，１−１，１−２，１−
３にラッチされているメモリセルの情報が選択されたア
ドレスのメモリセルからシリアルに読み出される。
３ａが選択されると、そのアドレスデコーダＡＤの出力
がローレベルとなり、スイッチ選択回路３ａは、入力さ
れるＹＳＷb −３に関係なくハイレベルのスイッチ選択
信号ＹＳＷ−０を出力する。すると、ハイレベルのスイ
ッチ選択信号ＹＳＷ−０により、データラッチ回路１ａ
はデータアンプ６と接続されデータ転送が行われる。そ
して、ローレベルの転送信号ＹＳＷb −０は、次段のス
イッチ選択回路３ｂに入力され、１クロック後ハイレベ
ルのスイッチ選択信号ＹＳＷ−１及びローレベルの転送
信号ＹＳＷb −１を出力する。このとき、スイッチ選択
回路３ａは、ハイレベルの転送信号ＹＳＷ−３を入力し
ていることから、前述の１クロックでスイッチ選択回路
ＹＳＷ−０はローレベルに、転送信号ＹＳＷb −０はハ
イレベルに設定され、その結果としてスイッチ回路２ａ
は、データラッチ回路１ａ及びデータアンプ６を非接続
とする。このように、選択されたスイッチ選択回路から
後段のスイッチ選択回路に向かって１クロック毎に次々
とハイレベルの信号ＹＳＷが出力され、データラッチ回
路１とデータアンプ６が次々と接続される。以上のこと
から、データラッチ回路１−０，１−１，１−２，１−
３にラッチされているメモリセルの情報が選択されたア
ドレスのメモリセルからシリアルに読み出される。
【００２９】以下、本実施例のメモリ動作につき説明す
る。まず、データリードについて図５のタイミング図も
用いて説明する。リードモードであるので、データリー
ド信号ＤＡＲＴがハイレベルとなる。図１４に関連して
説明したようにして、メモリブロックＭＢから各主ビッ
ト線対（ＭＢＬ，ＭＢＬb ）にリードデータが読み出さ
れる。これに同期して、データラッチ信号ＤＡＴＧがワ
ンショットで発生され、各リードデータはデータラッチ
回路１に取り込まれデータリードラインＤＲＬに伝達さ
れる。一方、アドレスによってスイッチ選択回路３−０
が活性化され、この結果、ラッチ回路１−０にラッチさ
れているリードデータから順に読み出しが開始される。
かかるデータのリード最中に、各主ビット線対（ＭＢ
Ｌ，ＭＢＬb ）の初期化が行われ、信号ＴＧ1 がアクテ
ィブレベルとなり、次の副ビット線上のデータのセンス
およびリードデータの再書込みが行われる。
る。まず、データリードについて図５のタイミング図も
用いて説明する。リードモードであるので、データリー
ド信号ＤＡＲＴがハイレベルとなる。図１４に関連して
説明したようにして、メモリブロックＭＢから各主ビッ
ト線対（ＭＢＬ，ＭＢＬb ）にリードデータが読み出さ
れる。これに同期して、データラッチ信号ＤＡＴＧがワ
ンショットで発生され、各リードデータはデータラッチ
回路１に取り込まれデータリードラインＤＲＬに伝達さ
れる。一方、アドレスによってスイッチ選択回路３−０
が活性化され、この結果、ラッチ回路１−０にラッチさ
れているリードデータから順に読み出しが開始される。
かかるデータのリード最中に、各主ビット線対（ＭＢ
Ｌ，ＭＢＬb ）の初期化が行われ、信号ＴＧ1 がアクテ
ィブレベルとなり、次の副ビット線上のデータのセンス
およびリードデータの再書込みが行われる。
【００３０】ラッチ回路１にラッチされているリードが
終了すると、信号ＤＡＴＧが再び発生され、信号ＴＧ1
に対応するメモリセルからのデータがラッチ回路１にラ
ッチされ、データリードが続行される。かくして、図５
に示されるように、主ビット線対の初期化期間をマスク
でき、データリードを中断されることなく続行すること
ができる。
終了すると、信号ＤＡＴＧが再び発生され、信号ＴＧ1
に対応するメモリセルからのデータがラッチ回路１にラ
ッチされ、データリードが続行される。かくして、図５
に示されるように、主ビット線対の初期化期間をマスク
でき、データリードを中断されることなく続行すること
ができる。
【００３１】データのライトは図６のタイミング図に従
って実行される。すなわち、データライト信号ＤＡＷＴ
がアクティブハイレベルとなり、ワード線の選択に先立
ち、ライトデータがシリアルに入力されラッチ回路１に
順々にラッチされてゆく。その間に、ワード線が選択さ
れ、メモリセルのデータセンス／再書込みが行われ、ラ
ッチ回路１にライトデータが揃った時点で信号ＤＡＴＧ
が発生される。この結果、各主ビット線対にライトデー
タが転送されメモリセルに書き込まれる。主ビット線対
に対しその後初期化動作が行われるが、ラッチ回路１は
切り離されているので、次のライトデータをラッチ回路
１に順にラッチさせることができる。
って実行される。すなわち、データライト信号ＤＡＷＴ
がアクティブハイレベルとなり、ワード線の選択に先立
ち、ライトデータがシリアルに入力されラッチ回路１に
順々にラッチされてゆく。その間に、ワード線が選択さ
れ、メモリセルのデータセンス／再書込みが行われ、ラ
ッチ回路１にライトデータが揃った時点で信号ＤＡＴＧ
が発生される。この結果、各主ビット線対にライトデー
タが転送されメモリセルに書き込まれる。主ビット線対
に対しその後初期化動作が行われるが、ラッチ回路１は
切り離されているので、次のライトデータをラッチ回路
１に順にラッチさせることができる。
【００３２】図７は、第１の実施例によるデータラッチ
信号ＤＡＴＧ発生回路図である。データラッチ信号ＤＡ
ＴＧの発生回路図によるタイミング図を図９に示す。カ
ウンタＣＡは、クロックＣＬＫを分周してタイミング信
号Ｃ1 〜Ｃ4 を生成する。タイミング信号Ｃ1 ，Ｃ
2 は、アクティブハイのライトイネーブル信号ＷＭによ
ってナンド回路ＮＡＮＤ2 の出力が制御される。一方、
タイミング信号Ｃ3 ，Ｃ4はアクティブハイのリードイ
ネーブルＲＭでナンド回路ＮＡＮＤ3 の出力が制御され
る。このことからナンド回路ＮＡＮＤ2 ，ＮＡＮＤ3 の
出力を入力するナンド回路ＮＡＮＤ4 によって読出し時
と書込み時でタイミングの異なる信号ＤＡＴＧが生成さ
れる。これはメモリは、書込み時に全てのデータが外部
から書き込まれているのでは無く、一部のデータは元の
データを再書き込まれているので、読出データが確定、
即ち、リフレッシュ動作が充分に行われた後に書込み時
のデータラッチ信号ＤＡＴＧが立ち上がるようにしたの
である。
信号ＤＡＴＧ発生回路図である。データラッチ信号ＤＡ
ＴＧの発生回路図によるタイミング図を図９に示す。カ
ウンタＣＡは、クロックＣＬＫを分周してタイミング信
号Ｃ1 〜Ｃ4 を生成する。タイミング信号Ｃ1 ，Ｃ
2 は、アクティブハイのライトイネーブル信号ＷＭによ
ってナンド回路ＮＡＮＤ2 の出力が制御される。一方、
タイミング信号Ｃ3 ，Ｃ4はアクティブハイのリードイ
ネーブルＲＭでナンド回路ＮＡＮＤ3 の出力が制御され
る。このことからナンド回路ＮＡＮＤ2 ，ＮＡＮＤ3 の
出力を入力するナンド回路ＮＡＮＤ4 によって読出し時
と書込み時でタイミングの異なる信号ＤＡＴＧが生成さ
れる。これはメモリは、書込み時に全てのデータが外部
から書き込まれているのでは無く、一部のデータは元の
データを再書き込まれているので、読出データが確定、
即ち、リフレッシュ動作が充分に行われた後に書込み時
のデータラッチ信号ＤＡＴＧが立ち上がるようにしたの
である。
【００３３】図９は、第２の実施例によるメモリに使用
されるデータラッチ信号ＤＡＴＧ発生回路図である。カ
ウンタＣＡはクロックＣＬＫを入力してタイミング信号
Ｃ1，Ｃ4 を生成し、タイミング信号Ｃ1 及びＣ4 の反
転信号を受けるナンド回路ＮＡＮＤ5 によって、データ
ラッチ信号ＤＡＴＧが生成される。（図８参照） 図９のデータラッチ信号ＤＡＴＧ発生回路を適用したと
ころのメモリの読出サイクル、書込サイクルをそれぞれ
図１０，１１を参照して説明する。
されるデータラッチ信号ＤＡＴＧ発生回路図である。カ
ウンタＣＡはクロックＣＬＫを入力してタイミング信号
Ｃ1，Ｃ4 を生成し、タイミング信号Ｃ1 及びＣ4 の反
転信号を受けるナンド回路ＮＡＮＤ5 によって、データ
ラッチ信号ＤＡＴＧが生成される。（図８参照） 図９のデータラッチ信号ＤＡＴＧ発生回路を適用したと
ころのメモリの読出サイクル、書込サイクルをそれぞれ
図１０，１１を参照して説明する。
【００３４】読出サイクルでは、データラッチ信号ＤＡ
ＴＧの立ち上がり状態の前半期間でスイッチ選択信号Ｙ
ＳＷが立ち上がって選択されたメモリセルの情報が、主
ビット線対ＭＳＬ，ＭＳＬb のレベルが充分に確定した
状態でデータアンプ６に伝達される。書込サイクルで
は、書込信号ＷＳが立ち上がったときからすぐに書込動
作が行われる。データラッチ信号ＤＡＴＧが長い間立ち
上がっているため、書き込むべきデータに応じたレベル
を充分な期間で主ビット線対ＭＢＬ，ＭＢＬb に書き込
むことができることからメモリセルへの書込レベルが改
善されるという効果を奏している。また、データラッチ
信号ＤＡＴＧが、書込サイクル及び読出サイクルでも同
じ期間で活性化されていることから、この信号の生成回
路が簡素化されるという効果もある。ただ、実際には、
読出し時と書込み時で第１の実施例のようにサイクルを
分けていないことから、読み出しのデータが充分に確定
してから書込みが行われるようにサイクルを充分に長く
する必要がある。
ＴＧの立ち上がり状態の前半期間でスイッチ選択信号Ｙ
ＳＷが立ち上がって選択されたメモリセルの情報が、主
ビット線対ＭＳＬ，ＭＳＬb のレベルが充分に確定した
状態でデータアンプ６に伝達される。書込サイクルで
は、書込信号ＷＳが立ち上がったときからすぐに書込動
作が行われる。データラッチ信号ＤＡＴＧが長い間立ち
上がっているため、書き込むべきデータに応じたレベル
を充分な期間で主ビット線対ＭＢＬ，ＭＢＬb に書き込
むことができることからメモリセルへの書込レベルが改
善されるという効果を奏している。また、データラッチ
信号ＤＡＴＧが、書込サイクル及び読出サイクルでも同
じ期間で活性化されていることから、この信号の生成回
路が簡素化されるという効果もある。ただ、実際には、
読出し時と書込み時で第１の実施例のようにサイクルを
分けていないことから、読み出しのデータが充分に確定
してから書込みが行われるようにサイクルを充分に長く
する必要がある。
【００３５】なお、本発明は、本実施例に限られず、副
ビット線とかワード線の本数は、適宜変更可能である。
また、主副ビット線構成も本実施例では、４組しかない
が、少なくとも２組以上であればよい。また、各配線の
レベルをハイレベル又はローレベルと限定して説明した
が、適宜そのレベルの変更は可能であり、その変更に応
じてｐＭＯＳ及びｎＭＯＳトランジスタの特性や導電型
が変更される。
ビット線とかワード線の本数は、適宜変更可能である。
また、主副ビット線構成も本実施例では、４組しかない
が、少なくとも２組以上であればよい。また、各配線の
レベルをハイレベル又はローレベルと限定して説明した
が、適宜そのレベルの変更は可能であり、その変更に応
じてｐＭＯＳ及びｎＭＯＳトランジスタの特性や導電型
が変更される。
【００３６】
【発明の効果】以上述べたように、本発明は、データの
読出及び書込みをしている間に主ビット線のセンス動作
を行うことができることから、間断なくデータの読出及
び書込みができ、よって、データ転送効率が向上すると
いう効果を有している。
読出及び書込みをしている間に主ビット線のセンス動作
を行うことができることから、間断なくデータの読出及
び書込みができ、よって、データ転送効率が向上すると
いう効果を有している。
【図１】本発明の第１の実施例によるＤＲＡＭのブロッ
ク図。
ク図。
【図２】図１で示したラッチ回路の回路図。
【図３】図１で示したスイッチ回路の回路図。
【図４】図１で示したスイッチ選択回路の回路図。
【図５】図１で示したＤＲＡＭの読出タイミングチャー
ト。
ト。
【図６】図１で示したＤＲＡＭの書込タイミングチャー
ト。
ト。
【図７】図１で示したデータラッチ信号を発生するため
の回路図。
の回路図。
【図８】データラッチ信号発生回路の信号発生タイミン
グチャート。
グチャート。
【図９】図１で示したデータラッチ信号を発生するため
の別の回路図。
の別の回路図。
【図１０】図９で示した回路によるＤＲＡＭの読出タイ
ミングチャート。
ミングチャート。
【図１１】図９で示した回路によるＤＲＡＭの書込タイ
ミングチャート。
ミングチャート。
【図１２】従来例によるＤＲＡＭのブロック図。
【図１３】図１，１２で示したメモリブロックの回路
図。
図。
【図１４】図１２で示したＤＲＡＭの読出タイミングチ
ャート。
ャート。
ＭＢ メモリブロック ＭＢＬ，ＭＢＬb 主ビット線 １ データラッチ回路 ２ スイッチ回路 ３ スイッチ選択回路 ４ ロウデコーダ ６ データリード／ライトアンプ ７ 入出力バッファ ８ 入出力ピン １７ａ 副センスアンプ １８ａ 主センスアンプ ＡＤ アドレス ＭＣ メモリセル ＳＷＬ ワード線 ＳＢＬ 副ビット線 ＤＲＬ データリードライン ＤＷＬ データライトライン ＤＷＢ データライトバス ＤＲＢ データリードバス ＤＡＲＴ データリード信号 ＤＡＷＴ データライト信号 ＤＡＴＧ データラッチ信号 ＴＧ メモリ切替信号 ＹＳＷ スイッチ選択信号 ＹＳＷb 転送信号 ＷＳ 書込信号 ＲＳ 読出信号
Claims (5)
- 【請求項１】 複数の副ビット線が一つのセンスアンプ
を共有し、それぞれの副ビット線上のデータを前記セン
スアンプを介して主ビット線に時分割に転送する半導体
記憶装置において、前記主ビット線にラッチ回路を設け
て前記主ビット線上のデータをラッチさせ、前記ラッチ
回路のラッチデータに対するデータリードの期間中に前
記主ビット線への次の副ビット線からのデータ転送を行
うことを特徴とする半導体記憶装置。 - 【請求項２】 複数の副ビット線が一つのセンスアンプ
を共有し、それぞれの副ビット線上のデータを前記セン
スアンプを介して主ビット線に時分割に転送する半導体
記憶装置において、前記主ビット線にラッチ回路を設け
て前記主ビット線上のデータをラッチさせ、前記ラッチ
回路のラッチデータに対するデータリードの期間中に前
記主ビット線の初期化を行うことを特徴とする半導体記
憶装置。 - 【請求項３】 複数のセンスアンプと、複数グループの
副ビット線であって、それぞれのグループが前記複数の
センスアンプの対応するセンスアンプを共有するように
設けられた複数グループの副ビット線と、前記複数のセ
ンスアンプにそれぞれ対応して設けられた複数の主ビッ
ト線とを有し、前記複数のセンスアンプのそれぞれは対
応するグループの副ビット線上の各々のデータを対応す
る主ビット線に時分割に転送するように構成された半導
体記憶装置において、前記複数の主ビット線のそれぞれ
に対応して設けられ主ビット線上のデータをラッチする
複数のラッチ回路と、これらラッチ回路を選択してラッ
チデータを読み出す読み出し手段とを設け、前記読み出
し手段によるデータ読み出しの最中に、前記複数の主ビ
ット線をそれぞれ初期化することを特徴とする半導体記
憶装置。 - 【請求項４】 前記読み出し手段は前記複数のラッチ回
路を順々に選択してラッチデータをシリアルに読み出す
ことを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 複数のセンスアンプと、複数グループの
副ビット線であって、それぞれのグループが前記複数の
センスアンプの対応するセンスアンプを共有するように
設けられた複数グループの副ビット線と、前記複数のセ
ンスアンプにそれぞれ対応して設けられた複数の主ビッ
ト線とを有し、前記複数のセンスアンプのそれぞれは対
応するグループの副ビット線の各々を対応する主ビット
線に時分割に電気的に接続するように構成された半導体
記憶装置において、前記複数の主ビット線のそれぞれに
対応して設けられた複数のラッチ回路であって、夫々
が、データリード動作モードにおいてはデータ転送制御
信号に応答して対応する主ビット線上のデータをラッチ
し、データライト動作モードにおいては前記データ転送
制御信号に応答してラッチしているライトデータを対応
する主ビット線上に転送する複数のラッチ回路と、前記
データリード動作モードにおいて前記複数のラッチ回路
を選択してラッチデータを読み出す読み出し手段と、こ
の読み出し手段によるデータ読み出しの最中に前記複数
の主ビット線の各々に対応する前記センスアンプが次の
副ビット線を電気的に接続させるようにする手段と、前
記データライト動作モードにおいて前記複数のラッチ回
路の各々が対応する主ビット線にライトデータを転送し
た後に次のライトデータを前記ラッチ回路のそれぞれに
設定する手段とを設けたことを特徴とする半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP7236508A JP2900854B2 (ja) | 1995-09-14 | 1995-09-14 | 半導体記憶装置 |
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|---|---|
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| JP2900854B2 JP2900854B2 (ja) | 1999-06-02 |
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|---|---|---|---|
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Cited By (4)
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| US7289369B2 (en) * | 2005-04-18 | 2007-10-30 | International Business Machines Corporation | DRAM hierarchical data path |
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| JP2611504B2 (ja) * | 1990-06-15 | 1997-05-21 | 日本電気株式会社 | 半導体メモリ |
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-
1996
- 1996-09-12 DE DE69619793T patent/DE69619793T2/de not_active Expired - Fee Related
- 1996-09-12 EP EP96114668A patent/EP0791932B1/en not_active Expired - Lifetime
- 1996-09-13 US US08/713,692 patent/US5732026A/en not_active Expired - Fee Related
- 1996-09-13 KR KR1019960039600A patent/KR100225826B1/ko not_active IP Right Cessation
- 1996-09-14 TW TW085111234A patent/TW360972B/zh active
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| EP0791932A2 (en) | 1997-08-27 |
| KR970017610A (ko) | 1997-04-30 |
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| EP0791932B1 (en) | 2002-03-13 |
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