JPH01138685A

JPH01138685A - 半導体記憶装置

Info

Publication number: JPH01138685A
Application number: JP62296813A
Authority: JP
Inventors: Yasushi Sakui; 康司作井; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-25
Filing date: 1987-11-25
Publication date: 1989-05-31
Anticipated expiration: 2013-02-16
Also published as: JP2713929B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体記憶装置に係り、特に破壊読出しを行
うダイナミック型メモリセルを集積したダイナミック型
ＲＡＭ　（ｄＲＡＭ）に関する。

（従来の技術）近年、半導体記憶装置の高速化のために数多くの新機能
の発明、開発がなされてきた。特に、ｄＲＡＭにおいて
は、ページ参モード、ニブル・モード、スタティック・
カラム・モードなど、アクセス時間を短縮するための各
種動作モードが開発されている。

しかしながら従来のｄＲＡＭのシステムでは、ノーマル
・アクセス・モードの場合アクセス時間が短縮されても
、サイクル時間はさほど短縮されない、という問題があ
った。例えば、ノーマル・アクセス・モードでアクセス
時間１００　ｎ　ｓｅｅのＩＭビットｄＲＡＭの場合、
サイクル時間はアクティブ時間とプリチャージ時間の和
であるため、仕様では１９０　ｎ　ｓｅｅとなっている
。仮にアクセス時間が半減しても、プリチャージ時間が
半減しなければ、サイクル時間は半減しない。プリチャ
ージ時間の短縮が困難であるのは、ｄＲＡＭの大容量化
のために充電すべきビット線の容量負荷が増大したこと
だけでなく、従来のシステムではビット線プリチャージ
およびイコライズが、読出し。

書込みが行われるアクティブ時間中には行われず、ＲＡ
Ｓ　（ロウ・アドレス・ストローブ）が論理“０”から
“１″になるプリチャージ期間になって初めて行われる
ためである。

半導体記憶装置を使用する立場から見ると、これをコン
ピュータに搭載する場合、マシン・サイクルがどの程度
になるかが特性上重要な問題である。スタティックＲＡ
Ｍの場合はアクセス時間とサイクル時間が一致するため
に、アクセスは時間を短縮することが即ちマシン・サイ
クルの短縮につながるが、ｄＲＡＭの場合にはアクセス
時間のみ短縮してもマシン・サイクルを短縮したことに
ならない。

今後型にｄＲＡＭの大容量化、高速化を図る場合には、
以上のような意味でサイクル時間を如何に短縮するかが
重要な問題となる。

（発明が解決しようとする問題点）以上のように従来のｄＲＡＭでは、アクセス時間の短縮
がそのままサイクル時間の短縮につながらず、従ってこ
れを使用したコンピュータのマシン・サイクルを短縮す
ることができない、という問題があった。

本発明はこの様な問題を解決して、サイクル・タイムの
短縮を可能としたシステムのｄＲＡＭを提供することを
目的とする。

［発明の構成〕（問題点を解決するための手段）本発明にかかるｄＲＡＭは、それぞれに複数のメモリセ
ルが接続された複数対の分割ビット線対を選択ゲートを
介して主ビット線対に接続した構成とし、かつ主ビット
線対と入出力線の間に、主ビット線および分割ビット線
にプリチャージを行いながら外部とデータのやりとりを
行なえるようにラッチ型メモリセルを設けたことを特徴
とする。

（作用）本発明によれば、ＲＡＳが論理″１＃から“０”になり
、アクティブ期間が始まると、選択ワード線に接続され
たメモリセルのデータが分割ビット線から主ビット線を
介してラッチ型メモリセルに転送される。その後は主ビ
ット線からラッチ型メモリセルおよび分割ビット線が切
離され、分割ビット線のプリチャージがＲＡＳアクティ
ブ期間中にも行なえる。即ちプリチャージを行いながら
、ラッチ型メモリセルと入出力線の間でデータのやりと
りを行なうことができる。この結果、従来ＲＡＳプリチ
ャージ期間に行なっていたビット線プリチャージをＲＡ
Ｓアクティブ期間に行なえるため、サイクル時間が従来
に比べて大きく短縮される。

また本発明では、静電容量の大きい主ビット線には直接
メモリセルは接続されない。従って分割ビット線による
メモリセルへのデータ再書込み時や、ラッチ型メモリセ
ルによるデータのラッチ時に、主ビット線を切離すこと
により、読出し動作や再書込み動作が高速になり、消費
電力も低減できる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は、一実施例のｄＲＡＭの要部構成を示す。半導
体基板に、複数対の主ビット線ＢＬｉ。

ＢＬＩと複数本のワード線ＭＷｉｊが互いに交差して配
設され、各主ビット線対ＢＬｉ、ＢＬｉにはそれぞれ選
択ゲートＴ　Ｇ　１ｊを介して複数対の分割ビット線対
Ｄ　Ｂ　Ｉｊ、　Ｄ　Ｂ　ｉｊが接続されている。各分
割ビット線対Ｄ　Ｂ　ｌｊ、　Ｄ　Ｂ　ｉｊにはそれぞ
れ複数個ずつのｄＲＡＭセルＭ１ｊｌ　、　Ｍ１ｊ２　
、・・・と２個のダミーセルＤｉｊｌ　、　Ｄｉｊ２が
設けられ、また各分割ビット線対Ｄ　Ｂ　ｉｊ、　Ｄ　
Ｂ　ｉｊに分割ビット線センスアンプ５Ａ１ｊが設けら
れている。各主ビット線対ＢＬｉ、ＢＬ１にはそれぞれ
主ビット線プリチャージ回路Ｐｃｔが設けられ、また第
１のトランスファゲートＴＧｉを介してラッチ型メモリ
セルＬＣ１が接続されている。ラッチ型メモリセルＬＣ
１のノードＡｌ、Ａｉ−は、第２のトランスファゲート
ＴＣ１を介して入出力線１１０．Ｉ１０に接続されてい
る。

第２図は、第１図のｄＲＡＭの具体的な構成例で、１番
目の主ビット線対ＢＬＩ、ＢＬｉに接続されている部分
のみ示している。ｄＲＡＭセルＭｌｊｌ　、　Ｍｉｊ２
　、・・・およびダミーセルＤ１ｊｌ。

Ｄ　Ｉｊ２は、−個のＭＯＳ）ランジスタと一個のキャ
パシタからなる周知のものである。キャパシタの基準電
位端子はプレート電源ＶＰＬに接続されている。ダミー
セルＤｌｊｌ　、　　Ｄ１ｊ２には、プリチャージ電源
ＶＤＣに接続された書込み用のｎチャネルＭＯＳトラン
ジスタＱ７．Ｑ８が設けられている。分割ビット線セン
スアンプ５Ａｉｊは、ｎチャネルＭＯＳトランジスタ対
Ｑ１４．Ｑ１５からなるフリップフロップとｐチャネル
Ｍｏｓトランジスタ対Ｑ１６１Ｑ１７からなるフリップ
フロップとから構成され、それぞれの対のソースに活性
化信号φＳＥＪ＋　φｓａｊが入るようになっている。

また分割ビット線センスアンプ５Ａｉｊには、プリチャ
ージ信号ＥＱＬｊが入る３個のｎチャネルＭＯＳトラン
ジスタＱ１８〜Ｑ２０によ゛り構成された分割ビット線
プリチャージ回路およびイコライズ回路が付加されてい
る。

主ビット線プリチャージ回路ＰＣ１は、ｎチャネルＭＯ
Ｓトランジスタロ１〜Ｑ３から構成されている。ＭＯＳ
）ランジスタＱ１．Ｑ２のソースはそれぞれ主ビット線
ＢＬＩ、ＢＬ１に、ドレインはプリチャージ電源ＶＢＬ
に接続され、Ｑ１〜Ｑ３のゲートには主ビット線プリチ
ャージ信号ＥＱＬが入る。選択ゲートＴＧ１ｊはｎチャ
ネルＭＯＳトランジスタＱ４．Ｑ５により構成され、こ
れらのゲートには分割ビット線選択信号ＤＳＩが入る。

ラッチ型メモリセルＬＣ１は、ｎチャネルＭｏＳトラン
ジスタＱ２３１Ｑ２４からなるフリップフロップと、ｐ
チャネルＭＯＳトランジスタＱ２５．Ｑ２６からなるフ
リップフロップ、およびリセット用ｎチャネルＭＯＳ）
ランジスタＱ２７により構成されている。二つのフリッ
プフロップのソースにはそれぞれ、ラッチ型メモリセル
活性化信号φＣＥ＋　　φＣＥが入る。リセット用Ｍｏ
ＳトランジスタＱ２７のドレイン、ソースはそれぞれノ
ードＡｌ　、Ａｉに接続され、ゲートにリセット信号φ
Ｒが入る。ラッチ型メモリセルＬＣ１と主ビット線ＢＬ
ｉ、ＢＬｉ間の第１のトランスファゲートＴＧｉは、ｎ
チャネルＭＯＳトランジスタＱ２１１Ｑ２２により構成
され、ラッチ型メモリセルＬＣＩと入出力線Ｉ１０．Ｉ
１０の間の第２のトランスフアゲ−）ＴＣｌはｎチャネ
ルＭＯＳトランジスタＱ２８１０２９により構成されて
いる。第２のトランスファゲートＴＣを構成するＭＯＳ
トランジスタのゲートには、カラム選択線Ｃ３Ｌｉが接
続されている。

このように構成されたｄＲＡＭの動作を次に第３図を参
照して説明する。第３図は、主ビット線および分割ビッ
ト線を（１／２）ＶＤＤにプリチャージする方式で、ラ
ッチ型メモリセルのデータを、主ビット線および分割ビ
ット線のプリチャージを行いながら入出力線に転送し読
出し動作を行う場合の信号波形を示している。最初、主
ビット線プリチャージ信号ＥＱＬ１のレベルはＶＤＤで
あり、またビット線プリチャージ電源ＶＢＬは（１／２
）ＶＤＤであルタめ、主ヒツト線ＢＬｉ。

ＢＬｉ　は全て（１／２）ＶＤ　Ｄにプリチャージされ
ている。同様に分割ビット線ＤＢｉｊ、ＤＢｉｊも、分
割ビット線プリチャージ信号ＥＱＬｊがＶＤＤであるた
め、全て（１／２）ＶＤＤにプリチャージされている。

いま、ｉ番目の主ビット線対ＢＬｉ、ＢＬｉ対のｊ番目
の分割ビット線対ＤＢｉｊ、ＤＢｉｊに着目し、ｄＲＡ
ＭセルＭｉｊｌのキャパシタのノードＮ１にはＶＤＤ　
（論理“１＃）が書き込まれているとする。またダミー
セルＤ　ｉｊ２のキャパシタのノードＮ３には、（１／
２）ＶＤＤのレベルが書込み電源ＶＤＣにより初期設定
されているとする。

いるとする。

ＲＡＳが論理“１”　（ＶＩ）Ｉ　）から論理“０“（
ＶＩＬ）になり、アクティブ期間に入ると、イコライズ
信号ＥＱＬ、ＥＱＬｊおよびφ。がＶＤＤからＶＳＳに
下がって、ロウ・アドレスにより選ばれたワード線ＭＷ
ｊｌとダミーワード線ＤＷｊ２のレベルがＶＳＳから（
３／２）ＶＤＤまで上がると、ｄＲＡＭセルＭ　１ｊｌ
とダミーセルＤ　ｉｊ２の内容がそれぞれ分割ビット線
Ｄ　Ｂ　ｉｊ。

Ｄ　Ｂ　ｌｊに伝わる。このとき、ラッチ型メモリセル
のリセット信号φＲはＶＤＤからＶＳＳに下がる。

次いで、分割ビット線センスアンプ５ＡＩｊのｎチャネ
ル側活性化信号φ８Ｅが（１／２）ＶＤＤからＶＳＳに
下がり、引続きｐチャネル側活性化信号φＳＥが（１／
２）ＶＤＤからＶＤＤに上がる。

これにより、論理“１”のデータが読み出された側の分
割ビット線Ｄ　Ｂ　ｉｊはＶＤＤまで上がり、ダミーセ
ルＤ　ｉｊ２のデータが読み出された分割ビット線Ｄ　
Ｂ　ｉｊがＶＳＳまで下がる。

分割ビット線Ｄ　Ｂ　ｉｊ、　Ｄ　Ｂ　ｉｊがｅｔＬ（
’ｔＬＶｃ＋　ｏ　。

ｖＳｓに向かって遷移している間に、分割ビット線選択
信号ＤＳｊおよび第１のトランスファゲートＴＧｉの制
御信号がＶＳＳからＶＤＤに上がり、分割ビット線ＤＢ
ｉｊ、ＤＢｉｊのデータは主ビット線ＢＬｉ、ＢＬｉを
介してラッチ型メモリセルＬＣｉのノードＡｔ、Ａｉに
伝わる。その後ラッチ型メモリセルの活性化信号φＣＥ
が（１／２）ＶＤＤからＶＳＳに、活性化信号φＣＥが
（１／２）ＶＤＤからＶＤＤになる。このデータ転送動
作において、主ビット線ＢＬ１．８ＬｉはそれぞれＶＤ
Ｄ　＋　ｖＳ　Ｓに向かって遷移するが、完全に遷移す
る前に、選択ゲートＴＧＩｊの制御信号ＤＳｊおよび第
１のトランスファゲートＴＧｉの制御信号φＴをＶＤＤ
からＶＳＳに下げ、主ビット線ＢＬｉ、ＢＬＩから分割
ビット線Ｄ　Ｂ　ｔｊ。

ＤＢｉｊおよびラッチ型メモリセルＬＣ１を切離す。

これは、ラッチ動作を高速化するためと、消費電力を削
減するため、およびｄＲＡＭセルの再書込み（リストア
）を高速化するためである。

他から切離された主ビット線ＢＬ１．ＢＬｉは、主ビッ
ト線プリチャージ信号ＥＱＬがＶＳＳからＶＤＤに上が
ることで（１／２）Ｖｓｓにプリチャージされる。主ビ
ット線の容量は、アレイ配置やメモリ容量に依存するが
、例えば１６ＭビットｄＲＡＭでは２ｐＦ以上になる。

この容量が接続された状態で分割ビット線によりｄＲＡ
Ｍセルのりストアやラッチ型メモリセルによるデータ・
ラッチを行なうと時間がかかるだけでなく、主ビット線
をＶＤ　Ｄ　＋　”　Ｓ　Ｓに充放電するために大きい
消費電力を必要とする。この点この実施例では、主ビッ
ト線ＢＬｉ、ＢＬｉを”Ｄ　Ｄ　＊　”Ｓ　Ｓに遷移さ
せる前にプリチャージを行なうので、消費電力は小さい
。主ビット線ＢＬｉ、ＢＬｉの最終到達レベルは（１／
２）ＶＤＤ＋α、（１／２）ＶＤＤ−αであるが、αは
（１／１０）ＶＤＤ程度で十分である。その後、分割（
ット線Ｄ　Ｂ　ｉｊ。

ＤＢ１ｊハソれぞれ”　Ｄ　Ｄ　＋　Ｖ　Ｓ　Ｂ　ニな
り、ｄＲＡＭセルのりストアが十分に行われた後、選択
ワード線Ｍ　Ｗ　ｊｌとダミーワード線ＤＷｊｌが（３
／２）ＶＤＤからＶＳＳに下がり、非選択状態になる。

次に分割ビット線プリチャージ信号ＥＱＬｊ　、　　ダ
ミーセルプリチャージ信号φＤがＶＳＳからＶＤＤに上
がり、分割ビット線のプリチャージが始まる。

以上のワード線選択から分割ビット線センスアンプの動
作、ラッチ型メモリセルへのデータ転送、主ビット線の
プリチャージ、ワード線のリセット、分割ビット線のプ
リチャージまでの一連の動作は、ＲＡＳが“１“から“
０＃になることにより自動的に行われる。これらの動作
とは独立に、ＣＡＳが“１“から０”になることにより
、例えば１番目のカラムが選択されると、カラム選択線
Ｃ５ＬＩがＶＳＳからＶＤＤまたは（３／２）ＶＤＤに
上がり、ノードＡｌ、Ａｉが入出力線Ｉ１０．Ｉ１０に
接続される。いまの場合、ＩｌｏはＶＤＤを保ち、Ｉｌ
ｏはＶＤＤからＶＳＳに下がって、出力端子Ｄ　ｏｕｔ
はＨｌｚから論理“１”を出力する。

その後、ＲＡＳが０”から“１“になり、この状態でＣ
ＡＳが０′から“１′になると、ラッチ型メモリセルの
活性化信号φｃＥ、φＣＥが元の（１／２）ＶＤＤに戻
り、全てのラッチ型メモリセルがリセットされる。

以上のようにしてこの実施例によれば、主ビット線に対
して複数の分割ビット線を設け、各分割ビット線にｄＲ
ＡＭセルを接続する分割ビット線方式として、かつ主ビ
ット線にラッチ型メモリセルを設けて、プリチャージ期
間に外部とのデータのやりとりを行うことができる。従
って、ＲＡＳプリチャージ期間を必要としないため、サ
イクル時間の短縮が可能である。また、ラッチ型メモリ
セルのラッチ動作、分割ビット線によるｄ　ＲＡＭセル
の再書込み動作等が高速化し、主ビット線を完全に充放
電する必要もないため、消費電力も低減される。

本発明は上記実施例に限られない。例えば、ラッチ型メ
モリセルは、第４図〜第７図に示すように種々変形して
構成することができる。

第４図は、先の実施例のラッチ型メモリセルに対してプ
リチャージ用のｎチャネルＭＯＳ）ランジスタＱ２５１
Ｑ２６を付加したものである。これらのＭＯＳトランジ
スタＱ２５１０２６のドレインは共通にプリチャージ電
源ｖＬｃに接続されており、イコライズ信号ＥＱＬ３の
制御によって予めラッチ型メモリセルのノードＡ、Ａを
ＶＬＣ（例えば、ＶＬ　（＝　（１／２）　Ｖｏ　Ｄ　
）　ｌ：：初期設定しておく。このプリチャージ電源Ｖ
ＬＣはビット線のプリチャージ電源ＶＢＬと共通にして
もよい。

第５図は、先の実施例のｐチャネルＭＯＳトランジスタ
Ｑ２１．Ｑ２２の部分を負荷抵抗Ｒ１゜Ｒ２に置換えて
電源ＶＤＤに接続したものである。

抵抗Ｒ１、Ｒ２は例えば多結晶シリコン膜抵抗を用いて
構成する。このとき、ラッチ信号φ。Ｅの１月期レベル
をＶＤＤとすることで、ノードＡ、　　Ａの初期設定レ
ベルをＶＤＤとする。

第６図は、第５図の抵抗Ｒ１，Ｒ２の代わりにｎチャネ
ルＭＯＳ）ランジスタＱ２７ＩＱ２８を用いたものであ
る。この場合ＭＯＳトランジスタＱ２７．Ｑ２８はエン
ハンスメント型であり、ドレイン・ゲートを共通接続し
て負荷としている。

このときノードＡ、Ａの初期設定レベルはＶＤＤ−Ｖｔ
ｈ（ＶｔｈはＱ２７．Ｑ２８のしきい値電圧）となる。

第７図は更に、負荷として、デブリション型のｎチャネ
ルＭＯＳ）ランジスタＱ２９．Ｑ３０を用いたものであ
る。この場合、ＭＯＳトランジスタＱ２９．Ｑ３０のゲ
ートはソースと接続される。

この構成では、ノードＡ、Ａの初期設定レベルはＶＤＤ
となる。

上記実施例では、ビット線プリチャージのレベルを（１
／２）ＶＤＤとしたが、ＶＤＤにプリチャージする方式
のｄＲＡＭにも、本発明を同様に適用することができる
。また、センスアンプや周辺回路にＢ　Ｉ　ＣＭＯ８回
路（トランジスタとＣＭＯＳの組合わせを利用した構造
）を用いたｄＲＡＭにも本発明の適用が可能である。

その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。

［発明の効果］以上述べたように本発明によれば、主ビット線に対して
複数の分割ビット線を接続し、各分割ビット線にｄＲＡ
Ｍセルを接続する方式を用い、かつ主ビット線と入出力
線との間にラッチ型メモリセルを設けることにより、Ｒ
ＡＳプリチャージ期間を短縮することが可能である。ま
たｄＲＡＭセルのデータがラッチ型メモリセルの転送さ
れると直ぐに、容量の大きい主ビット線が分割ビット線
やラッチ型メモリセルと切離されるようにして、ラッチ
動作や再書込みの高速化、および主ビット線充放電によ
る消費電力低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
ブロック図、第２図はその具体的回路構成を示す図、第
３図は動作を説明するための信号波形図、第４図〜第７
図は本発明の他の実施例に用いるラッチ型メモリセルの
構成を示す図である。Ｍｌｉｊ・・・ｄＲＡＭセル、ｐｃｉｉ、＋・・・ダミ
ーセル、ＢＬｉ、ＢＬｉ・・・主ビット線、Ｄ　Ｂ　ｉ
ｊ、　Ｄ　Ｂ　１ｊ・・・分割ビット線、ＭＷｉｊ・・
・ワード線、ＤＷｉｊ・・・ダミーワード線、５Ａｉｊ
・・・センスアンプ、ＬＣｌ・・・ラッチ型メモリセル
、ＰＣＩ・・・プリチャージ回路、Ｔ　Ｇ　ｉｊ・・・
選択ゲート、ＴＧｌ・・・第１のトランスファゲート、
ＬＣＩ・・・ラッチ型メモリセル、ＴＣＩ・・・第２の
トランスファゲート、Ｉｌｏ、Ｉｌｏ・・・入出力線。出願人代理人　弁理士　鈴江武彦第４図第６図第５図第７図

Claims

【特許請求の範囲】

（１）半導体基板にランダムアクセス可能なメモリセル
が集積形成され、それぞれ複数のメモリセルが接続され
た複数対の分割ビット線がそれぞれ選択ゲートを介して
一対の主ビット線に接続され、各分割ビット線対毎に分
割ビット線センスアンプが設けられた半導体記憶装置に
おいて、主ビット線とデータ入出力線との間にラッチ型
メモリセルを設けたことを特徴とする半導体記憶装置。
（２）ラッチ型メモリセルと主ビット線の間に第１のト
ランスファゲート、ラッチ型メモリセルと入出力セル線
の間に第２のトランスファゲートがそれぞれ設けられて
いる特許請求の範囲第１項記載の半導体記憶装置。
（３）ロウ・アドレス・ストローブ（＠ＲＡＳ＠）が論
理“１”から”０”になってアクティブ期間が開始され
ると、ロウ・アドレスによるワード線の選択、分割ビッ
ト線センスアンプの活性化、メモリセルからの読出しデ
ータの分割ビット線から主ビット線を介してラッチ型メ
モリセルへの転送、選択メモリセルの再書込み、選択ワ
ード線のリセット、分割ビット線のプリチャージ、の一
連の動作が自動的に行われる特許請求の範囲第１項記載
の半導体記憶装置。
（４）メモリセルのデータが分割ビット線から主ビット
線を介してラッチ型メモリセルに転送されるに際し、主
ビット線電位がＶ＿Ｄ＿ＤまたはＶ＿Ｓ＿Ｓにならない
ようにした特許請求の範囲第１項記載の半導体記憶装置
。
（５）カラム・アドレス・ストローブ（＠ＣＡＳ＠）が
論理“１”から“０”になると、カラム・アドレスによ
りカラム選択線が選ばれ、これにより主ビット線がプリ
チャージ中か否かに関係なく、ラッチ型メモリセルと入
出力線の間でデータのやりとりが行われる特許請求の範
囲第１項記載の半導体記憶装置。