CN103794248A - 多栅极存储器的控制栅极字线驱动器电路 - Google Patents

Abstract

本发明涉及多栅极存储器的控制栅极字线驱动器电路。存储器（101）具有多栅极存储器单元阵列（103）和耦合于所述阵列的存储器单元的分区的字线驱动器电路（115）。在至少一个操作模式中，所述字线驱动器电路可控制成在所述分区是非选择的分区的读取操作期间将耦合于所述控制栅极字线驱动器并且耦合于所述分区的相关控制栅极字线设置于浮置状态。

Description

多栅极存储器的控制栅极字线驱动器电路

技术领域

本公开总体涉及存储器，更具体地说涉及多栅极存储器的控制栅极字线驱动器电路。

背景技术

多栅极存储器是其存储器单元包括两个独立偏置的栅极（控制栅极和选择栅极）的存储器。在某些例子中，控制栅极和选择栅极是存储器单元的相同晶体管的一部分，例如在分离栅极存储器单元中，但是在其它类型的多栅极存储器中（例如，在2-T存储器单元中），它们可以位于分离的晶体管中。控制栅极耦合于控制栅极字线，而选择栅极耦合于选择栅极字线。存储器单元通过断言（assert）控制栅极字线和选择栅极字线来被访问。

附图说明

通过参考附图，本发明可以被更好的理解，并且其多个目的、特征以及优点对本领域技术人员来说是明显的。

图1是根据本发明的一个实施例的存储器的一部分的电路图。

图2是根据本发明的一个实施例的控制栅极字线驱动器的电路图。

图3是示出了根据本发明的一个实施例的在存储器的不同操作期间的控制栅极字线电压状态的表。

图4是示出了根据本发明的一个实施例的在不同操作期间的控制栅极字线驱动器的各个节点的状态的表。

图5是根据本发明的一个实施例的控制栅极电压电路的电路图。

除非另有说明，不同附图中使用的相同附图标记表示相同的元素。附图不一定按比例绘制。

具体实施方式

下面给出了用于执行本发明的模式的详细描述。该描述旨在说明本发明而不应该被认为是限定本发明。

描述了一种多栅极存储器，其中在阵列的所选行的读取期间，未选择的控制栅极字线是浮置的（即，处于高阻抗状态）。在某些例子中，控制栅极字线在低功率操作期间被设置于浮置状态。例如，在低功率读取期间，只有被读取的单元的一个分区的控制栅极字线被带到读取电压电平，在该电平下，其它控制栅极字线保持在浮置状态。

对于一些存储器，期望在低功率模式下读取多栅极存储器。在一些现有技术的存储器中，存储器的电路在低功率模式下被停用。当单元将在低功率模式下被读取的时候，电路被加电以执行该读取。利用该技术，电路可能需要花不期望的多的时间来从低功率模式下的停用状态加电。

用于在低功率模式下读取的另一种技术就是保持利用电容性节点读取所需的模拟偏压。该技术需要在存储器中实现附加的电容性结构，并且可能还需要更多的功率以在正常操作期间改变电容性节点的电压。

另一种现有技术是在低功率模式期间将存储器单元的控制栅极电压降低到更低的电压。然后对于所有单元，控制栅极电压被升高以执行读取。这种实现方式的一个问题是控制栅极字线可能具有高电容。升高多个高电容字线的电压可能要花比所期望的更长的时间，并且可能消耗附加功率。

图1是根据本发明的一个实施例的多栅极存储器101的部分的框图。在所示出的实施例中，存储器101包括具有单元139的多栅极存储器单元的阵列103，如图1中所示意性示出的。在一个实施例中，阵列103的存储器单元是分离栅极存储器单元，但是在其它实施例中可以是其它类型的存储器单元。存储器101可以是独立器件或者可以在具有处理电路的集成电路中（例如在微控制器中）被实施。

分离栅极存储器单元是包括电荷存储结构（146）的非易失性存储器单元，其中电荷在编程操作期间被存储以调节单元的阈值电压，从而存储特定逻辑值。电荷在擦除操作期间被移除，以便单元读取相反的逻辑值。多栅极存储器单元包括控制栅极（例如，145）和选择栅极（例如，147）。

存储器101包括控制器107、字线控制电路105、控制栅极电压电路109、以及用于将数据写入到阵列103的单元或从阵列103的单元读取数据的编程/传感放大器电路111。在所示出的实施例中，阵列103的单元通过地址线上提供的地址（例如，来自处理电路）来访问。该地址被提供给字线控制电路105的解码电路113。字线控制电路105包括解码电路113，该解码电路113对地址线上提供的地址进行解码以激活由该地址所指定的行单元的特定选择栅极字线。

在所示出的实施例中，阵列103包括4列存储器单元123、125、127以及129，其中每列单元都耦合于位线（例如，分别是BL0、BL1、BL2以及BL3）。位线被编程/传感放大器电路111用于写入以及读取由所断言的字线确定的单元的值。电路111从数据输入线接收将要被写入存储器的数据并且将从存储器读取的数据提供到数据输出线上。在所示出的实施例中，每个位线耦合于用于读取位线上的单元的一个传感放大器。然而，在其它实施例中，电路111可以包括允许多个位线选择性地耦合于传感放大器的选择电路（例如，多路复用器）。

控制器107接收控制信号以用于控制存储器101的操作，包括电路105和电路111的操作。LP信号线传输被用于将存储器101设置于低功率模式以消耗更少功率的LP信号。LPREAD信号线传输用于表示在低功率模式下的读取的LPREAD信号。控制器107可以接收其它控制信号，例如，写入信号、擦除信号、或时钟信号（未示出）。而且，其它实施例的控制器可以接收其它类型的控制信号。

存储器101包括向控制栅极字线驱动器（例如，115）提供电压（VREAD）的控制栅极电压电路109。在所示出的实施例中，电路109从调节器电路接收VDD电压并且从电池（未示出）接收电压（VBATT）。在图5中所示出的实施例中，电路109包括DC-DC电压调节器501，当来自控制器107的ON信号被断言的时候，该DC-DC电压调节器501将来自电池的电压（VBATT）转换成VREAD电压。在一个实施例中，电路109包括相对“弱”的保持开关503，该保持开关503被制成导通的，以当ON信号被解除断言（de-asserted）并且DC-DC调节器501被停用的时候，将VREAD线连接到VDD端子以提供VDD电压。然而，在其它实施例中，其它控制栅极电压电路可以具有其它配置，包括具有多路复用器以提供不同电压。在一个实施例中，VDD是1.2伏，VBATT在1.7-3.6伏之间的范围内，以及VREAD在全功率模式期间是1.5伏。然而，其它实施例可能使用其它电压电平。

返回参照图1，阵列103包括4个分区131、133、135以及137。每个分区接收一个控制栅极字线（例如，CGWL0）和一组M个选择栅极字线（例如，SGWLS0）,其中M是1或更大的整数。每个分区包括M行存储器单元，其中选择栅极字线组中的每个选择栅极字线耦合于一行的选择栅极（例如，147）。单元的行通过断言与该行关联的特定选择栅极字线来被访问。在存储器访问期间被断言的特定选择栅极字线是由解码电路113根据地址线上接收到的地址来决定的。

电路105包括选择栅极字线驱动器116、118、120以及122。每个选择栅极字线驱动器（例如，116）被配置成给分区的行（例如，131）提供M个选择栅极字线信号。

电路105包括控制栅极字线驱动器115、117、119以及121。每个控制栅极字线驱动器（例如，115）被配置成在其控制栅极字线（例如，CGWL0）上提供控制栅极字线信号。在某些实施例中，在全功率或正常读取模式期间，所有控制栅极字线在VREAD电压下被加电。在所示出的实施例中，每个块（例如，141）表示其控制栅极耦合于相同的控制栅极字线的一列单元的一部分。

为了访问多栅极存储器单元，单元的控制栅极字线和选择栅字线被断言。在所示出的实施例中，阵列103是4x4xM单元阵列。然而，其它实施例的阵列可以具有不同大小，包括不同数量的单元、列、行和/或分区。此外，在其它实施例中，存储器阵列可以具有其它配置。

图2是字线控制电路105的控制栅极字线驱动器（例如，115）的电路图。驱动器115包括NOR门201、XOR门203、以及电平转变器205和207。驱动器115还包括晶体管组，其中包括P-沟道晶体管209（在所示出的实施例中是PMOS器件）、P-沟道晶体管211、N-沟道晶体管213（在所示出的实施例中是NMOS器件）、以及N-沟道晶体管215。晶体管209的源极被连接到VCGTOP端子，而晶体管215的源极被连接到VCGBOT端子。在一个实施例中，端子VCGTOP和VCGBOT被连接到多路复用电路，该多路复用电路能够给端子提供多个电压，包括来自电路109的VREAD。

NOR门201、XOR门203、以及电平转变器205和207被用于对晶体管209和215的栅极电压进行控制，从而基于分别从解码电路113和控制器107提供的信号CGWLS*和SEL来对控制栅极字线电压进行控制。CGWLS*信号是由解码电路113提供的断言的低信号，该信号表示被解码电路113接收的地址是到与控制栅极字线关联的分区中的一行。例如，如果接收的地址表示访问分区131中的一行，则图2中的CGWLS*信号是低的。否则，CGWLS*的电压处于高电压。CGWLS*信号可以以多种不同方式产生，这取决于解码电路113的配置。例如，电路113可以包括预编码器，其中CGWLS*信号是多个预编码器输出的逻辑NAND。在某些实施例中，基于所执行的操作类型（参见图4的讨论），解码电路113对CGWLS*信号进行门控。

选择信号（SEL）由控制器107提供，并且当处于相对于全功率模式的低功率模式时被用于改变驱动器115的操作。电平转变器205和207分别被用于改变门201和203的输出的电压电平，以考虑在存储器操作期间提供给VCGTOP端子和VCGBOT端子的电压电平中的变化。正如下面关于图3所讨论的，取决于所执行的操作而调整这些端子的电压电平。因此，来自门201和203的信号被转变以确保晶体管209和215的正确操作。晶体管209的栅极被连接到电平转变器205的反相输出，其中信号TCS是来自NOR门201的输出的逻辑电平的反相信号。

晶体管211和213被用作保护晶体管，以在编程和擦除电压被施加到VCGTOP端子的时候保护晶体管209和215免受击穿损坏。施加到晶体管211和213的栅极的偏置电压由控制器107控制，并且基于所执行的操作而被调整。在一个实施例中，晶体管211和213在读取操作期间处于完全导通状态。

在所示出的实施例中，晶体管209、211和213的主体被连接到它们的源极。在所示出的实施例中，晶体管215的主体217被连接到接地端子。然而，在其它实施例中，主体217可以被连接到提供小于由VCGBOT端子提供的电压的电压的端子。

图3给出了示出由控制栅字线驱动器115基于存储器所执行的操作而生成的控制栅极字线（CGWL）的电压状态的表。图3中所列的操作包括全功率备用、全功率读取、全功率编程/擦除、低功率停止以及低功率读取。在全功率备用操作中，存储器是处于全功率，但没有执行存储器访问操作。在全功率读取中，存储器的单元在全功率期间被读取。在全功率编程/擦除操作中，单元被编程或擦除。在低功率停止中，存储器处于低功率模式并且没有执行存储器访问操作。在低功率读取中，单元在低功率模式下被读取。低功率模式是存储器的至少一些电路被操作成消耗比在全功率模式下所消耗的功率更少的功率的存储器模式。

图3的第一列示出了在分区的单元在操作期间被访问时的控制栅极字线的状态。“N/A”表示在操作过程中（例如在全功率备用或低功率停止中）没有单元被访问。图3的第二列示出了控制栅极字线的状态，在该状态中，没有字线分区的单元在操作过程中被访问。

正如图3中所示出的，在全功率模式期间，其单元没有被访问的分区的控制栅极被偏置于VREAD（由电路109产生的）。在全功率读取期间，包括被读取的单元的分区的控制栅极也被偏置于电压VREAD。在全功率编程或擦除操作期间，选择的控制栅极字线的电压被调整（通常被升高）成编程或擦除电压。未选择的控制栅极字线在编程或擦除操作期间被偏置于VREAD。在一个实施例中，编程/擦除电压分别是9伏/15伏，但在其它实施例中也可以是其它值。将没有被访问的或处于全功率备用期间的分区的控制栅极字线的电压偏置到VREAD，允许后续读取被更快地执行，因为被读取的单元的分区的控制栅极字线的电压电平不需要被调整来执行读取。

在低功率备用模式下，所有控制栅极字线都被设置于浮置状态（高阻抗状态）。当在低功率模式下对一行单元进行读取的时候，该行的分区的控制栅极字线被偏置在VREAD以用于低功率读取。不具有被读取的单元的其它分区（未选择分区）的控制栅极字线在低功率读取期间保持处于浮置状态。

在低功率模式期间，控制器107对提供给控制栅电压电路109的ON信号解除断言。在某些实施例中，当ON信号被解除断言的时候，控制器107停用其DC-DC电压调节器501以节约功率。通过将控制栅极字线保持在浮置状态并且仅仅在被读取的分区的控制栅极字线上提供VREAD电压，电路109的输出的电压电平可以更迅速地从较低停用电压电平（VDD）恢复到VREAD。如果在低功率模式下，存储器的所有控制栅极字线都耦合于电路109，由于存储器101的控制栅极字线的总电容，电路109的调节器501将花更长的时间来将电压从VDD升高到VREAD。对于所示出的实施例，通过在低功率读取中仅仅使一个控制栅极字线耦合于电路109，电路109的输出端上的电容显著减小，这允许电压电平更快地升高，并且消耗更少的功率。在某些实施例中，通过在低功率模式期间将控制栅极字线设置于浮置状态，存储器可能能够在小于一微秒的时间内执行较低功率的读取。

图4示出了根据本发明的一个实施例的、在存储器电路的各种操作期间被施加到图2中的节点的逻辑电平和电压状态。图4的表中所示出的操作与图3中所示出的操作相同。

在图4的实施例中，用于CGWLS*信号的术语“活动的”表示该信号的逻辑值取决于字线驱动器的分区的单元在访问操作期间是否被访问。如果该分区的单元被访问，那么CGWLS*值是被断言的低电压逻辑值。如果该分区没有单元被访问，那么CGWLS*值是逻辑高值。对于某些操作（例如，全功率备用、全功率读取、以及低功率停止），CGWLS*信号是非活动的并且处于逻辑高电压值（H）。对于这些操作，解码电路113使CGWLS*信号去激活。对于这些操作，控制栅极字线的状态不取决于地址线的地址。

在TCS和BCS列中，CGWLS*的指示表示该信号的逻辑电压值是CGWLS*信号的逻辑电压值。“CGWLS*BAR”的指示表示逻辑电压值与CGWLS*信号的逻辑电压值相反。

在全功率备用和全功率读取期间，CGWLS*是高的并且SEL信号是低的（表示全功率操作）。因此，TCS和BCS信号都处于高的电压值。在这些操作期间，VREAD电压被提供给VCGTOP和VCGBOT端子。处于高电压值的TCS导致晶体管209非导通，并且处于高电压值的BCS导致晶体管215导通，以经由VCGBOT端子将CGWL0拉到VREAD电压。

在全功率编程或擦除操作期间，VCGTOP被偏置于编程或擦除电压，并且VCGBOT端子被偏置于VREAD。因为CGWLS*是活动的，TCS和BCS的值将取决于分区是否具有将被编程或擦除的单元。如果该分区具有将被编程或擦除的单元，那么CGWLS*是低的，这导致TCS和BCS是低的。低的TCS和BCS导致晶体管209导通，而晶体管215非导通。随着209导通并且VCGTOP被偏置于编程或擦除电压，CGWL0的电压被拉到编程或擦除电压。如果该分区没有任何将被编程或擦除的单元，那么CGWLS*是高的，这导致TCS和BCS处于高电压。处于高电压的TCS和BCS导致晶体管209非导通而晶体管215导通。随着晶体管215导通并且VCGBOT被偏置于VREAD，CGWL0的电压经由端子VCGBOT被拉到VREAD电压。

在低功率停止操作中，CGWLS*信号是非活动的（高电压电平）并且SEL信号是低的，以表示低功率模式。这导致TCS信号是高的并且BCS信号是低的。在低功率停止期间，端子VCGTOP和VCGBOT耦合于电路109的输出并且由于电路109的调节器501被关闭，因此被偏置在较低的VDD电压。随着TCS处于高电压以及BCS处于低电压，晶体管209和215都是非导通，这将CGWL0设置于浮置状态。

在低功率读取操作期间，CGWLS*信号是活动的,并且SEL信号处于高电压电平。因此，TCS信号将处于高电压并且BCS信号将处于与CGWLS*信号相反的电压逻辑电平。处于高电压电平的TCS信号导致晶体管209非导通。如果字驱动器与具有被读取的单元的分区关联，CGWLS*将是低的并且BCS信号将是高的。因为端子VDGBOT耦合于电路109的输出并且电路109的调节器501在低功率读取期间被启用，因而高的BCS信号导致晶体管215导通，这将CGWL0的电压拉到VREAD的电压。

然而，如果与字线驱动器关联的分区没有单元被读取，那么CGWLS*将是高的并且BCS信号将是低的，这导致晶体管215非导通。随着晶体管209在低功率读取期间也非导通，CGWS0将是浮置的。

在其它实施例中，存储器101可以执行其它操作，其中不同电压被施加到VCGTOP端子和/或VCGBOT端子。

在所示出的实施例中，在低功率操作的浮置状态期间，控制栅极字线的电压被N-沟道晶体管215的P-阱（体）217以及晶体管209的N-阱体的电压所钳位。在低功率停止操作期间，VCGTOP端子通过电路109的弱保持晶体管开关503（当ON信号被解除断言的时候，是导通的）被偏置在VDD。因此，低功率停止的控制栅极字线的电压被钳位在较低电压和较高电压之间，其中该较低电压是低于主体217的电压（在所示出的实施例中是地）的二极管压降，并且该较高电压是高于VDD电压的电压压降。在低功率读取期间，由于VCGTOP被偏置在VREAD，未选择的控制栅极字线的电压被高于VREAD的电压压降的较高电压所钳位。

在某些实施例中，在从低功率读取到低功率停止操作的转变期间，利用相对“弱”的保持开关503来提供调节器501的输出电压从VREAD电压到VDD的较慢放电。在具有频繁的低功率读取的实施例中，该较慢放电时间可以有利地减少为了后续的低功率读取而将调节器501的输出充电回到VREAD电压所需要的时间和功率，因为电压可能没有从上次低功率读取完全放电到VDD。

本发明所描述的电路实施例提供了具有两种不同的读取模式的存储器。一种模式是较快的读取模式（例如，全功率模式），另一种是较慢的读取模式，但是消耗更少的功率。因此，这样的电路提供了在速度和功率消耗上的灵活性。在某些实施例中，存储器101可以是可编程的，其中系统制造可以将存储器配置成将所有读取操作在低功率读取模式下操作。

在其它实施例中，存储器可以在“低功率模式”下执行所有读取，其中当其相关分区中没有单元被读取的时候，所有控制栅极字线是浮置的。因此，在“全功率”读取操作期间，没有单元被读取的分区的控制栅极字线将是浮置的（处于高阻抗状态中）。此外，控制栅极字线在全功率备用期间可以是浮置的。

在其它实施例中，其它控制器107可以具有其它配置。此外，其它存储器可以通过不同的偏置电压来不同地执行操作。因此，用于对控制栅极字线进行控制的逻辑电路（参见图2）可以相应地变化。术语“在至少一个模式中”适于包括多种模式（例如，全功率模式、低功率模式）的存储器以及不是多模式存储器的存储器（例如，单模式存储器）。

在一个实施例中，存储器包括多栅极存储器单元阵列、地址解码器、以及耦合于所述地址解码器并且耦合于所述阵列的存储器单元的分区的控制栅极字线驱动器电路。所述控制栅极字线驱动器电路是可控制的，以在所述分区是未选择分区的至少一个操作模式下，在读取操作期间将耦合于所述控制栅极字线驱动器并且耦合于所述分区的相关控制栅极字线设置于浮置状态。

在另一个实施例中，一种方法包括，在对存储器的多栅极存储器单元阵列的单元的读取操作期间，将与所述阵列的未选择分区关联的控制栅极字线操作成浮置状态。所述控制栅极字线具有各自与所述阵列的多个分区的一个分区关联的多个控制栅极字线。所述方法包括与所述操作同时地给与所述阵列的选择的分区关联的控制栅极字线施加读取电压。选择的分区包括在所述读取操作期间被读取的存储器单元。与选择的分区关联的控制栅极字线是多个控制栅极字线中的一个控制栅极字线。

在另一个实施例中，存储器包括被布置成多个分区的多栅极存储器单元阵列。所述阵列的每个存储器单元包括控制栅极。所述存储器包括各自耦合于所述多个分区中的相关分区的多个控制栅极字线。所述存储器还包括各自耦合于所述多个控制栅极字线中的相关控制栅极字线的多个驱动器电路。其中，在至少一个操作模式下在读取操作期间，所述多个驱动器电路中的驱动器电路将所述多个控制栅极字线中的未选择控制栅极字线操作成浮置状态，并且给与所述多个分区中的选择的分区关联的所述多个控制栅极字线中的控制栅极字线施加读取电压。

虽然本发明的特定实施例已被示出和描述，但本领域技术人员应认识到基于本发明的教导，在不脱离本发明以及其较宽方面的情况下可以做进一步的改变和修改，因此，所附权利要求书将在其范围内包括所有这些改变和修改，它们在本发明真正的主旨和范围内。

Claims (20)

1.一种存储器，包括：

多栅极存储器单元阵列；

地址解码器；

控制栅极字线驱动器电路，耦合于所述地址解码器并且耦合于所述阵列的存储器单元的分区，所述控制栅极字线驱动器电路可控制成在所述分区是非选择的分区的至少一种操作模式中，在读取操作期间将耦合于所述控制栅极字线驱动器并且耦合于所述分区的相关的控制栅极字线设置于浮置状态。

2.根据权利要求1所述的存储器，还包括：

包括所述控制栅极字线驱动器电路在内的多个控制栅极字线驱动器电路，所述多个控制栅极字线驱动器电路中的每一个控制栅极字线驱动器电路经由多个控制栅极字线中的相关的控制栅极字线耦合于所述阵列的存储器单元的相关的分区，在至少第一操作模式中，在读取操作期间，耦合于所述阵列的非选择的分区的所述多个控制栅极字线驱动器中的每一个控制栅极字线驱动器将其相关的控制栅极字线设置于浮置状态，并且耦合于所述阵列的选择的分区的所述多个控制栅极字线驱动器中的控制栅极字线驱动器向所述多个控制栅极字线中其相关的控制栅极字线施加读取电压。

3.根据权利要求2所述的存储器，其中在第二操作模式中，在读取操作期间，耦合于所述阵列的非选择的分区的所述多个控制栅极字线驱动器中的每一个控制栅极字线驱动器向所述多个控制栅极字线中其相关的控制栅极字线施加读取电压。

4.根据权利要求1所述的存储器，其中：

所述控制栅极字线驱动器电路包括分别耦合于相关的控制栅极字线的P-沟道晶体管和N-沟道晶体管，其中在所述至少一个操作模式中，在读取操作期间，所述P-沟道晶体管不导通，如果所述分区是选择的分区，则所述N-沟道晶体管导通，而如果所述分区是非选择的分区，则所述N-沟道晶体管不导通。

5.根据权利要求4所述的存储器，其中在第二操作模式中，在读取操作期间，不论所述分区是选择的分区还是非选择的分区，所述P-沟道晶体管都不导通并且所述N-沟道晶体管都导通。

6.根据权利要求4所述的存储器，其中所述控制栅极字线驱动器电路还包括：

向所述N-沟道晶体管的栅极提供栅极电压的第一电平转变器电路；以及

向所述P-沟道晶体管的栅极提供反相栅极电压的第二电平转变器电路。

7.根据权利要求1所述的存储器，其中在所述至少一个操作模式期间，在没有对所述阵列执行访问操作的时候，所述控制栅极字线驱动器将相关的控制栅极字线设置于浮置状态。

8.根据权利要求7所述的存储器，还包括：

电压调节器，在所述分区的存储器单元的读取期间，在所述电压调节器被启用的时候向所述控制栅极字线驱动器提供所述读取电压，其中在所述至少一个操作模式期间，在没有对所述阵列执行访问操作的时候，所述电压调节器不被启用。

9.根据权利要求8所述的存储器，其中在所述至少一个操作模式中，在读取期间，所述电压调节器从未被启用的状态转换到启用的状态，并且存储器的多个控制栅极字线中的选择的控制栅极字线从所述电压调节器接收功率，而所述多个控制栅极字线中的非选择的控制栅极字线不从所述电压调节器接收功率。

10.根据权利要求7所述的存储器，其中在第二操作模式期间，在没有对所述阵列执行访问操作的时候，所述控制栅极字线驱动器向相关的控制栅极字线施加读取电压。

11.一种方法，包括：

在对存储器的多栅极存储器单元阵列的单元的读取操作期间，将与所述阵列的非选择的分区关联的控制栅极字线操作成浮置状态，所述控制栅极字线包括各自与所述阵列的多个分区中的一个分区关联的多个控制栅极字线；

与所述操作同时地向与所述阵列的选择的分区关联的控制栅极字线施加读取电压，选择的分区包括在所述读取操作期间被读取的存储器单元，与选择的分区关联的控制栅极字线是所述多个控制栅极字线中的一个控制栅极字线。

12.根据权利要求11所述的方法，其中所述操作和所述施加在第一操作模式期间被执行，所述方法还包括：

在第二操作模式中，在第二读取操作期间，向与所述阵列的选择的分区和非选择的分区关联的所述多个控制栅极字线中的控制栅极字线施加读取电压。

13.根据权利要求11所述的方法，其中在至少第一操作模式期间，在没有对所述阵列执行访问操作的时候，将所述多个控制栅极字线中的控制栅极字线操作成浮置状态。

14.根据权利要求13所述的方法，其中在第二操作模式期间，在没有对所述阵列执行访问操作的时候，向所述多个控制栅极字线中的控制栅极字线施加读取电压。

15.根据权利要求11所述的方法，

其中所述读取电压是由电压调节器提供的，其中在所述读取操作之前，所述电压调节器被停用，功率被提供给所述存储器中的至少一些器件，并且所述多个控制栅极字线处于浮置状态；

其中作为所述读取操作的一部分，所述电压调节器被启用，同时向与所述阵列的选择的分区关联的控制栅极字线提供功率，并且所述电压调节器不向与非选择的分区关联的控制栅极字线提供功率。

16.一种存储器，包括：

被布置成多个分区的多栅极存储器单元阵列，所述阵列的每一个存储器单元包括控制栅极；

各自耦合于所述多个分区中的相关的分区的多个控制栅极字线；

各自耦合于所述多个控制栅极字线中的相关的控制栅极字线的多个驱动器电路，其中在至少一个操作模式中，在读取操作期间，所述多个驱动器电路中的驱动器电路将所述多个控制栅极字线中的非选择的控制栅极字线操作成浮置状态，并且向与所述多个分区中的选择的分区关联的所述多个控制栅极字线中的控制栅极字线施加读取电压。

17.根据权利要求16所述的存储器，其中：

在第二操作模式期间，所述多个驱动器电路中的驱动器电路向与所述多个分区中的选择的分区和非选择的分区关联的所述多个控制栅极字线中的控制栅极字线施加读取电压。

18.根据权利要求16所述的存储器，其中所述多个驱动器电路的每一个包括包含N-沟道晶体管和P-沟道晶体管的晶体管组，其中在所述多个驱动器电路中的驱动器电路将其相关的控制栅极字线设置于浮置状态的时候，所述N-沟道晶体管和P-沟道晶体管分别被设置于非导通状态。

19.根据权利要求18所述的存储器，其中在所述多个驱动器电路中的驱动器电路向其相关的控制栅极字线施加读取电压的时候，所述N-沟道晶体管被设置于导通状态。

20.根据权利要求16所述的存储器，其中在至少一个操作模式中，所述多个驱动器电路将所述控制栅极字线操作成浮置状态。

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