KR20180020416A - 반도체 메모리 장치 - Google Patents

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KR20180020416A KR1020160104674A KR20160104674A KR20180020416A KR 20180020416 A KR20180020416 A KR 20180020416A KR 1020160104674 A KR1020160104674 A KR 1020160104674A KR 20160104674 A KR20160104674 A KR 20160104674A KR 20180020416 A KR20180020416 A KR 20180020416A
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Abstract

복수개의 로우 어드레스 및 제 1 테스트 멀티 셀 신호에 응답하여 복수개의 로우 디코딩 신호중 하나를 인에이블시키거나 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 로우 디코더, 복수개의 컬럼 어드레스 및 제 2 테스트 멀티 셀 신호에 응답하여 복수개의 컬럼 디코딩 신호 중 하나를 인에이블시키거나 상기 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키는 컬럼 디코더, 및 상기 복수개의 로우 디코딩 신호에 응답하여 인에이블되는 복수개의 워드라인 및 상기 복수개의 컬럼 디코딩 신호에 응답하여 인에이블되는 복수개의 비트라인을 포함하는 메모리 셀 어레이를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이때, 반도체 메모리 장치는 어드레스가 지정하는 위치에 데이터를 저장하고, 어드레스가 지정하는 위치에 저장된 데이터를 출력하도록 구성된다.
반도체 메모리 장치가 정상적으로 데이터를 저장하는지, 저장된 데이터를 정상적으로 출력하는지 또는 정상적으로 데이터를 저장하고 출력하는지에 대한 테스트를 수행할 수 있다.
본 발명은 데이터의 신뢰성을 높일 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 로우 어드레스 및 제 1 테스트 멀티 셀 신호에 응답하여 복수개의 로우 디코딩 신호중 하나를 인에이블시키거나 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 로우 디코더, 복수개의 컬럼 어드레스 및 제 2 테스트 멀티 셀 신호에 응답하여 복수개의 컬럼 디코딩 신호 중 하나를 인에이블시키거나 상기 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키는 컬럼 디코더, 및 상기 복수개의 로우 디코딩 신호에 응답하여 인에이블되는 복수개의 워드라인 및 상기 복수개의 컬럼 디코딩 신호에 응답하여 인에이블되는 복수개의 비트라인을 포함하는 메모리 셀 어레이를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 테스트 멀티 셀 리드 신호 및 리드 신호에 응답하여 제어 신호를 생성하는 제어부; 복수개의 로우 어드레스, 제 1 테스트 멀티 셀 신호, 및 상기 제어 신호에 응답하여 복수개의 로우 디코딩 신호 중 하나를 인에이블시키거나 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 로우 디코더; 상기 복수개의 컬럼 어드레스, 제 2 테스트 멀티 셀 신호. 및 상기 제어 신호에 응답하여 복수개의 컬럼 디코딩 신호 중 하나를 인에이블시키거나 상기 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키는 컬럼 디코더; 및 상기 복수개의 로우 디코딩 신호에 응답하여 선택적으로 인에이블되는 복수개의 워드라인, 및 상기 복수개의 컬럼 디코딩 신호에 응답하여 선택적으로 인에이블되는 복수개의 비트라인을 포함하는 메모리 셀 어레이를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 리드 동작 및 라이트 동작시 복수개의 로우 어드레스에 응답하여 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키거나 상기 리드 동작에서만 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 로우 디코더; 및 상기 리드 동작 및 상기 라이트 동작시 복수개의 컬럼 어드레스에 응답하여 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키거나 상기 리드 동작에서만 상기 복수개의 컬럼 어드레스에 응답하여 상기 복수개의 컬럼 디코딩 신호 중 복수개를 인에이블시키는 컬럼 디코더를 포함한다.
본 발명에 따른 반도체 메모리 장치는 데이터의 신뢰성을 향상시키고 테스트 시간을 줄 일 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 로우 디코더의 실시예에 따른 구성도,
도 3은 도 1의 메모리 셀 어레이의 동작을 설명하기 위한 도면,
도 4은 도 1의 메모리 셀 어레이의 동작을 설명하기 위한 도면,
도 5는 도 1의 메모리 셀 어레이의 동작을 설명하기 위한 도면,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 7은 도 6의 로우 디코더의 실시예에 다른 구성도,
도 8은 도 6의 제어부의 실시예에 따른 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 로우 디코더(100), 컬럼 디코더(200), 및 메모리 셀 어레이(300)를 포함할 수 있다.
상기 로우 디코더(100)는 복수개의 로우 어드레스(R_add<0:2>) 및 제 1 테스트 멀티 셀 신호(TMC_rs)에 응답하여 복수개의 로우 디코딩 신호(R_Dec<0:7>)를 생성할 수 있다. 예를 들어, 상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나의 로우 디코딩 신호(R_Dec<i>, i는 0부터 7까지의 자연수)를 인에이블시킬 수 있다. 또한 상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 복수개의 로우 디코딩 신호(R_Dec<i>, R_Dec<j>, j는 0부터 7까지 i를 제외한 자연수)를 동시에 인에이블시킬 수 있다. 이때, 본 발명의 실시예에 따른 상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_dec<0:7>) 중 두 개의 로우 디코딩 신호(R_Dec<i>, R_Dec<j>)를 동시에 인이에이블시킬 수 있다.
상기 컬럼 디코더(200)는 복수개의 컬럼 어드레스(C_add<0:2>) 및 제 2 테스트 멀티 셀 신호(TMC_cs)에 응답하여 복수개의 컬럼 디코딩 신호(C_Dec<0:7>)를 생성할 수 있다. 예를 들어, 상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나의 컬럼 디코딩 신호(C_Dec<k>, k는 0부터 7까지의 자연수)를 인에이블시킬 수 있다. 또한 상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 상기 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 복수개의 컬럼 디코딩 신호(C_Dec<k>, C_Dec<m>, m은 0부터 7까지 k를 제외한 자연수)를 동시에 인에이블시킬 수 있다. 이때, 본 발명의 실시예에 따른 상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 상기 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_dec<0:7>) 중 두 개의 컬럼 디코딩 신호(C_Dec<k>, C_Dec<m>)를 동시에 인이에이블시킬 수 있다.
상기 메모리 셀 어레이(300)는 상기 복수개의 로우 디코딩 신호(R_Dec<0:7>) 및 상기 복수개의 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 하나이상의 메모리 셀(도 3에 도시)을 선택할 수 있다. 예를 들어, 상기 메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 복수개의 워드라인(도 3에 도시)을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 복수개의 비트라인(도 3에 도시)을 인에이블시킬 수 있다. 이때, 상기 메모리 셀 어레이(300)는 인에이블된 상기 워드라인과 인에이블된 비트라인이 교차되는 메모리 셀을 선택할 수 있다.
상기 로우 디코더(100)는 도 2에 도시된 바와 같이, 제어 신호 분배 회로(110), 제 1 및 제 2 신호 분배 회로(120, 130), 및 디코딩 신호 생성 회로(140)를 포함할 수 있다.
상기 제어 신호 분배 회로(110)는 상기 제 1테스트 멀티 셀 신호(TMC_rs) 및 제 1 로우 어드레스(R_add<0>)에 응답하여 제 1 분배 신호(R0) 및 제 1 분배바 신호(R0b)를 생성할 수 있다. 예를 들어, 상기 제어 신호 분배 회로(110)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 상기 제 1 로우 어드레스(R_add<0>)에 응답하여 서로 다른 레벨의 상기 제 1 분배 신호(R0) 및 상기 제 1 분배바 신호(R0b)를 생성할 수 있다. 또한 상기 제어 신호 분배 회로(110)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 상기 제 1 로우 어드레스(R_add<0>)와는 무관하게 동일한 레벨의 상기 제 1 분배 신호(R0) 및 상기 제 1 분배바 신호(R0b)를 생성할 수 있다. 이때, 상기 제 1 제어 분배 회로(110)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 상기 제 1 로우 어드레스(R_add<0>)와는 무관하게 상기 제 1 분배 신호(R0) 및 상기 제 1 분배바 신호(R0b)는 특정 레벨 즉, 하이 레벨을 갖는 신호로 생성될 수 있다.
상기 제어 신호 분배 회로(110)는 제 1 및 제 2 낸드 게이트(ND1, ND2)를 포함할 수 있다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 로우 어드레스(R_add<0>) 및 상기 제 1 테스트 멀티 셀 신호(TMC_rs)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 낸드 게이트(ND1)의 출력 신호 및 상기 제 1 테스트 멀티 셀 신호(TMC_rs)를 입력 받는다. 이때, 상기 제 1 낸드 게이트(ND1)의 출력 신호는 상기 제 1 분배바 신호(R0b)로서 출력되고, 상기 제 2 낸드 게이트(ND2)의 출력 신호는 상기 제 1 분배 신호(R0)로서 출력된다.
상기 제 1 신호 분배 회로(120)는 상기 제 2 로우 어드레스(R_add<1>)에 응답하여 제 2 분배 신호(R1) 및 제 2 분배바 신호(R1b)를 생성할 수 있다. 예를 들어, 상기 제 1 신호 분배 회로(120)는 상기 제 2 로우 어드레스(R_add<1>)에 응답하여 서로 다른 레벨의 상기 제 2 분배 신호(R1) 및 상기 제 2 분배바 신호(R1b)를 생성할 수 있다.
상기 제 1 신호 분배 회로(120)는 제 1 및 제 2 인버터(IV1, IV2)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 2 로우 어드레스(R_add<1>)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 인버터(IV1)의 출력 신호를 입력 받는다. 이때, 상기 제 1 인버터(IV1)의 출력 신호는 상기 제 2 분배바 신호(R1b)로서 출력되고, 상기 제 2 인버터(IV2)의 출력 신호는 상기 제 2 분배 신호(R1)로서 출력된다.
상기 제 2 신호 분배 회로(130)는 상기 제 3 로우 어드레스(R_add<2>)에 응답하여 제 3 분배 신호(R2) 및 제 3 분배바 신호(R2b)를 생성할 수 있다. 예를 들어, 상기 제 2 신호 분배 회로(130)는 상기 제 3 로우 어드레스(R_add<2>)에 응답하여 서로 다른 레벨의 상기 제 3 분배 신호(R2) 및 상기 제 3 분배바 신호(R2b)를 생성할 수 있다.
상기 제 2 신호 분배 회로(130)는 제 3 및 제 4 인버터(IV3, IV4)를 포함할 수 있다. 상기 제 3 인버터(IV3)는 상기 제 3 로우 어드레스(R_add<2>)를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는다. 이때, 상기 제 3 인버터(IV3)의 출력 신호는 상기 제 3 분배바 신호(R2b)로서 출력되고, 상기 제 4 인버터(IV4)의 출력 신호는 상기 제 3 분배 신호(R2)로서 출력된다.
상기 디코딩 신호 생성 회로(140)는 상기 제 1 내지 제 3 분배 신호(R0, R1, R2) 및 상기 제 1 내지 제 3 분배바 신호(R0b, R1b, R2b)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)를 생성할 수 있다.
상기 디코딩 신호 생성 회로(140)는 제 3 내지 제 10 낸드 게이트(ND3, ND4, ND5, ND6, ND7, ND8, ND9, ND10) 및 제 5 내지 제 12 인버터(IV5, IV6, IV7, IV8, IV9, IV10, IV11, IV12)를 포함할 수 있다. 상기 제 3 낸드 게이트(ND3)는 상기 제 1 내지 제 3 분배바 신호(R0b, R1b, R2b)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 제 1 로우 디코딩 신호(R_Dec<0>)를 출력한다. 상기 제 4 낸드 게이트(ND4)는 상기 제 1 분배 신호(R0), 상기 제 2 분배바 신호(R1b) 및 상기 제 3 분배바 신호(R2b)를 입력 받는다. 상기 제 6 인버터(IV6)는 상기 제 4 낸드 게이트(ND4)의 출력 신호를 입력 받아 상기 제 2 로우 디코딩 신호(R_Dec<1>)를 출력한다. 상기 제 5 낸드 게이트(ND5)는 상기 제 1 분배바 신호(R0b), 상기 제 2 분배 신호(R1) 및 상기 제 3 분배바 신호(R2b)를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 제 5 낸드 게이트(ND5)의 출력 신호를 입력 받아 상기 제 3 로우 디코딩 신호(R_Dec<2>)를 출력한다. 상기 제 6 낸드 게이트(ND6)는 상기 제 1 분배 신호(R0), 상기 제 2 분배 신호(R1) 및 상기 제 3 분배바 신호(R2b)를 입력 받는다. 상기 제 8 인버터(IV8)는 상기 제 6 낸드 게이트(ND6)의 출력 신호를 입력 받아 상기 제 4 로우 디코딩 신호(R_Dec<3>)를 출력한다. 상기 제 7 낸드 게이트(ND7)는 상기 제 1 분배바 신호(R0b), 상기 제 2 분배바 신호(R1b) 및 상기 제 3 분배 신호(R2)를 입력 받는다. 상기 제 9 인버터(IV9)는 상기 제 7 낸드 게이트(ND7)의 출력 신호를 입력 받아 상기 제 5 로우 디코딩 신호(R_Dec<4>)를 출력한다. 상기 제 8 낸드 게이트(ND8)는 상기 제 1 분배 신호(R0), 상기 제 2 분배바 신호(R1b) 및 상기 제 3 분배 신호(R2)를 입력 받는다. 상기 제 10 인버터(IV10)는 상기 제 8 낸드 게이트(ND8)의 출력 신호를 입력 받아 상기 제 6 로우 디코딩 신호(R_Dec<5>)를 출력한다. 상기 제 9 낸드 게이트(ND9)는 상기 제 1 분배바 신호(R0b), 상기 제 2 분배 신호(R1) 및 상기 제 3 분배 신호(R2)를 입력 받는다. 상기 제 11 인버터(IV11)는 상기 제 9 낸드 게이트(ND9)의 출력 신호를 입력 받아 상기 제 7 로우 디코딩 신호(R_Dec<6>)를 출력한다. 상기 제 10 낸드 게이트(ND10)는 상기 제 1 분배 신호(R0), 상기 제 2 분배 신호(R1) 및 상기 제 3 분배 신호(R2)를 입력 받는다. 상기 제 12 인버터(IV12)는 상기 제 10 낸드 게이트(ND10)의 출력 신호를 입력 받아 상기 제 8 로우 디코딩 신호(R_Dec<7>)를 출력한다.
이와 같이 구성된 상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 3 분배 신호(R0, R1, R2) 및 상기 제 1 내지 제 3 분배 신호(R0, R1, R2)와 신호의 레벨이 다른 상기 제 1 내지 제 3 분배바 신호(R0b, R1b, R2b)를 생성하고, 상기 제 1 내지 제 3 분배 신호(R0, R1, R2) 및 상기 제 1내지 제 3 분배바 신호(R0b, R1b, R2b)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나를 인에이블시킨다. 또한 상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 상기 제 1 로우 어드레스(R_add<0>)와는 무관하게 상기 제 1 분배 신호(R0), 및 상기 제 1 분배바 신호(R0b)를 동일할 레벨 즉 하이 레벨로 고정시키고, 상기 제 2 및 제 3 로우 어드레스(R_add<1:2>)에 응답하여 상기 제 2 및 제 3 분배 신호(R1, R2) 및 상기 제 2 및 제 3 분배 신호(R1, R2)와 신호의 레벨이 다른 상기 제 2 및 제 3 분배바 신호(R1b, R2b)를 생성하며, 상기 제 1 내지 제 3 분배 신호(R0, R1, R2) 및 상기 제 1내지 제 3 분배바 신호(R0b, R1b, R2b)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로두 디코딩 신호를 동시에 인에이블시킨다.
즉, 상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs) 및 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나의 로우 디코딩 신호를 인에이블시키거나 두 개의 로우 디코딩 신호를 인에이블시킬 수 있다.
상기 컬럼 디코더(200)는 상기 로우 디코더(100)와 입출력 신호만 다를 뿐, 동일한 구성일 수 있다.
상기 컬럼 디코더(200) 또한 상기 로우 디코더(100)와 마찬가지로, 제어 신호 분배 회로(110), 제 1 및 제 2 신호 분배 회로(120, 130), 및 디코딩 신호 생성 회로(140)를 포함할 수 있다.
상기 컬럼 디코더(200)에 포함된 제어 신호 분배 회로(110)는 상기 제 1 로우 어드레스(R_add<0>) 대신 상기 제 1 컬럼 어드레스(C_add<0>)가 입력되고, 상기 제 1 테스트 멀티 셀 신호(TMC_rs) 대신 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 입력된다.
상기 컬럼 디코더(200)에 포함된 제 1 및 제 2 신호 분배 회로(120, 130) 각각에는 상기 제 2 및 제 3 컬럼 어드레스(C_add<1:2>)가 각각 입력된다.
상기 컬럼 디코더(200)에 포함된 상기 디코딩 신호 생성 회로(140)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)를 출력하는 대신 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)를 출력한다.
이와 같이 생성된 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되면 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나의 컬럼 디코딩 신호를 인에이블시키고, 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 동시에 인에이블시킨다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 살펴보면 다음과 같다.
제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs)가 모두 디스에이블된 경우의 동작을 설명한다.
로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나를 인에이블시킨다.
컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나를 인에이블시킨다.
메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 하나의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 하나의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 하나의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300)는 인에이블된 하나의 워드라인과 인에이블된 하나의 비트라인이 교차하는 하나의 메모리 셀을 선택한다.
상기 제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs) 중 상기 제 1 테스트 멀티 레벨 셀 신호(TMC_rs)만 인에이블된 경우의 동작을 설명한다.
상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호를 인에이블시킨다.
상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나를 인에이블시킨다.
상기 메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 두 개의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 두 개의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 하나의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300)는 인에이블된 두 개의 워드라인과 인에이블된 하나의 비트라인이 교차하는 두 개의 메모리 셀을 선택한다.
상기의 동작에 대해 도 3을 참조하여 설명한다. 이때, 상기 메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 포함하고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 비트라인(BL0, BL1, BL2, BL3, BL4, BL5, BL6, BL7)을 포함한다.
상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면, 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호(R_Dec<0:7>)를 인에이블시킨다. 이때, 예를 들어 상기 제 1 내지 제 8 워드라인(WL0~WL7) 중 상기 제 3 및 제 4 워드라인(WL2, WL3)이 인에이블될 수 있다.
상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나를 인에이블시킨다. 이때, 예를 들어 상기 제 3 비트라인(BL2)이 인에이블될 수 있다.
상기 메모리 셀 어레이(300)는 상기 제 3 및 제 4 워드라인(WL2, WL3)과 상기 제 3 비트라인(BL2)이 교차된 두 개의 메모리 셀을 선택한다.
상기 제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs) 중 상기 제 2 테스트 멀티 레벨 셀 신호(TMC_cs)만 인에이블된 경우의 동작을 설명한다.
상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나의 로우 디코딩 신호를 인에이블시킨다.
상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다.
상기 메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 한 개의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 한 개의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 두 개의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300)는 인에이블된 하나의 워드라인과 인에이블된 두 개의 비트라인이 교차하는 두 개의 메모리 셀을 선택한다.
상기의 동작에 대해 도 4을 참조하여 설명한다. 이때, 상기 메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 포함하고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 비트라인(BL0, BL1, BL2, BL3, BL4, BL5, BL6, BL7)을 포함한다.
상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 한 개의 로우 디코딩 신호를 인에이블시킨다. 이때, 예를들어 상기 제 1 내지 제 8 워드라인(WL0~WL7) 중 상기 제 3 워드라인(WL2)이 인에이블될 수 있다.
상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 3 및 제 4 비트라인(BL2, BL3)이 인에이블될 수 있다.
상기 메모리 셀 어레이(300)는 상기 제 3 워드라인(WL2)과 상기 제 3 및 제 4 비트라인(BL2, BL3)이 교차된 두 개의 메모리 셀을 선택한다.
상기 제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs)가 모두 인에이블된 경우의 동작을 설명한다.
상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호를 인에이블시킨다.
상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다.
상기 메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 두 개의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 두 개의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 두 개의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300)는 인에이블된 두 개의 워드라인과 인에이블된 두 개의 비트라인이 교차하는 네 개의 메모리 셀을 선택한다.
상기의 동작에 대해 도 5을 참조하여 설명한다. 이때, 상기 메모리 셀 어레이(300)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 포함하고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 비트라인(BL0, BL1, BL2, BL3, BL4, BL5, BL6, BL7)을 포함한다.
상기 로우 디코더(100)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면, 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 1 내지 제 8 워드라인(WL0~WL7) 중 상기 제 3 및 제 4 워드라인(WL2, WL3)이 인에이블될 수 있다.
상기 컬럼 디코더(200)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 3 및 제 4 비트라인(BL2, BL3)이 인에이블될 수 있다.
상기 메모리 셀 어레이(300)는 상기 제 3 및 제 4 워드라인(WL2, WL3)과 상기 제 3 및 제 4 비트라인(BL2, BL3)이 교차된 네 개의 메모리 셀을 선택한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 테스트 멀티 셀 신호에 응답하여 하나 또는 복수개의 메모리 셀을 선택하도록 구성될 수 있다. 도 1 내지 도 5에서는 두 개의 워드라인 또는 두 개의 비트라인을 동시에 인에이블시키는 것을 개시하였으나, 당업자라면 4개 또는 그 이상의 워드라인 또는 비트라인을 동시에 인에이블시키도록 구성하는 것은 용이하게 실시할 수 있는 기술 변경일 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 6에 도시된 바와 같이, 로우 디코더(100-1), 컬럼 디코더(200-1), 메모리 셀 어레이(300-1) 및 제어부(400-1)를 포함할 수 있다.
상기 로우 디코더(100-1)는 복수개의 로우 어드레스(R_add<0:2>). 제 1 테스트 멀티 셀 신호(TMC_rs), 및 제어 신호(CTRL_s)에 응답하여 복수개의 로우 디코딩 신호(R_Dec<0:7>)를 생성할 수 있다. 예를 들어, 상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되고 상기 제어 신호(CTRL_s)가 디스에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나의 로우 디코딩 신호를 인에이블시킬 수 있다. 또한 상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 복수개의 로우 디코딩 신호를 동시에 인에이블시킬 수 있다. 이때, 본 발명의 실시예에 따른 상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_dec<0:7>) 중 두 개의 로우 디코딩 신호를 동시에 인이에이블시킬 수 있다.
상기 컬럼 디코더(200-1)는 복수개의 컬럼 어드레스(C_add<0:2>) 및 제 2 테스트 멀티 셀 신호(TMC_cs)에 응답하여 복수개의 컬럼 디코딩 신호(C_Dec<0:7>)를 생성할 수 있다. 예를 들어, 상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되고 상기 제어 신호(CTRL_s)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나의 컬럼 디코딩 신호를 인에이블시킬 수 있다. 또한 상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 복수개의 컬럼 디코딩 신호를 동시에 인에이블시킬 수 있다. 이때, 본 발명의 실시예에 따른 상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 동시에 인이에이블시킬 수 있다.
상기 메모리 셀 어레이(300-1)는 상기 복수개의 로우 디코딩 신호(R_Dec<0:7>) 및 상기 복수개의 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 복수개의 메모리 셀(도 3에 도시)을 선택할 수 있다. 예를 들어, 상기 메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 복수개의 워드라인(도 3에 도시)을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 복수개의 비트라인(도 3에 도시)을 인에이블시킬 수 있다. 이때, 상기 메모리 셀 어레이(300-1)는 인에이블된 상기 워드라인과 인에이블된 비트라인이 교차되는 메모리 셀을 선택할 수 있다.
상기 로우 디코더(100-1)는 도 2에 도시된 바와 같이, 제어 신호 분배 회로(110-1), 제 1 및 제 2 신호 분배 회로(120-1, 130-1), 및 디코딩 신호 생성 회로(140-1)를 포함할 수 있다.
상기 제어 신호 분배 회로(110-1)는 상기 제 1테스트 멀티 셀 신호(TMC_rs), 상기 제어 신호(CTRL_s) 및 제 1 로우 어드레스(R_add<0>)에 응답하여 제 1 분배 신호(R0) 및 제 1 분배바 신호(R0b)를 생성할 수 있다. 예를 들어, 상기 제어 신호 분배 회로(110-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되고 상기 제어 신호(CTLR_s)가 디스에이블되면 상기 제 1 로우 어드레스(R_add<0>)에 응답하여 서로 다른 레벨의 상기 제 1 분배 신호(R0) 및 상기 제 1 분배바 신호(R0b)를 생성할 수 있다. 또한 상기 제어 신호 분배 회로(110-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 로우 어드레스(R_add<0>)와는 무관하게 동일한 레벨의 상기 제 1 분배 신호(R0) 및 상기 제 1 분배바 신호(R0b)를 생성할 수 있다. 이때, 상기 제 1 제어 분배 회로(110-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 로우 어드레스(R_add<0>)와는 무관하게 상기 제 1 분배 신호(R0) 및 상기 제 1 분배바 신호(R0b)는 특정 레벨 즉, 하이 레벨을 갖는 신호로 생성될 수 있다.
상기 제어 신호 분배 회로(110-1)는 제 11 및 제 12 낸드 게이트(ND11, ND12)를 포함할 수 있다. 상기 제 11 낸드 게이트(ND11)는 상기 제 1 로우 어드레스(R_add<0>), 상기 제어 신호(CTLR_s) 및 상기 제 1 테스트 멀티 셀 신호(TMC_rs)를 입력 받는다. 상기 제 12 낸드 게이트(ND12)는 상기 제 11 낸드 게이트(ND11)의 출력 신호, 상기 제어 신호(CTRL_s) 및 상기 제 1 테스트 멀티 셀 신호(TMC_rs)를 입력 받는다. 이때, 상기 제 11 낸드 게이트(ND11)의 출력 신호는 상기 제 1 분배바 신호(R0b)로서 출력되고, 상기 제 12 낸드 게이트(ND12)의 출력 신호는 상기 제 1 분배 신호(R0)로서 출력된다.
상기 제 1 신호 분배 회로(120-1)는 상기 제 2 로우 어드레스(R_add<1>)에 응답하여 제 2 분배 신호(R1) 및 제 2 분배바 신호(R1b)를 생성할 수 있다. 예를 들어, 상기 제 1 신호 분배 회로(120-1)는 상기 제 2 로우 어드레스(R_add<1>)에 응답하여 서로 다른 레벨의 상기 제 2 분배 신호(R1) 및 상기 제 2 분배바 신호(R1b)를 생성할 수 있다.
상기 제 1 신호 분배 회로(120-1)는 제 13 및 제 14 인버터(IV13, IV14)를 포함할 수 있다. 상기 제 13 인버터(IV13)는 상기 제 2 로우 어드레스(R_add<1>)를 입력 받는다. 상기 제 14 인버터(IV14)는 상기 제 13 인버터(IV13)의 출력 신호를 입력 받는다. 이때, 상기 제 13 인버터(IV13)의 출력 신호는 상기 제 2 분배바 신호(R1b)로서 출력되고, 상기 제 14 인버터(IV14)의 출력 신호는 상기 제 2 분배 신호(R1)로서 출력된다.
상기 제 2 신호 분배 회로(130-1)는 상기 제 3 로우 어드레스(R_add<2>)에 응답하여 제 3 분배 신호(R2) 및 제 3 분배바 신호(R2b)를 생성할 수 있다. 예를 들어, 상기 제 2 신호 분배 회로(130-1)는 상기 제 3 로우 어드레스(R_add<2>)에 응답하여 서로 다른 레벨의 상기 제 3 분배 신호(R2) 및 상기 제 3 분배바 신호(R2b)를 생성할 수 있다.
상기 제 2 신호 분배 회로(130-1)는 제 15 및 제 16 인버터(IV15, IV16)를 포함할 수 있다. 상기 제 15 인버터(IV15)는 상기 제 3 로우 어드레스(R_add<2>)를 입력 받는다. 상기 제 16 인버터(IV16)는 상기 제 15 인버터(IV15)의 출력 신호를 입력 받는다. 이때, 상기 제 15 인버터(IV15)의 출력 신호는 상기 제 3 분배바 신호(R2b)로서 출력되고, 상기 제 16 인버터(IV16)의 출력 신호는 상기 제 3 분배 신호(R2)로서 출력된다.
상기 디코딩 신호 생성 회로(140-1)는 상기 제 1 내지 제 3 분배 신호(R0, R1, R2) 및 상기 제 1 내지 제 3 분배바 신호(R0b, R1b, R2b)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)를 생성할 수 있다. 이때, 상기 디코딩 신호 생성 회로(140-1)는 도 2에 도시된 디코딩 신호 생성 회로(140)와 동일하게 구성될 수 있다.
상기 제어부(400-1)는 테스트 멀티 셀 리드 신호(TMC_rd) 및 리드 신호(Read)에 응답하여 상기 제어 신호(CTRL_s)를 생성할 수 있다. 예를 들어, 상기 제어부(400-1)는 상기 테스트 멀티 셀 리드 신호(TMC_rd) 또는 상기 리드 신호(Read)가 디스에이블되면 상기 제어 신호(CTRL_s)를 디스에이블시키고, 상기 테스트 멀티 셀 리드 신호(TMC_rd) 및 상기 리드 신호(Read)가 인에이블되면 상기 제어 신호(CTRL_s)를 인에이블시킨다.
상기 제어부(400-1)는 도 8에 도시된 바와 같이, 제 13 낸드 게이트(ND13)를 포함할 수 있다. 상기 제 13 낸드 게이트(ND13)는 상기 테스트 멀티 셀 리드 신호(TMC_rd) 및 상기 리드 신호(Read)를 입력 받아 상기 제어 신호(CTRL_s)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs), 및 테스트 멀티 셀 리드 신호(TMC_rd)가 모두 디스에이블된 경우의 동작을 설명한다. 이때, 상기 테스트 멀티 셀 리드 신호(TMC_rd)가 디스에이블되면 제어부(400-1)는 제어 신호(CTRL_s)를 디스에이블시킨다.
로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되고 상기 제어 신호(CTRL_s)가 디스에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나를 인에이블시킨다.
컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되고 상기 제어 신호(CTRL_s)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나를 인에이블시킨다.
메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 하나의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 하나의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 하나의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300)는 인에이블된 하나의 워드라인과 인에이블된 하나의 비트라인이 교차하는 하나의 메모리 셀이 선택된다.
상기 제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs), 및 상기 제어 신호(CTRL_s) 중 상기 제 1 테스트 멀티 레벨 셀 신호(TMC_rs)만 인에이블되는 경우의 동작을 설명한다. 이때, 상기 제어 신호(CTRL_s)는 상기 테스트 멀티 셀 리드 신호(TMC_rd)가 디스에이블되었을 경우 디스에이블되는 신호이다.
상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호를 인에이블시킨다.
상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나를 인에이블시킨다.
상기 메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 두 개의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 두 개의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 하나의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300-1)는 인에이블된 두 개의 워드라인과 인에이블된 하나의 비트라인이 교차하는 두 개의 메모리 셀을 선택한다.
상기의 동작에 대해 도 3을 참조하여 설명한다. 이때, 상기 메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 포함하고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 비트라인(BL0, BL1, BL2, BL3, BL4, BL5, BL6, BL7)을 포함한다.
상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되면, 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 1 내지 제 8 워드라인(WL0~WL7) 중 상기 제 3 및 제 4 워드라인(WL2, WL3)이 인에이블될 수 있다.
상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 디스에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 하나를 인에이블시킨다. 이때, 예를 들어 상기 제 3 비트라인(BL2)이 인에이블될 수 있다.
상기 메모리 셀 어레이(300-1)는 상기 제 3 및 제 4 워드라인(WL2, WL3)과 상기 제 3 비트라인(BL2)이 교차된 두 개의 메모리 셀을 선택한다.
상기 제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs) 및 상기 제어 신호(CTRL_s) 중 상기 제 2 테스트 멀티 레벨 셀 신호(TMC_cs)만 인에이블된 경우의 동작을 설명한다.
상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 하나의 로우 디코딩 신호를 인에이블시킨다.
상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다.
상기 메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 한 개의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 한 개의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 두 개의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300-1)는 인에이블된 하나의 워드라인과 인에이블된 두 개의 비트라인이 교차하는 두 개의 메모리 셀을 선택한다.
상기의 동작에 대해 도 4을 참조하여 설명한다. 이때, 상기 메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 포함하고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 비트라인(BL0, BL1, BL2, BL3, BL4, BL5, BL6, BL7)을 포함한다.
상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 디스에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 한 개의 로우 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 1 내지 제 8 워드라인(WL0~WL7) 중 상기 제 3 워드라인(WL2)이 인에이블될 수 있다.
상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 3 및 제 4 비트라인(BL2, BL3)이 인에이블될 수 있다.
상기 메모리 셀 어레이(300-1)는 상기 제 3 워드라인(WL2)과 상기 제 3 및 제 4 비트라인(BL2, BL3)이 교차된 두 개의 메모리 셀을 선택한다.
상기 제 1 및 제 2 테스트 멀티 셀 신호(TMC_rs, TMC_cs)가 모두 인에이블되거나, 상기 제어 신호(CTRL_s)가 인에이블되는 경우의 동작을 설명한다. 이때, 상기 제어 신호(CTRL_s)는 상기 테스트 멀티 셀 리드 신호(TMC_rd) 및 상기 리드 신호(Read)가 모두 인에이블되면 상기 제어 신호(CTRL_s)를 인에이블시킨다.
상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호를 인에이블시킨다.
상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되거나 상기 제어 신호(CTLR_s)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다.
상기 메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)중 두 개의 로우 디코딩 신호가 인에이블되면 복수개의 워드라인 중 두 개의 워드라인을 인에이블시키고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호가 인에이블되면 복수개의 비트라인 중 두 개의 비트라인을 인에이블시킨다. 이때, 상기 메모리 셀 어레이(300-1)는 인에이블된 두 개의 워드라인과 인에이블된 두 개의 비트라인이 교차하는 네 개의 메모리 셀을 선택한다.
상기의 동작에 대해 도 5을 참조하여 설명한다. 이때, 상기 메모리 셀 어레이(300-1)는 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 워드라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7)을 포함하고, 상기 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>)에 응답하여 인에이블되는 제 1 내지 제 8 비트라인(BL0, BL1, BL2, BL3, BL4, BL5, BL6, BL7)을 포함한다.
상기 로우 디코더(100-1)는 상기 제 1 테스트 멀티 셀 신호(TMC_rs)가 인에이블되거나 상기 제어 신호(CTRL_s)가 인에이블되면 상기 제 1 내지 제 3 로우 어드레스(R_add<0:2>)에 응답하여 상기 제 1 내지 제 8 로우 디코딩 신호(R_Dec<0:7>) 중 두 개의 로우 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 1 내지 제 8 워드라인(WL0~WL7) 중 상기 제 3 및 제 4 워드라인(WL2, WL3)이 인에이블될 수 있다.
상기 컬럼 디코더(200-1)는 상기 제 2 테스트 멀티 셀 신호(TMC_cs)가 인에이블되거나 상기 제어 신호(CTLR_s)가 인에이블되면 제 1 내지 제 3 컬럼 어드레스(C_add<0:2>)에 응답하여 제 1 내지 제 8 컬럼 디코딩 신호(C_Dec<0:7>) 중 두 개의 컬럼 디코딩 신호를 인에이블시킨다. 이때, 예를 들어 상기 제 3 및 제 4 비트라인(BL2, BL3)이 인에이블될 수 있다.
상기 메모리 셀 어레이(300-1)는 상기 제 3 및 제 4 워드라인(WL2, WL3)과 상기 제 3 및 제 4 비트라인(BL2, BL3)이 교차된 네 개의 메모리 셀을 선택한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 테스트 멀티 셀 신호(TMC_rs, TMC_cs)에 응답하여 리드 동작 또는 라이트 동작 구분 없이 하나 또는 복수개의 메모리 셀을 선택하도록 구성될 수 있다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 테스트 멀티 셀 신호(TMC_rs, TMC_cs)가 디스에이블된 상태에서 상기 테스트 멀티 셀 리드 신호(TMC_rd)가 인에이블되면 상기 리드 신호(Read)가 인에이블될 때마다 복수개의 메모리 셀을 선택하도록 구성될 수 있다. 예를 들어, 본 발명의 실시예에 따른 반도체 메모리 장치는 테스트시 리드 동작에서만 복수개의 메모리 셀이 선택되도록 구성될 수도 있다. 본 발명의 실시예에 따른 반도체 메모리 장치는 두 개의 워드라인 또는 두 개의 비트라인을 동시에 인에이블시키는 것을 개시하였으나, 당업자라면 4개 또는 그 이상의 워드라인 또는 비트라인을 동시에 인에이블시키도록 구성하는 것은 용이하게 실시할 수 있는 기술일 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 복수개의 로우 어드레스 및 제 1 테스트 멀티 셀 신호에 응답하여 복수개의 로우 디코딩 신호중 하나를 인에이블시키거나 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 로우 디코더;
    복수개의 컬럼 어드레스 및 제 2 테스트 멀티 셀 신호에 응답하여 복수개의 컬럼 디코딩 신호 중 하나를 인에이블시키거나 상기 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키는 컬럼 디코더; 및
    상기 복수개의 로우 디코딩 신호에 응답하여 인에이블되는 복수개의 워드라인 및 상기 복수개의 컬럼 디코딩 신호에 응답하여 인에이블되는 복수개의 비트라인을 포함하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 로우 디코더는
    상기 제 1 테스트 멀티 셀 신호가 디스에이블되면 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 하나를 인에이블시키고,
    상기 제 1 테스트 멀티 셀 신호가 인에이블되면 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 로우 디코더는
    상기 제 1 테스트 멀티 셀 신호 및 상기 복수개의 로우 어드레스 중 특정 로우 어드레스에 응답하여 제 1 분배 신호 및 제 1 분배바 신호를 생성하는 제어 신호 분배 회로,
    상기 복수개의 로우 어드레스 중 특정 로우 어드레스를 제외한 나머지 로우 어드레스에 응답하여 제 2 분배 신호 및 제 2 분배바 신호를 생성하는 신호 분배 회로, 및
    상기 제 1 분배 신호, 상기 제 1 분배바 신호, 상기 제 2 분배 신호 및 상기 제 2 분배바 신호에 응답하여 상기 복수개의 로우 디코딩 신호를 생성하는 디코딩 신호 생성 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 신호 분배 회로는
    상기 제 1 테스트 멀티 셀 신호가 디스에이블되면 상기 특정 로우 어드레스에 응답하여 서로 다른 레벨의 상기 제 1 분배 신호 및 상기 제 1 분배바 신호를 생성하고,
    상기 제 1 테스트 멀티 셀 신호가 인에이블되면 상기 특정 로우 어드레스와는 무관하게 동일한 레벨의 상기 제 1 분배 신호 및 상기 제 1 분배바 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 신호 분배 회로는
    상기 나머지 로우 어드레스에 응답하여 서로 다른 레벨의 상기 제 2 분배 신호 및 상기 제 2 분배바 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 컬럼 디코더는
    상기 제 2 테스트 멀티 셀 신호가 디스에이블되면 상기 복수개의 컬럼 어드레스에 응답하여 상기 복수개의 컬럼 디코딩 신호 중 하나를 인에이블시키고,
    상기 제 2 테스트 멀티 셀 신호가 인에이블되면 상기 복수개의 컬럼 어드레스에 응답하여 상기 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 컬럼 디코더는
    상기 제 2 테스트 멀티 셀 신호 및 상기 복수개의 컬럼 어드레스 중 특정 컬럼 어드레스에 응답하여 제 1 분배 신호 및 제 1 분배바 신호를 생성하는 제어 신호 분배 회로,
    상기 복수개의 컬럼 어드레스 중 특정 컬럼 어드레스를 제외한 나머지 컬럼 어드레스에 응답하여 제 2 분배 신호 및 제 2 분배바 신호를 생성하는 신호 분배 회로, 및
    상기 제 1 분배 신호, 상기 제 1 분배바 신호, 상기 제 2 분배 신호 및 상기 제 2 분배바 신호에 응답하여 상기 복수개의 컬럼 디코딩 신호를 생성하는 디코딩 신호 생성 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 신호 분배 회로는
    상기 제 2 테스트 멀티 셀 신호가 디스에이블되면 상기 특정 컬럼 어드레스에 응답하여 서로 다른 레벨의 상기 제 1 분배 신호 및 상기 제 1 분배바 신호를 생성하고,
    상기 제 2 테스트 멀티 셀 신호가 인에이블되면 상기 특정 컬럼 어드레스와는 무관하게 동일한 레벨의 상기 제 1 분배 신호 및 상기 제 1 분배바 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 신호 분배 회로는
    상기 나머지 로우 어드레스에 응답하여 서로 다른 레벨의 상기 제 2 분배 신호 및 상기 제 2 분배바 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 테스트 멀티 셀 리드 신호 및 리드 신호에 응답하여 제어 신호를 생성하는 제어부;
    복수개의 로우 어드레스, 제 1 테스트 멀티 셀 신호, 및 상기 제어 신호에 응답하여 복수개의 로우 디코딩 신호 중 하나를 인에이블시키거나 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 로우 디코더;
    상기 복수개의 컬럼 어드레스, 제 2 테스트 멀티 셀 신호. 및 상기 제어 신호에 응답하여 복수개의 컬럼 디코딩 신호 중 하나를 인에이블시키거나 상기 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키는 컬럼 디코더; 및
    상기 복수개의 로우 디코딩 신호에 응답하여 선택적으로 인에이블되는 복수개의 워드라인, 및 상기 복수개의 컬럼 디코딩 신호에 응답하여 선택적으로 인에이블되는 복수개의 비트라인을 포함하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어부는
    상기 테스트 멀티 셀 리드 신호가 디스에이블되면 상기 제어 신호를 디스에이블시키고,
    상기 테스트 멀티 셀 리드 신호 및 상기 리드 신호가 모두 인에이블되면 상기 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 로우 디코더는
    상기 제어 신호 및 상기 제 1 테스트 멀티 셀 신호가 모두 디스에이블되면 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 하나를 인에이블시키고,
    상기 제어 신호 및 상기 제 1 테스트 멀티 셀 신호 중 하나라도 인에이블되면 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 복수개의 동시에 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 로우 디코더는
    상기 제 1 테스트 멀티 셀 신호, 상기 제어 신호 및 상기 복수개의 로우 어드레스 중 특정 로우 어드레스에 응답하여 제 1 분배 신호 및 제 1 분배바 신호를 생성하는 제어 신호 분배 회로,
    상기 복수개의 로우 어드레스 중 특정 로우 어드레스를 제외한 나머지 로우 어드레스에 응답하여 제 2 분배 신호 및 제 2 분배바 신호를 생성하는 신호 분배 회로, 및
    상기 제 1 분배 신호, 상기 제 1 분배바 신호, 상기 제 2 분배 신호 및 상기 제 2 분배바 신호에 응답하여 상기 복수개의 로우 디코딩 신호를 생성하는 디코딩 신호 생성 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제어 신호 분배 회로는
    상기 제 1 테스트 멀티 셀 신호 및 상기 제어 신호가 모두 디스에이블되면 서로 다른 레벨의 상기 제 1 분배 신호 및 상기 제 1 분배바 신호를 생성하고,
    상기 제 1 테스트 멀티 셀 신호 및 상기 제어 신호 중 하나라도 인에이블되면 동일한 레벨의 상기 제 1 분배 신호 및 상기 제 1 분배바 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 컬럼 디코더는
    상기 제어 신호 및 상기 제 2 테스트 멀티 셀 신호가 모두 디스에이블되면 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 하나를 인에이블시키고,
    상기 제어 신호 및 상기 제 1 테스트 멀티 셀 신호 중 하나라도 인에이블되면 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 복수개의 동시에 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  16. 리드 동작 및 라이트 동작시 복수개의 로우 어드레스에 응답하여 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키거나 상기 리드 동작에서만 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 로우 디코더; 및
    상기 리드 동작 및 상기 라이트 동작시 복수개의 컬럼 어드레스에 응답하여 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키거나 상기 리드 동작에서만 상기 복수개의 컬럼 어드레스에 응답하여 상기 복수개의 컬럼 디코딩 신호 중 복수개를 인에이블시키는 컬럼 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 로우 디코더는
    제 1 테스트 멀티 셀 신호가 인에이블되면 상기 리드 동작 및 라이트 동작과는 무관하게 상기 복수개의 로우 어드레스에 응답하여 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키고,
    상기 제 1 테스트 멀티 셀 신호가 디스에이블된 상태에서 테스트 멀티 셀 리드 신호 및 리드 신호가 모두 인에이블되면 상기 리드 동작에서만 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 컬럼 디코더는
    제 2 테스트 멀티 셀 신호가 인에이블되면 상기 리드 동작 및 라이트 동작과는 무관하게 상기 복수개의 컬럼 어드레스에 응답하여 복수개의 컬럼 디코딩 신호 중 복수개를 동시에 인에이블시키고,
    상기 제 2 테스트 멀티 셀 신호가 디스에이블된 상태에서 상기 테스트 멀티 셀 리드 신호 및 상기 리드 신호가 모두 인에이블되면 상기 리드 동작에서만 상기 복수개의 로우 어드레스에 응답하여 상기 복수개의 로우 디코딩 신호 중 복수개를 동시에 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
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Citations (6)

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