KR100861364B1 - 반도체 메모리 소자의 워드라인 테스트 모드 회로 - Google Patents

반도체 메모리 소자의 워드라인 테스트 모드 회로 Download PDF

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Abstract

본 발명은 테스트모드 신호에 응답하여 제1테스트 신호를 생성하는 제1테스트 신호 생성부와; 상기 테스트모드 신호와 워드라인 테스트 신호에 응답하여 제2테스트 신호를 생성하는 제2테스트 신호 생성부와; 상기 제2테스트 신호와 제1어드레스 신호에 응답하여 제1어드레스 정보를 갖는 제1어드레스 정보신호를 출력하는 제1어드레스 프리 디코더와; 상기 제1테스트 신호와 제2어드레스 신호에 응답하여 제2어드레스 정보를 갖는 제2어드레스 정보신호를 출력하는 제2어드레스 프리 디코더;를 포함하는 반도체 메모리 소자의 워드라인 테스트 모드 회로에 관한 것이다.
반도체, 메모리, 워드라인, 문턱전압

Description

반도체 메모리 소자의 워드라인 테스트 모드 회로{CIRCUIT FOR TESTING WORD LINE OF SEMICONDUCTOR MEMORY}
도 1 및 도 2 는 본 발명에 의한 테스트 신호 발생 회로도이다.
도 3 은 일반적인 어드레스 래치 회로도이다.
도 4 및 도 5 는 본 발명에 의한 어드레스 프리 디코더 회로도이다.
도 6, 도 7 및 도 8은 테스트 모드 신호에 따른 워드라인 구동 파형을 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 제1테스트 신호 생성부
2 : 제2테스트 신호 생성부
3 : 어드래스 래치부
4 : 제1어드레스 프리 디코더
5 : 제2어드레스 프리 디코더
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 워드라인 테스트 모드 회로에 관한 것이다.
일반적으로 반도체 메모리 소자의 고집적화 및 고속화 경향이 가속화되면서 작은 면적에 보다 많은 정보를 저장하기 위한 노력들이 여러 가지 방향에서 이루어지고 있다. 특히 설계적인 측면에서 회로의 배치 및 배선 그리고 새로운 개념의 회로 구현을 통해 반도체 메모리 장치의 고집적, 저전력, 그리고, 고속화의 목적을 이루어왔다.
반도체 메모리 장치의 개발 초기에는 주변회로들이 메모리 장치 내에서 차지하는 면적이 코아 영역 내 셀 어레이에 비해 상대적으로 컸으나 상기한 반도체 장치의 개발 경향에 따라 점차적으로 셀 어레이 면적이 반도체 메모리 장치의 대부분을 차지하는 경향을 나타내고 있다.
이러한 경향은 메모리가 고집적화되면서 한층 더 두드러질 것이다. 위와 같은 반도체 메모리 장치의 고집적화 경향에 따라 메모리 셀 구조를 변경함에 의해 인접 게이트 간의 거리가 가까워져서 워드라인이 온 될 때는 인접 워드라인에 영향을 주어 문턱전압 드랍에 의한 오프 누설이 발생하게 된다. 이 중 공정이 균일하지 않은 셀에서는 문턱전압 드랍에 의한 오프 누설 정도가 더 커져서 패키지 테스트나 신뢰성 테스트 시 불량을 발생한다.
따라서, 본 발명은 웨이퍼 테스트에서 테스트 신호에 따라 워드라인을 인에이블 시켜 셀에 스트레스를 가함으로써 셀의 불량을 사전에 스크린할 수 있도록 하는 테스트 모드 회로를 제공한다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 워드라인 테스트 모드 회로는 테스트모드 신호에 응답하여 제1테스트 신호를 생성하는 제1테스트 신호 생성부와; 상기 테스트모드 신호와 워드라인 테스트 신호에 응답하여 제2테스트 신호를 생성하는 제2테스트 신호 생성부와; 상기 제2테스트 신호와 제1어드레스 신호에 응답하여 제1어드레스 정보를 갖는 제1어드레스 정보신호를 출력하는 제1어드레스 프리 디코더와; 상기 제1테스트 신호와 제2어드레스 신호에 응답하여 제2어드레스 정보를 갖는 제2어드레스 정보신호를 출력하는 제2어드레스 프리 디코더;를 포함한다.
본 발명에서, 상기 제2테스트 신호가 활성화되면, 상기 제1어드레스 정보 신호는 일정 로직 레벨로 됨을 특징으로 한다.
본 발명에서, 상기 제2테스트 신호가 활성화되면, 상기 제1어드레스 정보신 호에 따라 워드라인을 인에이블 시킴을 특징으로 한다.
본 발명에서, 상기 제2테스트 신호가 활성화되면, 제2어드레스 신호에 응답하여 상기 제2어드레스 정보 신호 중 어느 하나의 제2어드레스 정보 신호가 일정 레벨로 됨을 특징으로 한다.
본 발명에서, 상기 제2테스트 신호가 활성화되면, 상기 제2어드레스 정보 신호에 따라 워드라인을 인에이블 시킴을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
도 1 및 도 2 는 본 발명에 의한 테스트 신호 발생 회로도이고, 도 3 은 일반적인 어드레스 래치 회로도이며, 도 4 및 도 5 는 본 발명에 의한 어드레스 프리 디코더 회로도이고, 도 6, 도 7 및 도 8은 테스트 모드 신호에 따른 워드라인 구동 파형을 도시한 도면이다.
도 1 내지 도 5 에 도시한 바와 같이, 본 발명에 의한 반도체 메모리 소자의 워드라인 테스트 모드 회로는 테스트모드 신호(TM1,TM2,TM3,TM4)에 응답하여 제1테스트 신호(TFX<0:3>)를 생성하는 제1테스트 신호 생성부(1)와, 상기 테스트모드 신호(TM1,TM2,TM3,TM4)와 워드라인 테스트 신호(T14WL)에 응답하여 제2테스트 신호(TALLWD)를 생성하는 제2테스트 신호 생성부(2)와, 상기 제2테스트 신호(TALLWD)와 제1어드레스 신호(BXA<a>)에 응답하여 제1어드레스 정보 신호를 갖는 제1어드레스 정보 신호(LAXa<0:1>)를 출력하는 제1어드레스 프리 디코더(4)와, 상기 제1테스 트 신호(TFX<0:3>)와 제2어드레스 신호(BXA<0:1>)에 응답하여 제2어드레스 정보를 갖는 제2어드레스 정보 신호(LAX01<0:3>)를 출력하는 제2어드레스 프리 디코더(5)를 포함한다.
여기서, 상기 제1어드레스 신호(BXA<a>)는 a=2~13인 상위 어드레스 12비트 신호이고, 상기 제2어드레스 신호(BXA<a>)는 a=0,1인 하위 어드레스 2비트 신호이다.
상기 제1테스트 신호 생성부(1)는 입력되는 테스트모드 신호(TM1,TM2,TM3,TM4)의 조합에 의해 제1테스트 신호(TFX<0:3>)를 출력하는 멀티플렉서(WBIMUX)로 구성한다. 이러한 구성은 웨이퍼 번인 테스트 모드(Wafer Burn In Test Mode) 조합이고, 테스트모드 신호 TM1,TM2,TM3,TM4의 조합에 의해 제1테스트 신호(TFX<0:3>)의 상태는 변화게 되어 셀 스트레스를 테스트할 수 있도록 조합이 이루어진다.
상기 제2테스트 신호 생성부(2)는 상기 테스트모드 신호(TM1,TM2)와 워드라인 테스트 신호(T14WL)에 응답하여 부정 논리합 연산하는 부정논리합 소자(NR1)와 테스트모드 신호(TM3,TM4)에 응답하여 부정 논리합 연산하는 부정논리합 소자(NR2) 및 상기 부정논리합소자(NR1,NR2)의 연산신호를 부정 논리곱 연산하는 부정논리곱소자(ND1)로 구성한다. 이러한 제2테스트 신호 생성부(2)는 워드라인 테스트 신호(T14WL)가 "하이" 로 입력되면 제2테스트 신호(TALLWD)를 "하이"로 인에이블시켜 출력한다.
상기 제1어드레스 프리 디코더(4)는 제2테스트 신호(TALLWD)와 상위 어드레스 12비트 신호인 제1어드레스 신호(BXA<a>, a=2~13)에 응답하여 부정 논리곱 연산하는 논리회로(ND2,ND3)로 구성한다. 상기 제2테스트 신호(TALLWD)로 '하이'가 입력될 때 제1어드레스 정보를 갖는 모든 제1어드레스 정보 신호(LAXa<0:1>, a=2~13)를 '하이'로 인에이블시켜 출력한다.
상기 제2어드레스 프리 디코더(5)는 하위 어드레스 2비트 신호인 제2어드레스 신호(BXA<0:1>)를 디코딩하기 위한 디코더(51)와, 상기 어드레스 디코딩 신호와 상기 제1테스트 신호(TFX<0:3>)에 응답하여 부정 논리곱 연산하는 논리회로(ND4,ND5,ND6,ND7)로 구성한다. 상기 제1테스트 신호(TFX<0:3>)로 '로우'가 입력될 때 제2어드레스 신호(BXA<0:1>)에 따라 제2어드레스 정보를 갖는 제2어드레스 정보 신호(LAX01<0:3>) 중 어느 하나의 제2어드레스 정보 신호를 '하이' 신호로 출력한다. 이러한 제2어드레스 정보 신호(LAX01<0:3>)는 제1어드레스 프리 디코더(4)로부터 출력되는 제1어드레스 정보 신호(LAX2<0:1)와의 조합으로 워드라인을 인에이블시키는데 이용된다.
위와 같이 구성된 본 발명의 반도체 메모리 소자의 워드라인 테스트 모드 회로는 다음과 같이 동작한다.
도 6, 도 7 및 도 8은 본 발명에 의한 테스트 모드 신호에 따른 워드라인 구동 파형을 도시한 도면이다.
먼저, 상기 제1테스트 신호 생성부(1)는 입력되는 테스트모드 신호(TM1,TM2,TM3,TM4)에 응답하여 제1테스트 신호(TFX<0:3>)를 생성한다.
상기 제2테스트 신호 생성부(2)는 상기 테스트모드 신호(TM1,TM2,TM3,TM4)와 워드라인 테스트 신호에 응답하여 제2테스트 신호(TALLWD)를 생성한다. 상기 제2테스트 신호는 상기 테스트모드 신호(TM1,TM2)와 워드라인 테스트 신호(T14WL)에 응답하여 부정 논리합 연산하는 부정논리합 소자(NR1)와 테스트모드 신호(TM3,TM4)에 응답하여 부정 논리합 연산하는 부정논리합 소자(NR2) 및 상기 부정논리합소자(NR1,NR2)의 연산신호를 부정 논리곱 연산하는 부정논리곱소자(ND1)를 통해 생성 된다.
상기 제1어드레스 프리 디코더(4)는 상기 제2테스트 신호(TALLWD)와 제1어드레스 신호(BXA<a>)에 응답하여 제1어드레스 정보를 갖는 제1어드레스 정보 신호(LAXa<0:1>)를 출력한다. 상기 제1어드레스 정보 신호(LAXa<0:1>)는 제2테스트 신호(TALLWD)와 제1어드레스 신호(BXA<a>)에 응답하여 부정 논리곱 연산하는 논리회로(ND2,ND3)를 통해 생성된다. 예를 들어, 상기 제2테스트 신호(TALLWD)로 '하이'가 입력되면 상기 제1어드레스 프리 디코더(4)는 제1어드레스 정보 신호(LAXa<0:1>)로 '하이' 신호를 출력한다.
상기 제2어드레스 프리 디코더(5)는 상기 제1테스트 신호(TFX<0:3>)와 제2어드레스 신호(BXA<0:1>)에 응답하여 제2어드레스 정보 신호를 갖는 제2어드레스 정보 신호(LAX01<0:3>)를 출력한다. 상기 제2어드레스 정보 신호(LAX01<0:3>)는 상기 제2어드레스 신호(BXA<0:1>)를 디코딩하기 위한 디코더(51)와, 상기 어드레스 디코딩 신호와 상기 제1테스트 신호(TFX<0:3>)에 응답하여 부정 논리곱 연산하는 논리회로(ND4,ND5,ND6,ND7)를 통해 생성된다. 예를 들어, 상기 제1테스트 신호(TFX<0:3>)로 '로우'가 입력되면 상기 제2어드레스 프리 디코더(5)는 제2어드레스 신호(BXA<0:1>)에 따라 제2어드레스 정보 신호(LAX01<0:3>) 중 어느 하나의 제2어드레스 정보 신호를 '하이' 신호로 출력한다.
도 6 내지 도 8 과 아래의 <표 1><표2>는 워드라인 테스트 신호(T14WL)가 동작할 때와 동작 않 할 때의 조합을 나타낸다.
Figure 112006098526763-pat00001
Figure 112006098526763-pat00002
도 6을 참고하면, 반도체 메모리가 노멀 모드일 때는, 워드라인 테스트 신호(T14WL)와, 제1테스트 신호(TFX<0:3>) 및 제2테스트 신호(TALLWD)가 모두 "로우"이므로, 제1,2의 프리 디코더(4)(5)의 NET1~5은 모두 "하이" 레벨이 된다. 따라서, 제1,2의 프리 디코더(4)(5)는 입력되는 어드레스 신호(BXA<0:13>)에 따라 제1어드레스 정보 신호(LAXa<0:1>, a=2~13)와 제2어드레스 정보 신호(LAX01<0:3>)를 인에이블시켜 출력한다. 결국, 반도체 메모리는 입력되는 어드레스 신호(BXA<0:13>)에 따라 워드라인을 구동하는 노멀 동작을 수행한다.
도 7을 참고하면, 반도체 메모리가 모든 워드라인을 동시에 인에이블시키는 테스트 모드일 때는 워드라인 테스트 신호(T14WL)와, 제1테스트 신호(TFX<0:3>) 및 제2테스트 신호(TALLWD)가 모두 "하이" 이므로, 제1어드레스 프리 디코더(4)는 모든 제1어드레스 정보 신호(LAXa<0:1>, a=2~13)를 '하이' 레벨로 출력하고, 제2어드레스 프리 디코더(5)는 모든 제2어드레스 정보 신호(LAX01<0:3>)를 '하이' 레벨로 출력한다. 결국, 반도체 메모리는 입력되는 어드레스 신호(BXA<0:13>)에 상관없이 모든 워드라인을 동시에 구동하는 동작을 수행한다.
도 8을 참고하면, 반도체 메모리가 1/4씩 워드라인을 인에이블시키는 테스트 모드일 때는 워드라인 테스트 신호(T14WL)가 "하이", 제1테스트 신호(TFX<0:3>)는 "로우", 제2테스트 신호(TALLWD)는 "하이" 이므로, 제1어드레스 프리 디코더(4)는 모든 제1어드레스 정보 신호(LAXa<0:1>, a=2~13)를 '하이' 레벨로 출력하고, 제2어드레스 프리 디코더(5)는 제2어드레스 신호(BXA<0:1>)에 따라 제2어드레스 정보 신호(LAX01<0:3>) 중 어느 하나의 제2어드레스 정보 신호를 '하이' 신호로 출력한다. 결국, 반도체 메모리는 제2어드레스 정보 신호(LAX01<0:3>)에 따라 1/4씩 워드라인을 구동하는 동작을 수행한다.
예를 들어, 도 8 에 도시한 바와 같이, 제2어드레스 신호(BXA<0:1>)를 디코딩하여 제2어드레스 정보 신호(LAX01<3>)가 '하이' 레벨로 디코딩되어 출력된다고 가정하면, 반도체 메모리는 '하이' 레벨인 제2어드레스 정보 신호(LAX01<3>)와 '하이' 레벨인 제1어드레스 정보 신호(LAX2<0:1>)의 조합으로 다수의 워드라인WL<0:511> 중 워드라인 WL<3>, WL<7> ~ WL<507>, WL(511)을 인에이블시키는 동작을 수행한다.
이러한 방식으로 본 실시예에 따른 테스트 모드 회로는 워드라인을 1/4 씩 인에이블 시켜 셀에 스트레스를 가함으로써 셀의 불량을 사전에 스크린할 수 있도록한다.
상술한 바와 같이, 본 발명은 웨이퍼 테스트에서 테스트 신호에 따라 워드라인을 인에이블 시켜 셀에 스트레스를 가함으로써 셀의 불량을 사전에 스크린할 수 있도록한다.

Claims (11)

  1. 테스트모드 신호에 응답하여 제1테스트 신호를 생성하는 제1테스트 신호 생성부와;
    상기 테스트모드 신호와 워드라인 테스트 신호에 응답하여 제2테스트 신호를 생성하는 제2테스트 신호 생성부와;
    상기 제2테스트 신호와 제1어드레스 신호에 응답하여 제1어드레스 정보를 갖는 제1어드레스 정보신호를 출력하는 제1어드레스 프리 디코더와;
    상기 제1테스트 신호와 제2어드레스 신호에 응답하여 제2어드레스 정보를 갖는 제2어드레스 정보신호를 출력하는 제2어드레스 프리 디코더를 포함하고,
    상기 제2어드레스 신호는 하위 어드레스 2비트 신호인 것을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  2. 제 1 항에 있어서,
    상기 제2테스트 신호가 활성화되면, 상기 제1어드레스 정보 신호는 일정 로직 레벨로 됨을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  3. 제 2 항에 있어서,
    상기 제2테스트 신호가 활성화되면, 상기 제1어드레스 정보신호에 따라 워드 라인을 인에이블 시킴을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  4. 제 1 항에 있어서,
    상기 제2테스트 신호가 활성화되면, 제2어드레스 신호에 응답하여 상기 제2어드레스 정보 신호 중 어느 하나의 제2어드레스 정보 신호가 일정 레벨로 됨을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  5. 제 4 항에 있어서,
    상기 제2테스트 신호가 활성화되면, 상기 제2어드레스 정보 신호에 따라 워드라인을 인에이블 시킴을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  6. 제 1 항에 있어서,
    상기 제1테스트 신호 생성부는 입력되는 테스트모드 신호의 조합에 의해 상태가 변화는 제1테스트 신호를 출력하는 멀티플렉서로 구성함을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  7. 제 1 항에 있어서,
    상기 제2테스트 신호 생성부는
    상기 테스트모드 신호와 워드라인 테스트 신호에 응답하여 부정 논리합 연산하는 제1논리소자와;
    테스트모드 신호에 응답하여 부정 논리합 연산하는 제2논리소자와;
    상기 제1,2논리소자의 출력신호를 부정 논리곱 연산하는 제3논리소자;
    를 포함하여 구성한 것을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  8. 제 1 항에 있어서,
    상기 제1어드레스 프리 디코더는
    제2테스트 신호와 제1어드레스 신호에 응답하여 부정 논리곱 연산하는 논리회로;를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  9. 제 1 항에 있어서,
    상기 제2어드레스 프리 디코더는
    상기 제2어드레스 신호를 디코딩하기 위한 디코더와;
    상기 제2어드레스 디코딩 신호와 상기 제1테스트 신호에 응답하여 부정 논리곱 연산하는 논리회로;
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제1어드레스 신호는
    상위 어드레스 12비트 신호인 것을 특징으로 하는 반도체 메모리 소자의 워드라인 테스트 모드 회로.
  11. 삭제
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