JPH10247398A - 半導体記憶装置及びその検査方法 - Google Patents

半導体記憶装置及びその検査方法

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JPH10247398A
JPH10247398A JP9050323A JP5032397A JPH10247398A JP H10247398 A JPH10247398 A JP H10247398A JP 9050323 A JP9050323 A JP 9050323A JP 5032397 A JP5032397 A JP 5032397A JP H10247398 A JPH10247398 A JP H10247398A
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word line
semiconductor memory
power supply
memory device
test signal
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Toshisuke Iguchi
敏祐 井口
Makoto Kojima
誠 小島
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 半導体記憶装置のワード線の電流リークを短
時間で検査し、製造コストの低減及び信頼性の向上を図
る。 【解決手段】 内部昇圧電源Ｖｐｐとワード線ＷＬ１と
の接続を切り離す分離手段１０が設けられる。テスト信
号ＴＥＳＴ１の発生時に、前記分離手段１０を動作さ
せ、ワード線ＷＬ１をハイインピーダンンスにする。ワ
ード線ＷＬ１に欠陥による電流リークが存在する場合に
は、前記切り離し後、ワード線電位は速やかに低下し、
メモリセルにデータを正常に書き込めなくなる。従っ
て、検査時間の短縮とコストの低減が可能である。同時
に、従来では検出し難かった微弱な欠陥リークも検出で
きるので、経時劣化による不良となる可能性があるもの
を検査で確実に取り除くことができ、信頼性の向上が図
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
及び半導体記憶装置の検査方法に関するものである。
【０００２】
【従来の技術】通常、半導体記憶装置は、図２に示すよ
うに、メモリセルアレイ１を有し、このメモリセルアレ
イ１には、多数個（同図では４個のみ図示）のメモリセ
ル２が行及び列に配列される。各メモリセル２は、メモ
リセルトランジスタ２ａと、メモリセルキャパシタ２ｂ
を有し、前記メモリセルトランジスタ２ａは、ＤＲＡＭ
(Dynamic RAM)ではＮチャンネルＭＯＳトランジスタが
採用される。前記メモリセルアレイ１の各行別にワード
線３が配置され、これ等のワード線３（同図では２本を
図示）には、各々、同一行に並ぶメモリセル２が接続さ
れる。また、前記メモリセルアレイ１の各列別にビット
線４が配置され、これ等のビット線４（同図では２本を
図示）には、各々、同一列に並ぶメモリセル２が接続さ
れる。各ワード線３はローデコーダ５により選択され、
各ビット線４はカラムデコーダ６により選択される。前
記両デコーダ５，６には入出力インターフェイス７が接
続され、このインターフェイス７には、選択すべきワー
ド線３及びビット線４を指定するためのアドレス信号
や、／ＲＡＳ(Row Adress Strobe) 等の制御信号が入力
される。
【０００３】ＤＲＡＭでは、ＮチャンネルＭＯＳメモリ
セルトランジスタ２ａのゲートのしきい値電圧によるメ
モリセルへの書き込み電圧の低下を避けるために、選択
されたワード線の電位を、電源電圧よりも高くする回路
が用いられる。
【０００４】選択ワード線の電位を電源電圧よりも高く
するためには、ワード線をアクティブにする際、すなわ
ちワード線駆動信号発生時に、コンデンサによる昇圧を
行い、ワード線駆動信号をこのコンデンサによって電源
電圧よりも高く持ち上げる方法が以前から使用されてい
た。
【０００５】このようなワード線駆動信号発生時に初め
てコンデンサによる昇圧を行う方法によれば、そのコン
デンサによる昇圧を行うため、ワード線駆動信号が電源
電圧よりも高くなるときには、ワード線駆動信号が電源
から切り離されてフローティング状態になる。ところ
が、その場合、ワード線から他の節点へ欠陥による電流
リークが存在すると、ワード線の電位が低下し、メモリ
セルにデータの書き込みができなくなるという不具合を
生じる。これを避けるため、電流リークを補償できる程
度にワード線駆動信号をポンピングして、ワード線電位
のハイレベルを保持するように、ワード線電位保持回路
を付加する場合もある。
【０００６】ところが、その場合には、ワード線アクテ
ィブ時に、このポンピングが常に行われているため、リ
ーク電流が、ワード線電位を保持するためにポンピング
によって供給される電流よりも僅かに大きい場合、その
電圧が緩やかに低下するという事態も生じる。そのよう
なものは検査で不良として取り除かなければならない
が、マージンを確保した検査をするためには、製品仕様
で規定する最大サイクル以上のサイクル時間で検査する
必要がある。そのため検査時間が長くなり、同時に検査
コストも高くなる。また、供給される電流よりも僅かに
少ないリーク電流の場合でも、例えばこのリーク電流の
原因が酸化膜破壊等に起因する欠陥によるものである場
合、経時劣化によりリーク電流が増加し、動作不具合を
引き起こす不良を内在しており、製品の信頼性を低下さ
せる可能性を持っている。
【０００７】その対策として、上記のワード線保持回路
の動作をテスト時に停止させる、すなわち、ポンピング
のための発振回路をテスト信号で停止させる回路を付加
するという提案も、例えば特開平４−２５２４８８号公
報等で行われている。
【０００８】一方、前記ワード線駆動信号の立ち上げ時
にコンデンサにより昇圧を行うことに起因する動作速度
の遅延を無くすように、近年、予め、ポンピングにより
発生しておいた内部昇圧電源を用いてワード線駆動信号
を発生させる方法が採用されるようになってきた。この
方法によれば、ワード線駆動信号の立ち上げ以前にコン
デンサによる昇圧が行われており、立ち上げ時にコンデ
ンサによる昇圧を行う必要がないので、動作速度が速く
なる。
【０００９】このように、予めポンピングにより発生し
ておいた内部昇圧電源を用いてワード線駆動信号を発生
させる方法によれば、昇圧電源の電流駆動能力を十分に
大きく確保できるので、上述のようなワード線の電流リ
ークに起因する不良については、従来は考慮する必要が
なかった。
【００１０】
【発明が解決しようとする課題】しかしながら、予めポ
ンピングにより発生しておいた内部昇圧電源を用いてワ
ード線駆動信号を発生させる方法であっても、サイクル
時間が長い場合等における動作電流を減らすためには、
ワード線アクティブ状態が長く続いているときのポンピ
ング電流をできるだけ小さくすることが必要になる。そ
うすると、ワード線アクティブ状態が長く続いていると
きの昇圧電源の電流駆動能力も、通常の接合リーク等に
よるワード線電位の低下を補償するために最低限必要な
程度の、極めて小さな能力にしなければならない。した
がって、内部昇圧電源を用いてワード線駆動信号を発生
する方法の場合であっても、リーク電流が、ワード線電
位を保持するためにポンピングによって供給される電流
よりも僅かに大きい場合が生じ、その電圧が緩やかに低
下して不良になるものを検査で取り除かなければならな
い。そして、検査コストを考慮すると、サイクル時間の
短いテストでその不良を取り除くことが重要になる。ま
た、供給される電流よりも僅かに少ないリーク電流の場
合も生じる。このようなものは、経時劣化によりリーク
電流が増加し、動作不具合を引き起こす可能性があり、
製品の信頼性を低下させるので、やはり検査で取り除く
ようにしなければならない。
【００１１】ところが、内部昇圧電源を用いてワード線
駆動信号を発生する方法の場合、テスト時にポンピング
を停止するようにしても、内部昇圧電源の出力容量が、
例えば１６ＭｂｉｔクラスのＤＲＡＭでは約８００ｐＦ
と大きいため、昇圧回路の停止後もしばらくは内部昇圧
電源の出力容量に蓄積された電荷によって、ワード線の
電位が保持されてしまう。そのため、ワード線電位の低
下が検査によって検出できるようになるまでに時間がか
かってしまう。１６ＭＤＲＡＭを例にとると、ワード線
の持つ容量が約２．３ｐＦ程度であり、内部昇圧電源の
出力容量は８００ｐＦ程度である。ワード線からのリー
ク電流を１μＡとし、ワード線電位が１．６Ｖ低下する
と、ワード線電位の低下による誤書き込みが生じ、この
誤書き込みを検出することによって、検査でこのような
不良を除くことができるものする（ここで、ビット線電
位を３．３Ｖとし、ほぼその半分までしかメモリセルに
ハイレベルのデータを書き込めないと仮定した）。する
と、検査のために必要な時間、すなわち、誤書き込みが
生じるまでワード線電位が低下するのに要する時間は約
１．３ｍｓとなる。
【００１２】また、内部昇圧電源の出力容量が大きいの
で、テスト時にポンピングを停止する方法では、一旦、
ポンピングを停止して内部昇圧電源の出力電圧が低下し
てしまうと、次の動作サイクルでそれを所定のレベルま
で戻すのに時間がかかってしまうという問題も生じる。
【００１３】更に、最近の大容量ＤＲＡＭではメモリセ
ルアレーが多数のブロックに分割されており、異なった
ブロック内の複数のワード線が同時に選択されるように
なっているが、このような大容量ＤＲＡＭに内部昇圧電
源のポンピングを停止する方法を適用すると、内部昇圧
電源は全ブロック共通に使用されるため、異なったブロ
ック内で同時に選択される全てのワード線の電位が低下
してしまう。そうすると、問題となるリークの存在する
ワード線を検査で特定することができなくなってしま
う。これは不良の行を冗長行によって救済する際にも不
都合である。
【００１４】本発明は、上記従来の問題点を解決するも
のであり、その目的は、内部昇圧電源を用いて選択ワー
ド線の電位を電源電圧よりも高くする半導体記憶装置に
おいて、ワード線から他の節点への電流リークによる不
良を検査する時間を短縮できる半導体記憶装置及びその
検査方法を提供することにある。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明では、ワード線の検査時には、ワード線を
内部昇圧電源から切り離して、ワード線を高インピーダ
ンスにし、これにより、電流リークによるワード線の電
位の低下を速めることとする。
【００１６】すなわち、請求項１記載の発明の半導体記
憶装置は、行及び列に配列された多数個のメモリセルを
有するメモリセルアレーと、前記メモリセルアレーの各
行別に設けられ、前記多数個のメモリセルのうち同一行
に並ぶ複数個のメモリセルに接続される複数本のワード
線と、内部昇圧電源と、ワード線のアクティブ時に前記
内部昇圧電源に接続されるワード線駆動信号線と、前記
複数本のワード線のうちロウアドレスに従って１本のワ
ード線を選択する時、この選択されるワード線に前記ワ
ード線駆動信号線を接続するワードドライバと、前記ワ
ード線の選択後に、テスト信号を受けて、前記内部昇圧
電源と前記選択されたワード線との間を切り離す分離手
段とを備えたことを特徴とする。
【００１７】また、請求項２記載の発明は、前記請求項
１記載の半導体記憶装置において、前記分離手段は、前
記内部昇圧電源と前記ワード線駆動信号線との間を切り
離すことを特徴とする。
【００１８】更に、請求項３記載の発明は、前記請求項
２記載の半導体記憶装置において、前記分離手段は、電
流経路が前記内部昇圧電源と前記ワード線駆動信号線と
の間に接続されたトランジスタで構成され、このトラン
ジスタは、その制御端子に前記テスト信号を受けてＯＦ
Ｆすることを特徴とする。
【００１９】加えて、請求項４記載の発明は、前記請求
項１記載の半導体記憶装置において、前記分離手段は、
前記ワード線駆動信号線と前記選択されるワード線との
間を切り離すことを特徴とする。
【００２０】また、請求項５記載の発明は、前記請求項
４記載の半導体記憶装置において、前記分離手段は、前
記テスト信号を受けて前記ワードドライバをＯＦＦさせ
る制御回路を備えることを特徴とする。
【００２１】更に、請求項６記載の発明は、前記請求項
１、請求項２、請求項４又は請求項５記載の半導体記憶
装置において、特定コラムアドレスの選択に同期して前
記テスト信号を発生するテスト信号発生回路を備えたこ
とを特徴とする。
【００２２】加えて、請求項７記載の発明は、前記請求
項６記載の半導体記憶装置において、テスト信号発生回
路は、特定コラムアドレスの選択を検出する検出回路
と、前記検出回路の検出信号を受け、この検出信号に同
期して前記テスト信号を出力するラッチ回路とを備える
ことを特徴とする。
【００２３】更に加えて、請求項８記載の発明は、前記
請求項７記載の半導体記憶装置において、前記ラッチ回
路は、リセット信号を受けてリセットし、前記テスト信
号の出力を停止することを特徴とする。
【００２４】また、請求項９記載の発明は、前記請求項
８記載の半導体記憶装置において、前記リセット信号
は、選択されたワード線のその選択の解除時に発生する
ことを特徴とする。
【００２５】更に、請求項１０記載の発明の半導体記憶
装置の検査方法は、１本のワード線の選択時に、内部昇
圧電源を前記選択されたワード線に接続して、メモリセ
ルに所定のデータを書き込み、その後、テスト信号を発
生して、前記内部昇圧電源と前記ワード線との接続を切
り離し、この状態で前記選択されたワード線の電流リー
クに起因する不良を検査することを特徴とする。
【００２６】加えて、請求項１１記載の発明は、前記請
求項１０記載の半導体記憶装置の検査方法において、前
記選択されたワード線の検査は、前記メモリセルに前記
所定のデータとは異なるデータを書き込み、その後、前
記内部昇圧電源と前記ワード線とを接続し、この状態で
前記書き込んだデータを読み込み、この読み込んだデー
タが前記書き込んだデータと一致するか否かを判断する
ことにより行われることを特徴とする。
【００２７】更に加えて、請求項１２記載の発明は、前
記請求項１０又は請求項１１記載の半導体記憶装置の検
査方法において、１本のワード線の選択時に、この選択
されたワード線に接続される複数のメモリセルを、順
次、そのコラムアドレスの選択により指定して、その指
定したメモリセルに所定のデータを書き込むことを繰返
し、最後に指定されるメモリセルに所定のデータを書き
込んだ後、前記テスト信号を発生して、前記選択された
ワード線の検査を行うことを特徴とする。
【００２８】また、請求項１３記載の発明は、前記請求
項１０又は請求項１１記載の半導体記憶装置の検査方法
において、選択されたワード線のその選択の解除時に、
前記テスト信号の発生を停止させることを特徴とする。
【００２９】以上の構成により、請求項１ないし請求項
１３記載の発明では、選択されたワード線の検査時に
は、このワード線と内部昇圧電源との接続が切り離され
るので、内部昇圧電源の出力容量がワード線から切り離
され、前記ワード線はハイインピーダンス状態になる。
その結果、電流のリークによるワード線電圧の低下が速
くなり、前記ワード線の電流リークに起因する不良の検
出時間が短くなる。
【００３０】特に、請求項４記載の発明では、選択され
たワード線の検査時には、そのワード線とワード線駆動
信号線との間が切り離されるので、内部昇圧電源の出力
容量に加えて、ワード線駆動信号線の容量もワード線か
ら切り離される。従って、電流リークによるワード線電
圧の低下が一層に速くなり、リーク不良の検出時間がよ
り短縮される。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
【００３２】（第１の実施の形態）図１は、本発明の第
１の実施の形態の半導体記憶装置を示す。尚、半導体記
憶装置の全体構成については図２で既述したので、その
説明を省略する。図１において、Ｖｐｐは内部昇圧電
源、ＷＬ１はワード線、Ｔｒ１０５は、前記ワード線Ｗ
Ｌ１を駆動するためのワード線ドライブＮＭＯＳトラン
ジスタ、Ｔｒ１０４は、前記ワード線ＷＬ１を接地して
リセットするＮＭＯＳトランジスタであり、前記ワード
線ドライブＮＭＯＳトランジスタＴｒ１０５及び前記ワ
ード線リセット用のＮＭＯＳトランジスタＴｒ１０４と
により、ワード線ドライバを構成している。ＷＤ１は前
記ワードドライバＴｒ１０５のドレインに接続されるワ
ード線駆動信号線である。前記内部昇圧電源Ｖｐｐと前
記ワード線駆動信号線ＷＤ１との間には、ＰＭＯＳトラ
ンジスタＴｒ１０８及びＮＭＯＳトランジスタＴｒ１０
７で構成されるインバータ９が配置される。このインバ
ータ９はプリチャージ信号ＸＷＰ１を入力し、この信号
ＸＷＰ１が“Ｌｏｗ”のとき内部昇圧電源Ｖｐｐをワー
ド線駆動信号線ＷＤ１に接続する。尚、図１では、簡単
のため、１つのワード線ドライバのみを示しているが、
実際の回路では、ワード線の数に等しい数のワード線ド
ライバがワード線駆動信号線ＷＤ１に接続される。
【００３３】１０は、前記内部昇圧電源Ｖｐｐとワード
線駆動信号線ＷＤ１との間を分離する分離手段であっ
て、ＰＭＯＳトランジスタＴｒ１０１で構成され、その
ゲート電極（制御端子）にはテスト信号ＴＥＳＴ１が入
力される。ワード線のテスト時には、“Ｈｉｇｈ”のテ
スト信号ＴＥＳＴ１の出力により、ＰＭＯＳトランジス
タＴｒ１０１をＯＦＦさせて、前記内部昇圧電源Ｖｐｐ
とワード線駆動信号線ＷＤ１との間を切り離す。
【００３４】通常動作時には、テスト信号ＴＥＳＴ１は
“Ｌｏｗ”に固定され、分離手段１０のＰＭＯＳトラン
ジスタＴｒ１０１はＯＮしている。
【００３５】先ず、行選択信号（外部制御信号）／ＲＡ
Ｓが“Ｌｏｗ”となり、ワード線ＷＬ１を選択するアド
レスが取り込まれると、ＰＭＯＳトランジスタＴｒ１１
１をゲートしているプリチャージ信号ＸＰＲＥ１、及び
２個のＮＭＯＳトランジスタＴｒ１１２、Ｔｒ１１３を
各々ゲートしているプリデコードアドレスＸＰＡ１、Ｘ
ＰＢ１が“Ｈｉｇｈ”となる。これにより、ノードＸＷ
ＬＳＥＬ１の電位が“Ｌｏｗ”に低下し、この電位は、
前記ワード線ＷＬ１をリセットするＮＭＯＳトランジス
タＴｒ１０４のゲートに入力され、このトランジスタＴ
ｒ１０４はＯＦＦする。また、前記ノードＸＷＬＳＥＬ
１の“Ｌｏｗ”電位は、インバータを形成するＮＭＯＳ
トランジスタＴｒ１０９及びＰＭＯＳトランジスタＴｒ
１１０のゲートに入力され、このインバータで反転され
て、“Ｈｉｇｈ”の反転信号ＷＬＳＥＬ１となり、セル
フブート用ＮＭＯＳトランジスタＴｒ１０６のドレイン
に入力される。前記セルフブート用トランジスタＴｒ１
０６のソースには、ノードＮｏｄｅ１が接続され、この
ノードＮｏｄｅ１にはワードドライバＴｒ１０５のゲー
ト（制御端子）が接続される。前記反転信号ＷＬＳＥＬ
１が“Ｈｉｇｈ”になると同時に、前記ノードＮｏｄｅ
１も“Ｈｉｇｈ”となる。
【００３６】その後、プリチャージ信号ＸＷＰ１が“Ｌ
ｏｗ”になり、インバータ９により、内部昇圧電源Ｖｐ
ｐがワード線駆動信号線ＷＤ１に接続される。この時、
前記セルフブート用トランジスタＴｒ１０６はカットオ
フしていて、ワードドライバＴｒ１０５のゲート容量に
よるセルフブートがかかり、ノードＮｏｄｅ１の電位が
持ち上げられるので、ワード線駆動信号線ＷＤ１の電位
がワード線ドライブＮＭＯＳトランジスタＴｒ１０５を
経てワード線ＷＬ１に伝達される時、前記ワード線ドラ
イブＮＭＯＳトランジスタＴｒ１０５のゲートのしきい
値電圧による電圧ロスは生じない。従って、ワード線Ｗ
Ｌ１の電位は、内部昇圧電源Ｖｐｐの電位まで上昇す
る。
【００３７】ワード線のテスト時には、テスト信号ＴＥ
ＳＴ１が”Ｈｉｇｈ”となり、分離手段１０のトランジ
スタＴｒ１０１がＯＦＦして、ワード線駆動信号線ＷＤ
１には内部昇圧電源Ｖｐｐの電位は供給されなくなり、
ワード線ＷＬ１は高インピーダンスになる。他の部分の
動作は既述の通常動作時と同じである。
【００３８】次に、ワード線ＷＬ１の検査（テスト）方
法について述べる。外部制御信号／ＲＡＳが“Ｌｏｗ”
となり、検査するワード線ＷＬ１が選択されると、先
ず、ワード線ＷＬ１に接続された複数のメモリセル（図
２の符号２）に順次所定のデータ（例えば、ローレベル
のデータ）を書き込む。
【００３９】続いて、テスト信号ＴＥＳＴ１を”Ｈｉｇ
ｈ”にして、ワード線ＷＬ１への電力の供給を遮断し、
その後の一定時間の経過後、ワード線ＷＬ１に接続され
た前記複数個のメモリセルに今度は、前記ローレベルと
は異なるデータ、即ちハイレベルのデータを順次書き込
む。
【００４０】そして、次のサイクルで、前記書き込んだ
各ハイレベルのデータを読み出す。ここで、ワード線Ｗ
Ｌ１に電流のリークが無ければ、ハイレベルのデータが
正しく読み出され、電流のリークがある場合には、ハイ
レベルのデータが正しく書き込めていず、従ってローレ
ベルのデータが誤って読み出されるはずである。従っ
て、前記書き込んだデータと読み出したデータとが一致
するか否かを判断し、一致しない場合には電流のリーク
があり、一致する場合には電流のリークが無いと判断で
きる。
【００４１】図３は、ワード線のテスト時のタイミング
チャート、及びワード線の電位の変化を示す。テスト信
号ＴＥＳＴ１が入力された後は、ワード線ＷＬ１に電力
が供給されなくなるため、ワード線ＷＬ１から電流のリ
ークが無い場合には、ワード線ＷＬ１の電位はほぼ一定
であるが、ワード線ＷＤ１に欠陥等で電流のリークが有
る場合には、電流リークによりワード線の電位が急低下
する。図中、Ｖｆａｉｌは、ワード線の電位が低下して
メモリセルにデータの書き込みができなくなる電圧であ
り、ｔｆａｉｌ１は、テスト信号ＴＥＳＴ１の入力時か
らワード線の電位が前記電圧Ｖｆａｉｌまで低下して、
メモリが誤動作するまでの時間を示している。
【００４２】ここで、現在の一般的な１６ＭＤＲＡＭを
例に取り、検査時間の短縮の効果について説明する。従
来の内部昇圧電源を停止する方式では、既述したよう
に、内部昇圧電源の出力容量のため、ワード線電位がＶ
ｆａｉｌまで低下するのに約１．３ｍｓ要する。一方、
本発明の方式では、ワード線に接続される容量はワード
線自身の容量とワード線駆動信号線の容量のみとなる。
そのワード線駆動信号線の容量は約２．４ｐＦであり、
ワード線の持つ容量を２．３ｐＦとして、リーク電流を
１μＡと仮定し、ワード線の電位が１．６ｖ低下すると
ころをＶｆａｉｌとすると、ｔｆａｉｌは約１１μｓと
なり、前述の従来方式の約１％程度にまで検査時間を短
縮することが可能である。
【００４３】（第２の実施の形態）図４は、本発明の第
２の実施の形態における半導体記憶装置を示す。
【００４４】同図において、ＷＬ７はワード線、Ｔｒ７
０５はワード線を駆動するためのワード線ドライブＮＭ
ＯＳトランジスタである。Ｔｒ７０４はワード線のリセ
ットＮＭＯＳトランジスタ、Ｎｏｄｅ７は前記ワード線
ドライブＮＭＯＳトランジスタＴｒ７０５のゲート電極
に接続されたノードである。９´はインバータであっ
て、ＰＭＯＳトランジスタＴｒ７０８及びＮＭＯＳトラ
ンジスタＴｒ７０７から成る。
【００４５】１０´は分離手段であって、前記ワード線
ドライブＮＭＯＳトランジスタＴｒ７０５を含む。この
分離手段１０´は、更に内部に制御回路１５を有する。
この制御回路１５は、通常はＯＮされているセルフブー
ト用のＮＭＯＳトランジスタＴｒ７０６と、前記ワード
ドライバＴｒ７０５のゲート電極（制御端子）の電位、
即ち前記ノードＮｏｄｅ７の電位を接地してリセットす
るＮＭＯＳトランジスタＴｒ７０１と、ＮＭＯＳトラン
ジスタＴｒ７０２及びＰＭＯＳトランジスタＴｒ７０３
より成るインバータ１６とを有する。前記インバータ１
６は、“Ｈｉｇｈ“のテスト信号ＴＥＳＴ６を受けたと
き、出力が”Ｌｏｗ”となって、セルフブート用のＮＭ
ＯＳトランジスタＴｒ７０６をＯＦＦにする。ＮＭＯＳ
トランジスタＴｒ７０１は、前記“Ｈｉｇｈ“のテスト
信号ＴＥＳＴ６を受けてＯＮし、ノードＮｏｄｅ７の電
位を接地して、ワード線ドライブＮＭＯＳトランジスタ
Ｔｒ７０５をＯＦＦさせる。
【００４６】従って、ワード線のテスト時に、テスト信
号ＴＥＳＴ７が”Ｈｉｇｈ”となると、前記制御回路１
５のトランジスタＴｒ７０１がＯＮする。また、制御回
路１５のインバータ１６の出力が”Ｌｏｗ”となり、セ
ルフブート用のトランジスタＴｒ７０６がＯＦＦする。
その結果、ノードＮｏｄｅ７の電荷が引き抜かれて、そ
の電位が”Ｌｏｗ”となるので、ワード線ドライブＮＭ
ＯＳトランジスタＴｒ７０５がＯＦＦして、ワード線駆
動信号線ＷＤ７とワード線ＷＬ７とが切り離され、ワー
ド線ＷＬ７には内部昇圧電源Ｖｐｐからの電圧が印加さ
れなくなる。この時の各信号のタイミングチャートは、
前述の図３と同じである。
【００４７】本実施の形態では、前記第１の実施の形態
と比べて、ワード線駆動信号線ＷＤ７がワード線ＷＬ７
から切り離されて、ワード線駆動信号線ＷＬ７の持つ約
２．３ｐＦの容量のみがワード線のリークに対する負荷
容量として効くので、第１の実施の形態よりも検査時間
が一層に短縮できる。
【００４８】（第３の実施の形態）図５は、本発明の第
３の実施の形態の半導体記憶装置を示す。
【００４９】同図において、ＷＬ８はワード線、Ｔｒ８
０５はワード線を駆動するためのワード線ドライブＮＭ
ＯＳトランジスタであって、ＮＭＯＳトランジスタより
成る。Ｔｒ８０４はワード線のリセット用ＮＭＯＳトラ
ンジスタ、Ｎｏｄｅ８は前記ワード線ドライブＮＭＯＳ
トランジスタＴｒ８０５のゲート電極（制御端子）に接
続されたノードである。
【００５０】また、１０''は分離手段であって、前記ワ
ード線ドライブＮＭＯＳトランジスタＴｒ８０５と、制
御回路１５´とを含む。前記制御回路１５´は、通常は
ＯＮされているセルフブート用のＮＭＯＳトランジスタ
Ｔｒ８０６と、２個のＮＭＯＳトランジスタＴｒ８１
６、Ｔｒ８１５と、ＮＭＯＳトランジスタＴｒ８０２及
びＰＭＯＳトランジスタＴｒ８０３から成るインバータ
１７とを有する。ＮＭＯＳトランジスタＴｒ８１６は、
そのゲート及びドレインが前記ノードＮｏｄｅ８に接続
され、ソースが前記ＮＭＯＳトランジスタＴｒ８１５の
ゲート及びドレインに接続される。このＮＭＯＳトラン
ジスタＴｒ８１５のソースは、前記インバータ１７の出
力側に接続され、インバータ１７には、テスト信号ＴＥ
ＳＴ８が入力される。
【００５１】ワード線のテスト時に、テスト信号ＴＥＳ
Ｔ８が”Ｈｉｇｈ”になると、制御回路１５´のセルフ
ブート用のＮＭＯＳトランジスタＴｒ８０６がＯＦＦ
し、同時に、２個のＮＭＯＳトランジスタＴｒ８１６、
８１５がＯＮし、ノードＮｏｄｅ８の電位がトランジス
タのしきい電圧以下になるまでこのＯＮ状態が継続し
て、ノードＮｏｄｅ８の電荷がインバータ１７のＮＭＯ
ＳトランジスタＴｒ８０２から引き抜かれる。前記ノー
ドＮｏｄｅ８の電位が”Ｌｏｗ”と認識できるまで低下
すると、ワード線ドライブＮＭＯＳトランジスタＴｒ８
０５がＯＦＦして、ワード線駆動信号線ＷＤ８とワード
線ＷＬ８とが切り離される。この時の各信号のタイミン
グチャートは、前述の図３と同じである。また、本実施
の形態の動作原理は前記第３の実施の形態と同じである
ので、第３の実施の形態の検査時間と同等の検査時間で
ワード線ＷＬ８の検査が可能である。
【００５２】（第４の実施の形態）図６は、前記第１な
いし第３の実施の形態においてテスト信号を発生するテ
スト信号発生回路の具体的構成を示す。また、図７は、
テスト信号発生回路のテスト信号発生時の動作タイミン
グチャートを示す。
【００５３】図６に示すテスト信号発生回路１９におい
て、ＲＧ０は図７に示すように外部制御信号／ＲＡＳに
基いて生成される信号であって、インバータ２０で反転
されて、反転信号ＸＲＧ０となる。Ｙｍａｘ．は、特定
のコラムアドレス選択線、例えばコラムアドレスが最大
のコラムアドレス選択線の信号を示し、この信号Ｙｍａ
ｘ．は検出回路２１に入力され、この検出回路２１は、
前記信号Ｙｍａｘ．の立ち下がりエッジを検出して前記
特定コラムアドレスの選択を検出し、そのエッジ検出信
号ＹＤを出力する。
【００５４】前記エッジ検出信号ＹＤはＲＳフリップフ
ロップ（ラッチ回路）２２のセット端子Ｓに入力され、
前記反転信号ＸＲＧＯは、前記ＲＳフリップフロップ２
２のリセット端子Ｒに入力される。ＲＳフリップフロッ
プ２２の出力端子Ｑからの出力は、図７に示すように、
前記エッジ検出信号ＹＤの立ち上がりエッジ（つまり信
号Ｙｍａｘ．の立ち下がりエッジ）に同期して“Ｌｏ
ｗ”から“Ｈｉｇｈ”になり、反転信号ＸＲＧ０の立ち
上がりエッジ（つまり、信号ＲＧ０の立ち下がりエッ
ジ）をリセット信号として、このリセット信号に同期し
て“Ｈｉｇｈ”から“Ｌｏｗ”になり、この出力端子Ｑ
の出力信号がテスト信号ＴＥＳＴである。
【００５５】ワード線の検査方法は、前記第１の実施の
形態で述べたように、先ず、検査するワード線を選択
し、この選択したワード線に接続された複数のメモリセ
ルに所定のデータ（例えば、ローレベルのデータ）を、
コラムアドレスを変えながら、順次書き込む。ここで、
最後に位置するコラムアドレス選択線が選択され、これ
に対応するメモリセルへのデータの書き込みが終了した
時点で、信号Ｙｍａｘ．の立ち下がりエッジが検出回路
２１で検出され、この検出信号に同期して、ＲＳフリッ
プフロップ２２がテスト信号ＴＥＳＴを出力し、選択さ
れたワード線と内部昇圧電源との接続を切り離す。これ
により、選択されたワード線は高インピーダンスにな
る。
【００５６】その後、ワード線と内部昇圧電源との切り
離し後、一定時間が経過すると、同一サイクル内で、今
度は、前記選択したワード線に接続される複数のメモリ
セルにハイレベルのデータ（前記所定のデータとは異な
るデータ）を前記複数のメモリセルに順次書き込む。
【００５７】前記選択されたワード線に接続される全て
のメモリセルへのデータの書き込みが終了した後、一
旦、外部制御信号／ＲＡＳを“Ｈｉｇｈ”にして、前記
選択したワード線のその選択を解除し、テストモードを
解除する。その後、前記ワード線を再度選択し、このワ
ード線に接続されるメモリセルに書き込んだデータを読
み出す。この場合は、テストモードに入っていなくても
良い。読み出したデータがハイレベルのデータであっ
て、正しい場合には、ワード線を高インピーダンスにし
てもデータを正しく書き込めたことを意味し、ワード線
に電流リークが存在しないと判断する。逆に、読み出し
たデータがローレベルのデータであって、誤っている場
合には、電流のリークに起因してワード線電位が急低下
し、メモリセルにハイレベルのデータを良好に書き込め
なかったことを意味し、ワード線に電流リークが存在す
ると判断する。
【００５８】
【発明の効果】以上説明したように、請求項１ないし請
求項１３記載の発明は、テスト時にテスト信号を出力し
て、ワード線を内部昇圧電源から切り離し、ワード線を
高インピーダンスにすることにより、ワード線からの電
流リークに起因するワード線電位の低下を促進させるこ
とができるので、ワード線の検査時間を大きく短縮で
き、検査コストを低減できる。
【００５９】更に、電流のリークパスの存在を確実に把
握できるので、半導体記憶装置の経時劣化による不具合
を発生する可能性があるものを取り除くことができ、半
導体記憶装置に対する信頼性を向上させることが可能で
ある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す半導体記憶装
置の要部を示す図である。
【図２】半導体記憶装置の全体概略構成を示す図であ
る。
【図３】本発明の第１の実施の形態のタイミングチャー
トを示す図である。
【図４】本発明の第２の実施の形態を示す半導体記憶装
置の要部を示す図である。
【図５】本発明の第３の実施の形態を示す半導体記憶装
置の要部を示す図である。
【図６】テスト信号発生回路の具体的構成を示す図であ
る。
【図７】本発明の第４の実施の形態のタイミングチャー
トを示す図である。
【符号の説明】
１ メモリセルアレイ ２ メモリセル Ｖｐｐ 内部昇圧電源 ＷＬ１、ＷＬ７、ＷＬ８ ワード線 ＷＤ１、ＷＤ７、ＷＤ８ ワード線駆動信号線 Ｔr105、Ｔr705、Ｔr805 ワードドライバ ＴＥＳＴ、ＴＥＳＴ１、ＴＥＳＴ７、ＴＥＳＴ７ テ
スト信号 １０、１０´１０'' 分離手段 １５、１５´ 制御回路 １９ テスト信号発生回路 ２１ 検出回路 ＹＤ 検出信号 ２２ ＲＳフリップフロップ
（ラッチ回路）

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 行及び列に配列された多数個のメモリセ
    ルを有するメモリセルアレーと、 前記メモリセルアレーの各行別に設けられ、前記多数個
    のメモリセルのうち同一行に並ぶ複数個のメモリセルに
    接続される複数本のワード線と、 内部昇圧電源と、 ワード線のアクティブ時に前記内部昇圧電源に接続され
    るワード線駆動信号線と、 前記複数本のワード線のうちロウアドレスに従って１本
    のワード線を選択する時、この選択されるワード線に前
    記ワード線駆動信号線を接続するワードドライバと、 前記ワード線の選択後に、テスト信号を受けて、前記内
    部昇圧電源と前記選択されたワード線との間を切り離す
    分離手段とを備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記分離手段は、 前記内部昇圧電源と前記ワード線駆動信号線との間を切
    り離すことを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】 前記分離手段は、 電流経路が前記内部昇圧電源と前記ワード線駆動信号線
    との間に接続されたトランジスタで構成され、このトラ
    ンジスタは、その制御端子に前記テスト信号を受けてＯ
    ＦＦすることを特徴とする請求項２記載の半導体記憶装
    置。
  4. 【請求項４】 前記分離手段は、 前記ワード線駆動信号線と前記選択されるワード線との
    間を切り離すことを特徴とする請求項１記載の半導体記
    憶装置。
  5. 【請求項５】 前記分離手段は、 前記テスト信号を受けて、前記ワードドライバをＯＦＦ
    させる制御回路を備えることを特徴とする請求項４記載
    の半導体記憶装置。
  6. 【請求項６】 特定コラムアドレスの選択に同期して前
    記テスト信号を発生するテスト信号発生回路を備えたこ
    とを特徴とする請求項１、請求項２、請求項４又は請求
    項５記載の半導体記憶装置。
  7. 【請求項７】 テスト信号発生回路は、 特定コラムアドレスの選択を検出する検出回路と、 前記検出回路の検出信号を受け、この検出信号に同期し
    て前記テスト信号を出力するラッチ回路とを備えること
    を特徴とする請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記ラッチ回路は、 リセット信号を受けてリセットし、前記テスト信号の出
    力を停止することを特徴とする請求項７記載の半導体記
    憶装置。
  9. 【請求項９】 前記リセット信号は、選択されたワード
    線のその選択の解除時に発生することを特徴とする請求
    項８記載の半導体記憶装置。
  10. 【請求項１０】 １本のワード線の選択時に、内部昇圧
    電源を前記選択されたワード線に接続して、メモリセル
    に所定のデータを書き込み、 その後、テスト信号を発生して、前記内部昇圧電源と前
    記ワード線との接続を切り離し、この状態で前記選択さ
    れたワード線の電流リークに起因する不良を検査するこ
    とを特徴とする半導体記憶装置の検査方法。
  11. 【請求項１１】 前記選択されたワード線の検査は、 前記メモリセルに前記所定のデータとは異なるデータを
    書き込み、その後、前記内部昇圧電源と前記ワード線と
    を接続し、この状態で前記書き込んだデータを読み込
    み、この読み込んだデータが前記書き込んだデータと一
    致するか否かを判断することにより行われることを特徴
    とする請求項１０記載の半導体記憶装置の検査方法。
  12. 【請求項１２】 １本のワード線の選択時に、この選択
    されたワード線に接続される複数のメモリセルを、順
    次、そのコラムアドレスの選択により指定して、その指
    定したメモリセルに所定のデータを書き込むことを繰返
    し、 最後に指定されるメモリセルに所定のデータを書き込ん
    だ後、前記テスト信号を発生して、前記選択されたワー
    ド線の検査を行うことを特徴とする請求項１０又は請求
    項１１記載の半導体記憶装置の検査方法。
  13. 【請求項１３】 選択されたワード線のその選択の解除
    時に、前記テスト信号の発生を停止させることを特徴と
    する請求項１０又は請求項１１記載の半導体記憶装置の
    検査方法。
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