KR930000161B1 - 반도체 기억장치 - Google Patents

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KR930000161B1
KR930000161B1 KR1019890019301A KR890019301A KR930000161B1 KR 930000161 B1 KR930000161 B1 KR 930000161B1 KR 1019890019301 A KR1019890019301 A KR 1019890019301A KR 890019301 A KR890019301 A KR 890019301A KR 930000161 B1 KR930000161 B1 KR 930000161B1
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요우이찌 도비다
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미쓰비시 뎅끼 가부시끼가시야
시기 모리야
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 이 발명의 한 실시예에 의한 신호발생회로의 구성을 표시하는 블록도.
제2도는 이 발명의 다른 실시예에 의한 신호발생회로의 구성을 표시하는 블록도.
제3도는 이 발명의 또다른 실시예에 의한 신호발생회로의 구성을 표시하는 블록도.
제4도는 이 발명의 또다른 실시예에 의한 신호발생회로의 구성을 표시하는 블록도.
제5도는 이 발명의 또다른 실시예에 의한 신호발생회로의 구성을 표시하는 블록도.
제6도는 가변지연회로의 구성의 한예를 표시하는 회로도.
제7도는 가변지연회로의 구성의 다른예를 표시하는 회로도.
제8도는 가변지연회로의 구성의 또다른 예를 표시하는 회로도.
제9도는 가변지연회로의 구성의 또다른 예를 표시하는 회로도.
제10도는 고전압 검출회로의 구성을 표시하는 회로도.
제11도는 전환신호발생회로의 구성의 한예를 표시하는 회로도.
제12도는 전환신호발생회로의 구성의 다른예를 표시하는 회로도.
제13도는 타이밍 검출회로의 구성의 한예를 표시하는 회로도.
제14a도는 통상의 동작시에 있어서의 신호의 타이밍을 설명하기 위한 타이밍챠트.
제14b도는 테스트시에 있어서 신호의 타이밍을 설명하기 위한 타이밍챠트.
제15도는 테스트 신호발생회로의 구성을 표시하는 회로도.
제16도는 타이밍 검출회로의 구성의 다른예를 표시하는 회로도.
제17도는 DRAM의 주로서 X디코더의 구성을 표시하는 회로도.
제18도는 제17도의 회로의 동작을 설명하기 위한 타이밍챠트.
제19도는 DRAM의 주로서 Y디코더의 구성을 표시하는 회로도.
제20도는 DRAM의 구성을 표시하는 블록도.
제21도는 DRAM의 주로서 메모리셀 어레이의 구성을 표시하는 도면.
제22도는 제21도의 일부분의 상세한 회로도.
제23도는 제22도의 회로의 동작을 설명하기 위한 타이밍챠트.
제24도는 종래의 반도체기억장치에 사용되는 클록발생회로의 구성의 한 예를 표시하는 회로도.
제25도는 주로 워드선 구동신호와 센스 앰프 구동신호와의 타이밍을 설명하기 위한 파형도.
제26도는 워드선 구동신호와 센스 앰프 구동신호의 타이밍을 상세히 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
10a, 10b : 가변지연회로 20 : 고전압 검출회로
20a, 20b : 전환신호발생회로 30a, 30b : 타이밍 검출회로
40 : 테스트 신호발생회로 81∼83, p0, p1 : 외부단자
ø1 : 제1의 신호 ø2 : 제2의 신호
또한, 각 도중 동일부호는 동일 또는 상당부분을 표시한다.
이 발명은, 반도체 기억장치에 관하여 특히, 간편한 방법으로 테스트를 행할 수 있는 반도체기억장치에 관한 것이다.
반도체 집적회로의 제조기술의 진보와 사용자의 가격저감 요구에 의하여, 반도체기억장치의 집적도가 거의 3년에서 약 4배의 비율로서 증가하여, 현재에서는 4비트의 용량을 갖는 다아니믹 랜덤 액세스 메모리(이하, DRAM이라 부른다)가 실용화 되어가고 있다.
이와 같은 DRAM에 있어서, 예를들어 다음과 같은 테스트를 실시한 경우의 테스트 시간에 관하여 고찰한다.
우선, 모든 메모리셀에 ″0″이 데이터를 기입하고 모든 메모리셀에서 ″0″의 데이터를 판독한다. 그리고 ″1″의 데이터에 관하여도 동일한 것을 사이클 시간 10usec로서 행한다. 이 사이클 시간은, 행어드레스 스트로브(strobe) 신호
Figure kpo00000
의 최대 펄스폭에 상당한다. 이 경우의 테스트 시간(T1)은 다음식(1)으로 나타낸다.
Figure kpo00001
여기에서, 최초의 4는 ″0″의 기입, ″0″의 파독, ″1″의 기입 및 ″1″의 판독에 상당한다. 또, 다음의 4×106은 메모리 용량에 상당하여 최후의 10은 사이클 시간에 상당한다.
통상의 DRAM의 경우, 상술한 테스트를 동작 전원 전압범위의 최대치 5.5V측, 그 최소치 4.5V측, 동작 온도범위의 고온 70℃ 및 그 저온 0℃측의 4개의 조건에서 행할 필요가 있다. 이 경우, 테스트 시간(T2)은 식(2)와 같이 된다.
Figure kpo00002
상기의 값은 집적회로의 테스트 시간으로서는 매우 길고, 생산성을 저하시키고 또한 가격의 증대를 가져오게 하는 요인이 된다.
더욱, 실제로는 상술한 항목만으로는 이상 부분을 검출할 수 없는 경우가 있다. 그때문에, 예를들면 입력신호의 타이밍 조건, 어드레스 신호의 번지지정순서, 메모리셀에 기입되는 데이터의 패턴 등을 조합시킨 테스트를 행할 필요가 있다.
이와 같은 경우에는, 그 테스트 시가이 매우 길게 된다.
이 발명은, 상기와 같은 대용량 반도체기억장치의 테스트 시간을 단축하는 것을 주목적으로 하고 있다.
우선, 일반적인 DRAM의 한예에 관하여 설명한다.
제20도는, 종래로 부터 사용되고 또한 이 발명이 적용되는 DRAM의 전체구성을 표시하는 블록도이다.
제20도에서, 판독부가 표시되고 기입부는 생략되어있다.
제20도에 있어서, 메모리셀 어레이(100)에는 정보를 기억하기 위한 복수개의 메모리셀이, 행 및 열상으로 배열되어 있다.
어드레스 버퍼(200)는, 외부단자(p0∼pn)에 외부로 부터 부여되는 외부 어드레스 신호(A0∼An)를 받아, 내부 어드레스 신호를 발생한다.
X디코더(300)는, 어드레스 버퍼(20)로 부터의 내부 어드레스 신호를 디코드하여, 메모리셀 어레이(100)내의 대응하는 행을 선택한다.
Y디코더(400)는, 어드레스 버퍼(200)로 부터의 내부 어드레스 신호를 디코드하여, 메모리셀 어레이(100)내의 대응하는 행을 선택한다.
(센스 앰프＋I/O블록(500)은, 메모리셀 어레이(100)내의 선택된 1행분의 메모리셀에서 판독된 정보를 검지 및 증폭하여, 그들의 정보중 Y디코더(400)에 의하여 선택된 정보를 출력 앰프(600)에 전달한다. 출력 앰프(600)는, (센스 앰프 ＋ I/O)블록 (500)에서 전달된 정보를 증폭하여, 그것을 출력버퍼(700)에서 출력한다. 출력버퍼 (700)는, 출력 앰프(600)에서 부여되는 정보를 출력 데이터(Dout)로서 외부에 출력한다.
또한, 제어신호 발생계(800)는 외부단자(81∼83)에 부여되는 열어드레스 스트로브 신호
Figure kpo00003
, 행어드레스 스트로브 신호
Figure kpo00004
및 기입신호
Figure kpo00005
를 받아, 각 부분의 동작 타이밍을 제어하기 위한 각종 제어신호를 발생한다.
제21도는, 제20도에 표시되는 메모리셀 어레이(100)의 구성을 표시하는 도면이다.
제21도에 있어서 복수의 비트선 BL 및
Figure kpo00006
가 되돌아와서 비트선을 구성하고 있다. 복수의 비트선대(線對) BL,
Figure kpo00007
에 교차하도록, 복수의 워드선(WL)이 배열되어 있다. 각 비트선(BL)과 1개 걸러 워드선(WL)과의 교점에 메모리셀(MC)이 설치되고, 각 비트선(
Figure kpo00008
)과 다른 1개 걸러 워드선(WL)과의 교점에 메모리셀(MC)이 설치되어 있다.
각 비트선대(BL,
Figure kpo00009
)에는, 프리챠지 (pre-charge) /이퀼라이즈(equalize)회로(110)가 설치되어 있다. 각 프리챠지/이퀼라이즈 회로(110)는, 대응하는 비트선 (BL,
Figure kpo00010
)상의 전위를 평형화하고, 또한 그 비트선대(BL,
Figure kpo00011
)를 소정의 전위(VB)에 프리챠지 한다.
또한, 각 비트선대(BL,
Figure kpo00012
)에는 센스 앰프(510)가 접속되어 있다. 각 센스 앰프(510)는, 제1 및 제2의 신호선(L1,L2)을 사이에 두고 부여되는 제1 및 제2의 센스 앰프 활성화 신호(øA,øB)에 응답하여 활성화되어, 대응하는 비트선대 (BL,
Figure kpo00013
)상의 전위차를 검지하여 자동적으로 증폭한다.
복수의 비트선대(BL,
Figure kpo00014
)의 각각은, 트랜스퍼 게이트(T1,T2)를 사이에 두고 데이터 입출력 버스(I/O,
Figure kpo00015
)에 접속되어 있다. 각 트랜스퍼 게이트(T1,T2)의 게이트에는, Y디코더(400)에서 디코더 신호가 부여된다. Y(디코더)로 부터의 디코드 신호에 응답하여, 선택적으로 1조의 트랜스퍼 게이트(T1,T2)가 온(ON)하고, 그것에 의하여 대응하는 1조의 비트선대(BL,
Figure kpo00016
)가 데이터 입출력 버스(I/O,
Figure kpo00017
)에 접속된다.
제22도는, 제21도에 표시하는 1조의 비트선대(BL,
Figure kpo00018
)에 대응하는 부분을 상세히 표시한 회로도이다.
제22도에는, 1개의 워드선(WL) 및 그 워드선(WL)과 비트선(BL)과의 교점에 설치되는 메모리셀(MC)이 표시된다. 메모리셀(MC)은, n채널 절연게이트 전계효과 트랜지스터(이하, n-FET라 칭함)로서 이루어지는 트랜지스터(Qs) 및 정보가 기억되는 메모리 용량(Cs)을 포함한다. 메모리용량(Cs)의 한쪽의 전극은 기억노드(Ns) 및 선택 트랜지스터(Qs)를 사이에 두고 비트선(BL)에 접속되고, 다른쪽의 전극은 접지선에 접속되어 있다. 선택 트랜지스터(Qs)의 게이트 전극은 워드선(WL)에 접속되어 있다.
비트선대(BL,
Figure kpo00019
)는 n-FET(Q1,Q2)를 사이에 두고 전원선(L3)에 접속되어 있다. 전원선(L3)에는, 전원전위(Vcc)의 약 절반의 일정전압(Vs)이 부여된다.
n-FET(Q1,Q2)의 게이트에, 신호선(L4)을 사이에 두고「H」레벨의 프리챠지 신호(øp)가 부여되면, 비트선대(BL,
Figure kpo00020
)가 전위(Vs)에 프리챠지 된다. 또, 비트선대 (BL,
Figure kpo00021
)간에는 n-FET(Q3)가 접속되어 있다.
대기시의 최초에, n-FET(Q3)의 게이트에 신호선(L5)을 사이에 두고「H」레벨의 이퀼라이즈 신호(øe)가 부여되면, 비트선대(BL,
Figure kpo00022
)상의 전위가 평활화 된다.
한편, 센스 앰프(510)는 p채널 절연게이트 전계효과 트랜지스터(이하, p-FET라 칭한다)(Q4,Q5) 및 n-FET(Q6,Q7)를 포함한다.
p-FET(Q4)는 센스 앰프 활성화 신호(øA)를 받는 제1의 신호선(L1)과 비트선 (BL)과의 사이에 접속되어, p-FET(Q5)는 제1의 신호선(L1)과 비트선(
Figure kpo00023
)과의 사이에 접속되어 있다.
또, n-FET(Q6)는 비트선(BL)과 센스 앰프 활성화 신호(øB)를 받은 제2의 신호선(L2)과의 사이에 접속되어, n-FET(Q7)는 비트선(
Figure kpo00024
)과 제2의 신호선(L2)과의 사이에 접속되어 있다.
p-FET(Q4) 및 n-FET(Q6)의 게이트는 비트선(
Figure kpo00025
)에 접속되어, p-FET(Q5) 및 N-FET(Q7)의 게이트는 비트선(BL)에 접속되어 있다. 비트선(BL) 및
Figure kpo00026
과 접지선과의 사이에는, 각각 기생(寄生)용량(C1) 및 C2가 존재한다.
제1의 신호선(L1)은 p-FET(Q8)를 사이에 두고, 전원전위(Vcc)를 받는 단자에 접속되어, 제2의 신호선(L2)은 n-FET(Q9)를 사이에 두고 접지선에 접속되어 있다.
p-FET(Q8)의 게이트에는 센스 앰프의 동작 타이밍을 제어하는 센스 앰프 구동신호(
Figure kpo00027
)가 부여되어, n-FET(Q9)의 게이트에는 센스 앰프의 동작 타이밍을 제어하는 센스 앰프 구동신호(øs)가 부여된다.
또한, 전위(VB)는 통상 1/2ㆍVcc에 유지된다. 또, VTP는 P-FET(Q4,Q5)의 스레시홀드 전압, VTS는 n-FET(Q6,Q7)의 스레시홀드 전압이다.
다음에, 제23도에 표시되는 타이밍챠트를 참조하면서, 제20도∼제22도의 DRAM의 동작에 관하여 설명한다.
제23도에는, 메모리셀(MC)에 논리 ″1″의 정보가 기억되어 있어, 이 기억된 정보 ″1″를 판독하는 경우의 동작이 표시된다. 시각 t0에서 시각 t1의 사이에 있어서 n-FET(Q1∼Q3)가 온이되어 있다. 그것에 의하여, 비트선대(BL,
Figure kpo00028
)가 전원선 (L3)에 결합되어, 그 전위가 VB(=Vcc/2)로 유지됨과 아울러 양 비트선 (BL,
Figure kpo00029
)간의 전위가 평형화 되어있다. 이때, 센스 앰프(510)를 활성화하기 위한 제1 및 제2의 신호선 (L1,L2)의 전위는 각각
Figure kpo00030
로 유지되어 있다.
시각 t2에 있어서, 프리챠지 신호(øp) 및 이퀼라이즈 신호(øe)가「L」레벨이 된다. 이것에 의하여, n-FET(Q1,Q2)가 오프(off)한다. 시각 t3에 있어서, 워드선 구동신호(R)가 입상(立上)하고, 선택된 워드선(WL)에 부여되면 선택 트랜지스터 (Qs)가 온하여, 기억노드(Ns)에 비축되어 있던 전하기 비트선(BL)상에 이동한다. 그결과, 비트선(BL)의 전위가 ΔV로 상승한다. 이 상승치(ΔV)는, 메모리 용량(Cs)의 용량치, 비트선(BL)의 기생용량(C1)의 용량치 및 기억노드(Ns)이 기억전압에 의하여 결정되며, 통상 100∼200mV정도의 값이 된다.
다음에, 시각 t4에 있어서 센스 앰프 구동신호(øs)가 상승하여 센스 앰프 구동시호(
Figure kpo00031
)가 하강한다. 그것에 의하여, p-FET(Q8) 및 n-FET(Q9)가 온하고 제1의 신호선(L1)의 전위가 상승하고 또한 제2의 신호선(L2)의 전위가 하강하기 시작한다. 이 제1 및 제2의 신호선(L1,L2)의 전위가 상승 및 하강에 의하여, p-FET(Q4,Q5) 및 n-FET(Q6,Q7)으로 이루어지는 플립플롭(flip-flop)회로 센스 앰프 동작을 개시한다.
그결과, 비트선(
Figure kpo00032
)간의 미소한 전위차(ΔV)가 증폭된다. 비트선(BL)의 전위가 ΔV만큼 상승한 것에 의하여 n-FET(Q7)가 온한다. 그 결과, 비트선(
Figure kpo00033
)의 기생용량(C2)에 비축되어 있던 전하가 n-FET(Q7), 제2의 신호선(L2) 및 n-FET(Q9)를 사이에 두고 발전되어, 시각 t5에 있어서 거의 0V가 된다.
한편, 비트선(BL)의 전위가 하강하는 것에 의하여 p-FET(Q4)가 온한다. 그결과, 비트선(BL)의 전위가 Vcc레벨까지 상승한다. 그것때문에, 기억노드(Ns)의 전위는 다시 고레벨(Vcc-VTS)이 되어, 기억노드(Ns)의 논리레벨이 재생된다. 이상이 메모리셀(MC)로 부터의 정보의 판독, 증폭 및 재생까지의 동작이다. 이런 일련의 동작이 종료하면, DRAM은 다음의 동작에 대비하여 대기상태로 들어간다.
우선, 시각 t8에 있어서, 워드선 구동신호(R)의 하강에 의하여 워드선(WL)의 전위가 하강하면, 선택 트랜지스터(Q3)가 오프한다. 이것에 의하여, 메모리셀(MC)은 대기상태로 된다.
다음에, 시각 t10에 있어서 센스 앰프 구동신호(øs,øs)가 각각 하강 및 상승을 개시하여, 시각 t1에서 각각「L」레벨,「H」레벨이 된다. 이것에 의하여, p-FET(Q8) 및 n-FET(Q9)는 오프한다.
다시금, 시각 t12에 있어서, 이퀄라이즈 신호(øe)가 상승을 개시한다. 이것에 의하여, n-FET(Q3)가 온하고 비트선(BL,
Figure kpo00034
)이 상호 결합된다. 그결과, 전위레벨의 높은 비트선(BL)에서 전위레벨의 낮은 비트선(
Figure kpo00035
)에 전하가 이동하여, 거의 시각 t13에서 양 비트선(BL,
Figure kpo00036
)이 동전위(VB)(=Vcc/2)로 된다. 이때 동시에, 고임피던스 상태로 되어 있는 제1 및 제2의 신호선(L1,L2)과 비트선(BL,
Figure kpo00037
)과의 사이에 전하의 이동이 생긴다.
그결과, 제1 및 제2의 신호선(L1,L2)의 전위레벨은, 각각
Figure kpo00038
이 된다.
다음에, 시각 t14에 있어서 프리챠지 신호(øp)가 상승을 개시하다. 그것에 의하여, n-FET(Q1,Q2)가 온이되고 비트선대(BL,
Figure kpo00039
)가 전원선(L3)에 결합된다.
그결과, 비트선대(BL,
Figure kpo00040
)의 전위레벨이 안정화되어 DRAM은 다음의 판독동작에 대비하게 되는 것이 된다.
제24도는, 워드선 구동신호(R)에 응답하여 센스 앰프 구동신호(øs)를 발생하기 위한 종래의 클럭 발생회로를 표시하는 회로도이다.
또한, 워드선 구동신호(R)는, X디코더에 의하여 선택된 워드선의 전위를 입상하기 위한 신호이다. 이 클럭 발생회로는, 복수의 인버터 회로(121∼12n)는 입력단자 (i1)와 출력단자(o1)와의 사이에 직렬로 접속되어 있다.
인버터 회로(121∼12n)의 각각은, 전원단자(v1)와 접지선과의 사이에 접속점 (N1)을 사이에 두고 직렬로 접속된 p-FET(Q10) 및 n-FET(Q11)를 포함한다.
입력단자(i1)에 워드선 구동신호(R)가 부여되면, 그 신호는 인버터( 121 ∼12n)에 의하여 순차 반전되어 출력단자(o1)에서 센스 앰프 구동신호(øs로서 출력된다.)
워드선 구동신호(R)와 센스 앰프 구동신호(øs)와의 사이의 시간차는, 각각의 인버터(121∼12n)에 있어서의 신호전반(傳搬) 지연시간(이하, 지연시간이라 부른다)의 합에 의하여 결정된다. 이 워드선 구동신호(R)와 센스 앰프신호(øs)와의 사이에 필요한 시간차에 응하여, 인버터 회로의 수와 각 인버터 회로의 지연시간이 선출된다. 이 지연시간의 설정은, 예를들어 FET(Q10,Q11)의 사이즈를 변화시켜 FET의 전달 콘덕트턴스(gm)를 변경하는 것에 의하여 행하여지다.
제25도는, 워드선 구동신호(R) 및 센스 앰프 구동신호(øs)의 타이밍 및 비트선 (BL) 및 제2의 신호선(L2)의 전위변화를 설명하기 위한 파형도이다.
여기에서, 제22도의 메모리셀(MC)에서 ″0″의 데이터가 판독되는 것으로 한다.
제25도에 있어서, 시각 t0에 있어서 워드선 구동신호(R)가「H」레벨로 입상하면, 선택된 워드선(WL)의 전위가「H」레벨이 된다.
워드선 구동신호(R)가 n-FET의 스레시홀드 전압(VTS)에 달하면, 메모리셀 (MC)내의 선택 트랜지스터(Qs)가 도통하여, 그 메모리셀(MC)에 기억된 데이터가 비트선(BL)에 판독된다.
이경우, 메모리셀(MC)는 ″0″의 데이터를 기억하고 있다고 가정하고 있으므로, 메모리셀(MC)내의 기억노드(Ns)의 전위는 0V로 되어있다. 이것때문에, 선택 트랜지스터(Qs)이 도통에 따라 1/2ㆍVcc레벨에 설정되어 있는 비트선(BL)에서 기억노드 (Ns)에 전하가 이동한다.
그결과, 비트선(BL)의 전위가 저하하다. 이 비트선(BL)의 전위는 전하속도, 선택 트랜지스터(Qs)의 전달 콘덕턴스와 메모리 용량(Cs)의 용량치에 의하여 결정되어, 비교적 늦다. 비트선(BL)의 전위가 될 수 있는대로 저하한 시점에서 센스 앰프(510)의 동작을 개시시킨쪽이, 안정된 동작이 행하여진다. 그러나, 그 개시시작이 늦으면 그 DRAM의 동작속도가 늦어진다. 그것때문에, 시각 t0에서 20ns 정도 늦은 적절한 시각 t1에 있어서, 센스 앰프 구동신호(øs)가 부여된다.
시각 t1에 있어서, 센스 앰프 구동신호(øs)가 스레시홀드 전압(VTS)에 도달하면 n-FET(Q9)(제22도)가 도통하기 시작하여, 제2의 신호선(L2)의 전위가 저하하기 시작한다.
이것에 의하여, 센스 앰프(510)의 동작이 개시되어 제2의 신호선(L2)의 전위의 저하에 따라, 비트선(BL)의 전위가 저하한다.
이와 같이 하여, 비트선(BL)상의 신호의 증폭이 행하여진다.
상기와 같이, DRAM의 동작속도를 빨리하기 위하여는 시각 t0에서 시각 t1까지의 지연시간은 짧을수록 바람직스럽다. 이 지연시간을 결정하는 주요인은, 비트선(BL) 및
Figure kpo00041
간에 존재하는 전기적인 비평형이다. 이 전기적인 비평형은, 예를 들면 제22도에 표시하는 n-FET(Q6) 및 (Q7)의 사이의 스레시홀드 전압의 차, 비트선 (BL) 및
Figure kpo00042
에 다른 회로에서 부여되는 노이즈 전압의 차등에 의한 것이다. 메모리셀로 부터의 판독전압이 전압으로 표시된 비평형의 값의 합보다도 커진 시각에서 센스 앰프의 동작을 개시시키면, 정확한 증폭동작이 행하여지게 된다.
센스 앰프이 오동작하지 않는 시각의 한계점을 정확하게 계산하는 것은 곤란하므로, 실제로는 실험적으로 그 시각이 설정된다. 단, 센스 앰프가 오동작하지 않는 시각의 한계점은 메모리셀의 엑세스 순서, ″1″ 및 ″0″의 데이터의 조합 등의 조건에 의하여 달라지게 된다.
실험에서, 모든 조건에 관한 한계점을 구하는 것은 일반적으로 곤란하므로, 실제로는 어떤 실험에 의하여 구하여진 한계점 보다도 늦은 시각에 시각 t1가 설정된다.
제26도는, 상기 설명의 이해를 용이하게 하기 위하여 제25도를 확대한 도면이다. 단, 제2의 신호선(L2)의 전위의 파형도 생략되어 있다.
제26도에 있어서, 시각 t20∼t22는 각각 다른 조건에서 얻어지는 센스 앰프의 동작의 한계점이다. 시각 t21은 가장 완만한 조건에서 얻어지는 한계점이며, 시각 t22는 가장 엄한 조건에서 얻어지는 한계점이다. 그러나, 이들의 한계점은 어디까지나 가상적인 것으로서, 실험적으로 시각 t21과 t22와의 사이의 어떤 시각밖에 얻을 수 없다.
제26도에 있어서는, 시각 t20이 대표적인 한계점이다. 이와 같이, 시각 t20으은 실제로는 폭을 갖는 것이 된다.
상기의 설명은, 복수의 메모리셀의 특성이 균일하다는 것을 전제로 하고 있다. 이것에 대하여, 4M 비트 메모리와 같이 다수의 메모리셀을 가지는 DRAM에 있어서는, 제조중에 혼입되는 먼지 등에 의한 결함에 의하여 1개의 메모리셀 내의 선택 트랜지스터의 스레시홀드 전압이 이상하게 높아지는 수가 있다. 이 경우에는, 선택 트랜지스터의 전달 콘덕턴스가 저하하여, 비트선의 전위저하가 늦어진다. 그결과, 센스 앰프가 오동작하지 않는 시각의 한계점도 늦어지는 것이 된다.
시각 t30∼t32는, 이상의 메모리셀이 존재하는 경우에 있어서, 센스 앰프가 오동작하지 않는 시각의 한계점을 표시하고 있다.
여기에서 문제가 되는 것은, 실제로 센스 앰프가 증폭동작을 행하는 시각 t1이, 가장 엄한 조건에서 얻어진 한계점의 시각 t32보다도 얼마인가 빠른 것이다.
이 경우에는, 인접하는 메모리셀에 기억되는 데이터 등의 조건에 의하여, DRAM이 정상으로 동작하거나 정상으로 동작하지 않거나 한다. 이 가장 엄한 조건은, 통상 여러가지 조건의 조합에 의하여 생기며, 그것을 한정된 시간내에 제조자가 검출하는 것은 매우 곤란한다.
그결과, 이같은 이상한 메모리셀을 가지는 DRAM의 사용자에 의하여 사용하는 것이 된다. 이것때문에, 실제의 사용시에서의 특정한 조건에 있어서, DRAM이 오동작한다는 문제점이 있었다.
이 발명의 목적은, 이상부분이 존재하느냐 아니냐를 용이하게 테스트할 수 있는 반도체기억장치를 얻을 수가 있다. 이 발명에 관한 반도체기억장치는, 외부단자를 가지고 그 외부단자에 부여되는 신호에 응답하여 동작하는 반도체기억장치이며, 테스트 신호발생 수단, 제1의 기능수단, 지연수단 및 제2의 기능수단을 구비한다.
테스트 신호발생 수단은, 외부단자에 통상의 동작시와는 다른 소정의 상태의 신호가 부여된 것에 응답하여, 테스트 신호를 발생한다.
제1의 기능수단은, 소정의 제1의 신호에 응답하여 동작한다. 지연수단은, 제1의 신호를 받아 그 제1의 신호를 소정의 지연시간 지연시켜서 제2의 신호로서 출력한다. 지연시간은, 테스트 신호에 응답하여 변화하도록 되어있다.
제2의 기능수단은, 지연수단에서 출력되는 제2의 신호에 응답하여 동작한다. 이 발명에 관한 반도체기억장치에 있어서는, 테스트시에 외부단자에 통상의 동작시와는 다른 소정의 상태의 신호가 부여되면, 테스트 신호발생 수단에서 테스트 신호가 발생된다. 이것에 의하여, 지연수단에서 출력되는 제2의 신호의 타이밍이 변화한다. 소정의 지연시간은 여유를 가지고 설정되어 있으므로, 그 반도체기억장치에 이상부분이 존재하지 않을때에는, 제2의 신호의 타이밍이 변화하여도 제2의 기능수단은 오동작하지 않는다. 그러나, 그 반도체기억장치에 이상부분이 존재할 때에는, 제2의 신호의 타이밍이 변화하는 것에 의하여 제2의 기능수단이 오동작한다.
따라서, 지연수단에 있어서의 지연시간을 변화시키는 것에 의하여, 이상부분이 존재하는지 아닌지를 검출할 수가 있다.
[실시예]
이하, 이 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
제1도는, 이 발명의 한 실시예에 의한 DRAM에 포함되는 신호발생회로의 구성을 표시하는 블럭도이다. 이 실시예의 DRAM의 다른 부분의 구성은, 제20도∼제22도에 표시되는 DRAM의 구성과 마찬가지이다.
제1도에 있어서, 제1의 신호(ø1)는 예를들어 워드선 구동신호(R)에 해당하며, 제2의 신호(ø2)는 센스 앰프 구동신호(øs)에 상당한다.
고전압 검출회로(20)는, 열어드레스 스트로브 신호(
Figure kpo00043
)를 받는 외부단자 (81)에 접속되어 있다. 고전압 검출회로(20)는, 외부단자(81)에 소정의 고전압이 부여되면, 제어신호(C, C)를 발생한다. 가변지연회로(10a)는, 제1의 신호(ø1)를 받아 그것을 소정의 지연시간 만큼 지연시켜서 제2의 신호(ø2)로서 출력한다.
제1의 신호(ø1)가 워드선 구동신호(R)이며 또한 제2의 신호(ø2)가 센스 앰프 구동신호(ø2)인 경우에는, 시각(t0)에서 제1의 신호(ø1)가 입상한 후, 시각 (t1)에서 제2의 신호(ø2)가 입상하도록, 지연시간이 D1에서 설정되어 있다(제26도 참조).
한편, 고전압 검출회로(20)에서 제어신호(C,
Figure kpo00044
)가 발생되었을 때에는, 제26도에 표시하는 시각(t30∼t32)보다도 빠른 시각(t4)에서 제2의 신호(ø2)가 입상하도록, 지연시간이 D4에 변화한다. 그것때문에, 그 DRAM에 이상한 부분이 존재할때에는 센스 앰프가 오동작하는 것이 된다.
따라서, 테스트시에 외부단자(81)에 고전압을 부여하는 것에 의하여, 그 DRAM이 이상한 특성을 갖느냐 아니냐를 용이하게 검출할 수가 있다.
제2도는, 이 발명의 다른 실시예에 의한 DRAM에 포함되는 신호발생회로의 구성을 표시하는 블록도이다.
제2도에 있어서 타이밍 검출회로(30a)는, 열어드레스 스트로브 신호(
Figure kpo00045
)가 부여되는 외부단자(81), 행어드레스 스트로브 신호(
Figure kpo00046
)가 부여되는 외부단자 (82) 및 기입신호(
Figure kpo00047
)가 부여되는 외부단자(83)에 접속되어 있다.
타이밍 검출회로(30a)는, 열어드레스 스트로브 신호(
Figure kpo00048
), 행어드레스 스트로브 신호(
Figure kpo00049
) 및 기입신호(
Figure kpo00050
)의 타이밍이 통상의 타이밍과는 다른 소정의 타이밍일때 테스트 신호(T)를 발생한다.
예를들면, 열어드레스 스트로브 신호(
Figure kpo00051
)가「L」레벨에 입하할때에 행어드레스 스트로브 신호(
Figure kpo00052
) 및 기입신호(
Figure kpo00053
)가「L」레벨인 경우에, 테스트 신호 (T)가 발생된다.
전환신호발생회로(20a)에는, 타이밍 검출회로(30a)에서 테스트 신호(T)가 부여됨과 아울러, 외부단자(p0)를 사이에 두고 외부 어드레스 신호(A0)가 부여된다. 전환신호발생회로(20a)는, 외부 어드레스 신호(A0)가「H」레벨일때, 테스트 신호 (T)에 응답하여 제어신호(C,
Figure kpo00054
)를 발생한다. 이 제어신호(C,
Figure kpo00055
)에 응답하여, 가변지연회로 (10a)의 지연시간이 단축된다.
제1도의 실시예에 있어서는, 외부단자(81)에 부여되는 전압이 통상의 동작시의 전압보다도 높은 경우에 테스트 동작이 실행되는 것에 대하여, 제2도의 실시예에 있어서는, 외부단자(81∼83)에부여되는 열어드레스 스트로브 신호(
Figure kpo00056
), 행어드레스 스트로브 신호(
Figure kpo00057
), 행어드레스 스트로브 신호(
Figure kpo00058
) 및 기입신호(
Figure kpo00059
)의 타이밍이 통상의 동작시의 타이밍과 다른 경우에, 테스트 동작이 실행된다.
제3도는, 이 발명의 또 다른 실시예에 의한 DRAM에 포함되는 신호발생회로의 구성을 표시하는 블록도이다.
제3도에 있어서, 타이밍 검출회로(30a)는 제2도에 실시예에 있어서의 타이밍 검출회로 (30a)와 마찬가지이다. 전환신호발생회로(20b)에는, 타이밍 검출회로 (30a)에서 테스트 신호가 부여됨과 아울러, 외부단자(p0) 및 (p1)을 사이에 두고 외부 어드레스 신호(A0) 및 (A1)에 부여된다.
전환신호발생회로(20b)는, 테스트 신호(T)에 응답하여, 외부 어드레스 신호 (A0) 및 (A1)에 따라, 제어신호(C)및 (D)를 발생한다.
가변지연회로(10b)는, 제어신호(C) 및 (D)에 따라 그 지연시간을 3단계 또는 4단계로 변화시킨다. 따라서, 제3도의 실시예에 있어서는 여러가지의 조건에서 테스트를 행하는 것이 가능하게 된다.
제4도는, 이발명의 또 다른 실시예에 의한 DRAM에 포함되는 신호발생회로의 구성을 표시하는 블록도이다.
제4도에 있어서, 고전압 검출회로(20)는 제1도에 표시되는 고전압 검출회로 (20)와 마찬가지다.
따라서, 외부단자(81)에 고전압이 부여되면 제어신호(CO)가 발생된다.
테스트 신호발생회로(40)는, 외부단자(82)에 부여되는 행어드레스 스트로브 신호(
Figure kpo00060
)가「L」레벨 일때에, 고전압 검출회로(20)로 부터의 제어신호(CO)에 응답하여 테스트 신호(T)를 발생한다.
전환신호발생회로(20b) 및 가변지연회로(10b)는 제3도에 표시되는 전환신호발생회로(20b) 및 가변지연회로(10b)와 마찬가지다.
제5도는, 이 발명의 또다른 실시예에 의한 DRAM에 포함되는 신호발생회로의 구성을 표시하는 블록도이다. 제5도에 있어서, 고전압 검출회로(20)는 제1도에 표시되는 고전압 검출회로(20)와 마찬가지이다. 즉, 외부단자(81)에 고전압이 부여되면 고전압 검출회로(20)에서 제어신호(CO)가 발생된다. 이 제어신호(CO)는 고전압 검출회로 (20)에 래치된다.
타이밍 검출회로(30b)는, 외부단자(81∼83)에 부여되는 열어드레스 스트로브 신호(
Figure kpo00061
), 행어드레스 스트로브 신호(
Figure kpo00062
) 및 기입신호(
Figure kpo00063
)의 타이밍이 통상의 동작시에 타이밍과 다를때에, 제어신호 (CO)에 응답하여 테스트 신호(T)를 바생한다. 전환신호발생회로(20b) 및 가변지연회로(10b)는, 제3도에 표시되는 전환신호발생회로(20b) 및 가변지연회로(10b)와 마찬가지다.
일반적으로, DRAM의 테스트는 제조자에 의하여 행하여진다. 그것때문에, 사용자가 그 DRAM을 사용할때에는 그 DRAM이 간단하게 테스트 동작의 상태로 들어가지 않도록 하는 것이 필요하다. 일반적으로 반도체 기억장치에 있어서는, 소자의 실장밀도 (實裝密度)를 올리기 위하여, 외부단자의 수를 최소한으로 할 필요가 있다.
그것때문에, 그 반도체 기억장치를 테스트 동작의 상태로 설정하기 위하여 외부단자를 별도로 설치하는 것은 바람직하지 못하다.
따라서, 이 발명의 실시예에 있어서는 DRAM을 특별한 외부단자를 설치하는 일 없이 테스트 동작의 상태로 설정하기 위하여, 다음의 방법이 사용된다.
(1) 외부단자에 부여하는 전압을 통상의 사용범위 외의 전압으로 설정한다.
(2) 외부단자에 부여되는 입력신호의 타이밍을 통상의 사용범위 외의 타이밍을 설정한다.
(3) (1)의 방법과 (2)의 방법과의 조합으로 행한다.
제1도의 실시예가 (1)의 방법에 상당하고, 제2도 및 제3도의 실시예가 (2)의 방법에 상당한다. 또, 제4도 및 제5도의 실시예가 (3)의 방법에 상당한다.
특히, 제5도의 실시예에 있어서는 DRAM의 통상의 사용시에 정기적인 노이즈 등에 의하여 그 DRAM이 테스트 상태로 간단하게 들어가지 않도록, 외부단자에 부여되는 전압조건과 타이밍 조건과의 쌍방이 부여되었을 때에만, 테스트 상태로 설정된다.
이것때문에, 통상의 사용시에 잘못하여 테스트 동작이 행하여지는 일은 없다. 또한, 가변지연회로의 지연시간을 제어하기 위한 제어신호를 발생하는 회로의 구성은, 제1도∼제5도에 표시되는 구성에 한정되지 않고, 외부 단자에 부여되는 신호의 상태가, 통상의 동작시와는 다른 소정의 상태로 되었다는 것에 응답하여 제어 신호를 발생하는 회로이면 다른 구성이라도 좋다.
제6도는, 제1도 및 제2도에 표시되는 가변지연회로(10a)의 구성의 한예를 표시하는 회로도이다. 제6도에 있어서, 입력단자(I1)와 출력단자(O1)와의 사이에, 인버터 회로(11) 및 (12)가 노드(N2)를 사이에 두고 직렬로 접속되어 있다.
인버터 회로(11)는 p-FET(Q61) 및 n-FET(Q62)를 포함한다. 인버터 회로(12)는, p-FET(Q63) 및 n-FET(Q64)를 포함한다. 노드(N2)와 접지선과의 사이에는, n-FET(Q65) 및 용량(C1)이 직렬로 접속되어 있다.
n-FET(Q65)의 게이트는, 제어신호(C)를 받는 제어단자(c1)에 접속되어 있다. 통상의 동작시에는, 제어단자(c1)에 부여되는 제어신호(C)는「H」레벨로 되어 있어, n-FET(Q65)는 온하고 있다. 그것에 의하여, 용량(C1)이 인버터 회로(11)의 부하용량으로써 작용한다. 그 결과, 인버터 회로(11)의 동작속도가 늦어진다. 이 상태에서, 제26도에 표시되는 워드선 구동신호(R)와 센스 앰프 구동신호(øs)와의 시간관계가 설정된다.
테스트시에는, 제어단자(c1)에 부여되는 제어신호(C)가「L」레벨이 되어, n-FET(Q65)가 오프한다. 그 결과, 인버터 회로(11)의 부하용량이 작게 되므로 그 동작속도가 빨라진다.
이것에 의하여, 센스 앰프 구동신호(øs)이 입상을 제26도에 표시되는 시각 (t4)에 설정하는 것이 가능하게 된다.
또한, 복수의 인버터 회로의 출력에 부하용량을 접속하는 것에 의하여 제2의 신호(ø2)의 입상 시각을 조절하는 것도 가능하다.
제7도는, 제1도 및 제2도에 ㅍ시되는 가변지연회로(10a)의 구성의 다른예를 표시하는 회로도이다. 제7도의 가변지연회로(10a)에는, 제6도의 용량(C1) 대신에, 전원단자(v2)와 노드(N2)와의 사이에 직렬로 접속된 p-FET(Q66,Q67) 및 접지선과 노드(N2)와의 사이에 직렬로 접속된 n-FET(Q68,Q69)가 설치되어 있다.
p-FET(Q67)의 게이트는, 제어신호(C)를 받는 제어단자(c2)에 접속되어, n-FET(Q68)의 게이트는제어신호(
Figure kpo00064
)를 받는 제어단자(c3)에 접속되어 있다. p-FET(Q66) 및 n-FETQ(69)는, 인버터 회로(11)의 보조 트랜지스터로써 작용한다. 통상의 동작시에는, 제어신호(C)가「H」레벨, 제어신호(
Figure kpo00065
)가「L」레벨로 되어 있어, p-FET(Q67) 및 n-FET(Q68)은 오프하여 있다.
이상태에서, 제26도에 있어서의 워드선 구동신호(R)와 센스 앰프 구성신호 (øs)와의 시각관계가 결정된다. 테스트시에는, 제어신호(C)가「L」레벨, 제어신호 (
Figure kpo00066
)가 「H」레벨로 되어, p-FET(Q67) 및 n-FET(Q68)이 온한다.
그 결과, p-FET(Q66) 및 n-FET(Q69)가 인버터 회로(11)의 동작과 동시에 작용하는 것이 된다. 그것때문에, 인버터 회로(11)의 구동능ㄺ이 향상하여 동작속도가 빨라진다. 따라서, 센스 앰프 구동신호(øs)의 입상시각을 제26도에 있어서의 시각 (14)에 설정하는 것이 가능하게 된다.
또한, 상기 실시예에서는 인버터회로의 보조트랜지스터로서 1개의 p-FET 및 1개의 n-FET가 설치되어 있으나, 제2의 신호(ø2)의 입상시각의 초점을 용이하게 하기 위하여, 보조 트랜지스터로써 복수의 FET를 설치하여도 좋다.
이 경우에는, 보조 트랜지스터의 수에 대응하여 제어신호의 수도 증가시킬 필요가 있다. 또, p-FET 및 n-FET의 어느쪽인가 1개만을 설치하여도 좋다. 더우기, 복수의 인버터 회로의 출력에 보조 트랜지스터를 부과하여도 좋다. 제8도는, 제1도 및 제2도에 표시되는 가변지연회로(10a)의 구성의 또다른 예를 표시하는 회로도이다. 제8도에 있어서, 인버터 회로(12)와 출력단자(01)와의 사이에, n-FET(Q70) 및 p-FET (Q71)으로 이루어지는 트랜스미숀게이트(transmission-gate)(TG1)가 접속되어 있다.
또, 입력단자(I1)와 출력단자(O1)와의 사이에는 n-FET(Q72) 및 p-FET (Q73)으로 이루어지는 트랜스미숀게이트(TG2)가 접속되어 있다. n-FET(Q78) 및 p-FET(Q73)의 게이트는 제어단자(c2)에 접속되어 있다. p-FET(Q71) 및 n-FET(Q72)의 게이트는 제어단자(c3)에 접속되어 있다.
통상의 동작시에는 제어신호(C)가「H」레벨, 제어신호(
Figure kpo00067
)가「L」레벨로 되어있어, 트랜스미숀게이트(TG1)가 도통상태, 트랜스미숀게이트(TG2)가 비도통 상태로 되어 있다.
그 결과, 입력단자(I1)에 부여되는 제1의 신호(ø1)가, 인버터(11, 12) 및 트랜스미숀게이트(TG1)를 사이에 두고 출력단자(O1)에 전달된다. 이 상태에서, 제26도에 있어서의 워드선 구동신호(R)와 센스 앰프 구동신호(øs)와의 시각관계가 결정 된다.
테스트시에는, 제어신호(C)가「L」레벨, 제어신호(
Figure kpo00068
)가「H」레벨로 되어, 트랜스미숀게이트(TG1)가 비도통상태, 트랜스미숀게이트(TG2)가 도통상태로 된다. 그 결과, 입력단자(I1)에 부여되는 제1의 신호는 트랜스미숀게이트(TG2)를 사이에 두고 출력단자(O1)에 전달된다.
이 경우에는, 2단의 인버터 회로(11) 및 12의 지연시간이 생략되기 때문에, 동작속도가 빨라진다. 따라서, 센스 앰프 구동신호(øs)의 입상시각은 제26도에 표시되는 시각(t4)에 설정하는 것이 가능하게 된다.
더우기, 상기 실시예에서는 1조의 인버터 회로(11) 및 (12)에 의하여 지연시간의 조절이 행하여지고 있으나, 더우기 많은 조의 인버터 회로에 의하여 지연시간의 조정을 행하여도 좋다. 이 경우에는, 인버터 회로의 조(祖)의 수에 대응하여 제어신호의 수를 증가시킬 필요가 있다.
제9도는, 제3도∼제5도에 표시되는 가변지연 회로(10b)의 구성의 한예를 표시하는 회로도이다. 제9도의 가변지연회로(10b)에 있어서는 노드(N2)와 접지선과의 사이에 n-FET(Q74) 및 용량(C2)가 다시금 접속되어 있다. n-FET(Q74)의 게이트는, 제어신호(D)를 받는 제어단자(c4)에 접속되어 있다. 기타의 부분의 구성은, 제6도에 표시되는 가변 지연회로(10a)의 구성과 마찬가지다. 이 가변지연회로(10b)에 있어서는, 제어단자(c1) 및 (c4)에 부여되는 제어신호(C) 및 (D)에 따라, 노드(N2)에서 부하용량(C1) 및 C2가 잘라서 떨어진 상태, 노드(N2)에 부하용량 (C1)만이 접속된 상태, 노드(N2)에 부하용량(C1) 및 (C2)가 다같이 접속된 상태가 달성된다.
따라서, 이 가변지연회로(10b)에 의하면 제2의 신호(ø2)의 입상시각을 2단 또는 3단으로 설정하는 것이 가능하게 된다. 또한, 노드(N2)에 3개 이상의 부하용량을 접속하는 것도 가능하다. 가변지연회로의 구성은 제6도∼제9도에 표시된 구성에 한정되지 않고, 기타의 구성에서도 좋다. 예를들면 제6도∼제9도에 표시되는 회로중 2개 또는 3개를 조합하는 것에 의하여 가변지연회로를 구성하여도 좋다.
제10도는, 제1도, 제4도 및 제5도에 표시하는 고전압 검출회로(20)의 구성의 한 예를 표시하는 회로도이다. 제10도에 있어서, 열어드레스 스트로브 신호(
Figure kpo00069
)를 받는 외부단자(81)와 노드(N3)와의 사이에, 복수의 n-FET(Q81∼Q8n)이 직렬로 접속되어 있다. n-FET(Q81∼Q8n)의 각각의 게이트는, 그 드레인에 접속되어 있다. 노드(N3)는 비교적 높은 저항치를 가지는 저항소자(R1)를 사이에 두고 접지되어 있다. 노드(N3)와 전원단자(v3)와의 사이에는 p-FET(Q91)이 접속되어 있다.
또, 노드(N3)는 2개의 인버터 회로(21) 및 (22)을 사이에 두고 출력단자(O2)에 접속되어 있다. 인버터 회로(21)은, 전원단자(v3)와 노드(N4)와의 사이에 접속된 p-FET(Q92) 및 노드(N4)와 접지선과의 사이에 접속된 n-FET(Q93)을 포함한다. 또, 인버터 회로(22)는 전원단자(v3)와 출력단자(O2)와의 사이에 접속된 p-FET (Q94)와 및 출력단자(O2)와 접지선과의 사이에 접속된 n-FET(Q95)를 포함한다.
노드(N4), p-FET(Q91)의 게이트 및 출력단자(O3)에 접속되어 있다. 출력단자 (O2)에서 제어신호(
Figure kpo00070
)가 출력되어, 출력단자(O3)에서 제어신호(C)가 출력된다. 다음에, 제10도의 고전압 검출회로(20)의 동작에 관하여 설명한다.
n-FET의 스레시홀드 전압(VTH)를 0.5V, 외부단자(81)과 노드(N3)와의 사이에 접속되는 n-FET(Q81∼Q8n)의 수를 13이라고 가정하면, 이들의 n-FET (Q81 ∼Q8n)을 도통상태로 하기 위하여는, 외부단자(81)와 노드(N3)와의 사이에 6.5V(0.5V×13)이상의 전압을 인가할 필요가 있다.
DRAM에 있어서「H」레벨의 입력신호의 전위의 최대치는 6.5V로 규정되어 있다. 또, 노드(N3)는 저항소자(R1)을 사이에 두고 접지되어 있으므로, 통상 그 전위는「L」레벨로 되어 있다. 그것대문에, p-FET(Q92)가 온하여 있으며 출력단자 (O3)의 전위가「L」레벨로 되어 있다.
또, p-FET(Q95)가 온하고 출력단자(O2)의 전위가「L」레벨로 되어 있다. 따라서, 제어신호(C)가「H」레벨, 제어신호()가「L」레벨로 되어 있다. 그 결과, 예를들면 제7도에 있어서 p-FET(Q67) 및 n-FET(Q68)이 비도통 상태로 되어, 제2의 신호(ø2)의 입상이 늦어진다.
다음에, 외부단자(81)에 6.5V이상의 전압이 인가한다. 예를들면, 외부단자 (81)에 10V의 전압이 인가되면 노드(N3)의 전위는 3.5V(10V-6.5V)로 된다. 그것에 의하여, n-FET(Q93)이 온하고 노드(N4)의 전위가「L」레벨이 된다.
그 결과, p-FET(Q94)가 온하여 출력단자(O2)의 전위가 전원전위(Vcc)까지 인상된다. 따라서, 제어신호(C)가「L」레벨, 제어신호(
Figure kpo00072
)가「H」레벨이 된다. 그 결과, 예를들면 제7도에 있어서 p-FET(Q67) 및 n-FET(Q68)이 도통상태로 되고, 제2의 신호(ø2)의 입상이 빨라진다.
더욱, 제어신호(C)4가「L」레벨이 되는 것에 의하여 p-FET(Q91)이 온한다. 그것때문에, 일단 외부단자(81)에 고전압이 인가되면 그 고전압의 인가가 없어지더라도, 제어신호(C) 및 (
Figure kpo00073
)의 상태는, p-FET(Q91)에 의하여 유지되는 것이 된다.
즉, 테스트의 기간중에 외부단자(81)의 열어드레스 스트로브 신호(
Figure kpo00074
)가 펄스상으로 부가되어, 그 전압이 OV로 되어도, 테스트이 상태가 유지된다. 역으로, 이 테스트의 상태를 해제하기 위하여는 DRAM에 공급되는 전원을 일단 오프로하고, 전원단자(V3)에 부가되는 전압을 OV로 저하시키면 된다.
이것에 의하여, 노드(N3)의 전위가 접지전위로 되어, 통상의 동작을 행하는 것이 가능하게 된다. 또한, 제10도의 회로에 있어서는, 고전압이 인가되는 외부단자로서 열어드레스 스트로브 신호(
Figure kpo00075
)를 받는 외부단자(81)가 사용되고 있으나, 기입신호 (
Figure kpo00076
)를 받는 외부단자(83)들의 다른 외부단자를 사용하여도 좋다.
제11도는, 제2도에 표시되는 전환신호 발생회로(20a)의 구성의 한 예를 표시하는 회로도이다. 이 전환신호 발생회로(20a)는, n-FET(Q96), p-FET(Q97), 인버터 회로(G1∼G4)및 1쇼트 펄스(shot pulse)발생회로(23)을 포함한다.
1쇼트 펄스 발생회로(23)는, 입력단자(24)에 부여되는 테스트 신호(T)의「L」레벨에서「H」레벨에의 변화를 검출하여, 정극성의 단발펄스를 발생한다. 인버터 회로(G1) 및 (G2)는 래치회로를 구성한다. 통상의 동작시에는, 테스트 신호 (T)는「L」레벨로 되어 있다.
이것에 의하여, 1쇼트 펄스 발생회로(23)의 출력은「L」레벨로 되어 있다. n-FET(Q96)은 비도통상태로 되어 있다. 그 결과, 외부단자(p0)에 부여되는 어드레스 신호(A0)는 래치회로(25)에 입력되지 않는다.
또, p-FET(Q97)은 도통상태로 되어 있다. 그것때문에, 노드(N5)의 전위가 「H」레벨에 고정된다. 그 결과, 인버터 회로(G3)에서 출력되는 제어신호(
Figure kpo00077
)가「L」레벨로 되어 인버터 회로(G4)에서 출력되는 제어신호(C)는「H」레벨이 된다.
따라서, 예를들어 제7도의 있어서 제2의 신호(ø2)의 입상이 늦어진다. 테스트시에는, 테스트 신호(T)가「L」레벨에서「H」레벨로 변화한다. 그것에 의하여, 1쇼트 펄스 발생회로(23)에서 단발펄스가 발생되어, 일정시간 n-FET(Q96)이 도통한다. 그 결과, 외부단자(p0)에 부과되어 있는 어드레스 신호(A0)가 래치회로(25)에 집어넣어, 래치된다. 이때, p-FET(Q97)오프하고 있다.
어드레스 신호(A0)가「H」레벨(″1″)일때에는, 노드(N5)의 전위가「L」레벨로 되어, 제어신호(
Figure kpo00078
)가「H」레벨, 제어신호(C)가「L」레벨로 된다. 따라서, 예를들어 제7도에 있어서 제2의 신호(ø2)의 입상이 빨라진다.
이것에 대하여, 어드레스 신호(A0)가「L」레벨(″0″)일때에는, 제어신호 (
Figure kpo00079
)는「L」레벨, 제어신호(C)는「H」레벨 그대로 변화하지 않는다, 제12도는, 제3도∼제5도에 표시되는 전원 신호 발생회로(20b)의 구성의 한 예를 표시하는 회로도이다.
제12도의 전환신호 발생회로(20b)에는, n-FET(Q98), p-FET(Q99), 래치회로 (26) 및 인버터 회로(G7,G8)가 다시금 설치되어 있다.
래치회로(26)는, 인버터회로(G5,G6)로 이루어진다.
전환신호 발생회로(20b)의 기타의 부분은, 제11도의 전환신호 발생회로(20a)와 마찬가지이다.
통상의 동작시에는, 테스트 신호(T)가「L」레벨로 되어 있으므로, p-FET (Q97,Q99)가 오프하고 있다. 그 결과, 제어 신호(C) 및 (D)는「H」레벨로 되어 있다.
따라서, 예를들면 제9도에 있어서 n-FET(Q65,Q74)가 온하고, 제2의 신호 (ø2)의 입상이 늦어진다.
테스트시에는, 테스트 신호(T)가「H」레벨로 되므로 외부단자(P0)에 부여되는 어드레스(A0)가 래치회로(25)에 집어넣어, 외부단자(p1)에 부여되는 어드레스 신호(A1)이 래치회로(26)에 잡아넣어진다.
이것에 의하여, 제어신호(C)는 어드레스 신호(A0)의 반전신호로 되어, 제어신호(D)는 어드레스 신호(A0) 및 (A1)에 따라, 예를들어 제9도에 있어서 n-FET (Q65,Q74)의 각각이 도통상태 또는 비도통상태로 된다.
이것에 의하여, 용량(C1,C2)의 용량치가 같을때에는, 테스트시에 있어서 제2의 신호(ø2)의 입상시각을 3단계로 설정하는 것이 가능하게 되다.
또한, 어드레스 신호(A0) 및 (A1)이 다같이「H」레벨일때에는, 제2의 신호 (ø2)의 입상은 통상의 동작시와 같게 된다.
제13도는, 제2도 및 제3도에 표시되는 타이밍 검출회로(30a)의 구성의 한 예를 표시하는 회로도이다.
제13도의 타이밍 검출회로(30a)는, n-FET(Q101)∼(Q104), 인버터 회로 (G9 ∼G14), AND회로(G15) 및 1쇼트 펄스 발생회로(31)를 포함한다.
인버터 회로(G9) 및 (G10)이 래치회로(32)를 구성하고, 인버터 회로(G11) 및 (G12)가 래치회로(33)를 구성한다.
래치회로(32)는, n-FET(Q101)을 사이에 두고 열 어드레서 스트로브 신호 (GAS)를 받는 외부단자(81)에 접속되어 있다.
래치회로(33)는, n-FET(Q102)를 사이에 두고 기입신호(
Figure kpo00080
)를 받는 외부단자 (83)에 접속되어 있다.
1쇼트 펄스 발생회로(31)에는, 외부단자(82) 및 인버터 회로(G13)를 사이에 두고 행어드레서 스트로브 신호(
Figure kpo00081
)가 입력된다.
다음에 제13도의 타이밍 검출회로(30a)의 동작에 관하여 설명한다.
외부단자(82)에 부여되는 행어드레스 스트로브 신호(
Figure kpo00082
)가「L」레벨에 입하하면, 1쇼트 펄스 발생회로(31)에서 단발펄스(OP)가 발생된다.
이것에 의하여, n-FET(Q101) 및 (Q102)가 온한다. 그결과, 외부단자(81) 및 (83)에 부여되는 열어드레스 스트로브 신호(
Figure kpo00083
) 및 기입신호(
Figure kpo00084
)가 각각 래치회로(32) 및 (33)에 집어넣어진다. 통상의 동작시에는 제14a도에 표시하는 것과 같이 행어드레스 스트로브 신호(
Figure kpo00085
)가「L」레벨로 입하한 시점t에 있어서, 열어드레스 스트로브 신호(
Figure kpo00086
) 및 기입신호(
Figure kpo00087
) 및 기입신호(
Figure kpo00088
는「H」레벨로 되어있다.
그것때문에, 노드(N7) 및 (N8)의 전위는「L」레벨로 되어 AND회로(G15)로부터는「L」레벨의 테스트 신호(T)가 출력된다.
테스트시에, 제14b도에 표시하는 것과 같이 행어드레스 스트로브 신호 (
Figure kpo00089
) 가「L」레벨로 입하하는 시점t에서, 열어드레스 스트로브 신호(
Figure kpo00090
) 및 기입신호 (
Figure kpo00091
)가「L」레벨로 설정된다.
그것때문에, 단발펄스(OP)가 발생되는 것에 의하여 열어드레스 스트로브 신호(
Figure kpo00092
) 및 기입신호(
Figure kpo00093
)가 래치회로(32)및 (33)에 집어넣어지면 노드(N7) 및 (N8)의 전위가「H」레벨로 된다.
그결과, AND회로(G15)로 부터는「H」레벨의 테스트 신호(T)가 발생된다.
이 테스트 신호(T)가, 전환신호 발생회로(20a) 또는 전환신호 발생회로(20b)에 부여된다.
제15도는, 제4도에 표시되는 테스트 신호 발생 회로(40)의 구성의 한 예를 표시하는 회로도이다.
제15도에 있어서, AND회로(G16)의 한쪽의 입력단자는, 인버터 회로(G17)를 사이에 두고 행어드레스 스트로브 신호(
Figure kpo00094
)를 받는 외부단자(82)에 접속되어 있다.
또, AND회로(G16)의 다른쪽의 입력단자는 제10도에 표시되는 고전압 검출회로(20)의 출력단자(O2)에 접속되어 있다.
제15도의 테스트 신호 발생회로(40)에 있어서는 행어드레스 스트로브 회로 (
Figure kpo00095
)가「L」레벨로 되고 또한 고전압 검출회로(20)에서 부여되는 제어회로(CO)가「L」레벨이 되었을때만,「H」레벨의 테스트 신호(T)가 발생된다.
또한 제어신호(CO)는, 제10도에 있어서 제어신호(
Figure kpo00096
)에 상당한다.
제16도는, 제5도에 표시되는 타이밍 검출회로(30b)의 구성의 한 예를 표시하는 회로도이다.
제16도의 타이밍 검출회로(30b)는, AND회로(G17)가 설치되어 있는 것을 제외하고, 제13도의 타이밍 검출회로(30a)와 마찬가지이다.
AND회로(G17)의 한쪽의 입력단자는 AND회로(G15)의 출력단자에 접속되고, AND회로(G17)의 다른쪽의 입력단자는 제10도에 표시되는 고접압 검출회로(20)의 출력단자(O2)에 접속되어 있다.
제16도의 타이밍 검출회로(30b)에 있어서는 행어드레스 스트로브 신호 (
Figure kpo00097
)의 입하시에 열어드레스 스트로브 신호(
Figure kpo00098
) 및 기입신호(
Figure kpo00099
)가「L」레벨이며 또한, 고전압 검출회로(20)에서 부여되는 제어신호(CO)가「H」레벨일 때에만,「H」레벨의 테스트 신호(T)가 발생된다.더욱, 상기 실시예에서는 DRAM을 테스트 상태로 설정하기 위한 외부단자로써, 입력단자가 사용되고 있으나, 입출력 겸용단자 또는 출력단자를 사용하여도 좋다.이상, 제1도∼제5도에 표시되는 신호발생회로를 DRAM의 센스 앰프 구동신호의 발생회로에 적용하는 경우에 관하여 설명하였으나, 이 발명은 신호의 발생 타이밍을 조절할 필요가 있는 회로이며, 다른 회로에도 적용가능하다.
제17도는, 제20도에 표시되는 DRAM의 주로 어드레스 버퍼(200) 및 X디코더 (300)의 구성을 표시하는 회로도이다.
어드레스 버퍼(200)은, 복수의 버퍼회로(20)를 포함한다. 버퍼회로(20)에는, 외부단자(p0∼pn)을 사이에 두고 외부 어드레스 신호(A0∼An)가 각각 부여된다.
또, 버퍼회로(20)는 제어신호(ø3)에 응답하여 내부어드레스신호 (
Figure kpo00100
)를 각각 출력한다.
X디코더(300)는, 복수의 디코더 회로(30)을 포함한다.
각 디코더 회로(30)는, n-FET(Q30∼Q3n,Q50,Q51)을 포함한다. n-FET (Q30 ∼Q3n)의 게이트에는, 내부 어드레스 신호가 부여된다.
n-FET(Q50)은 프리챠지신호(øp)에 응답하여 노드(N9)를 소정의 전위로 프리챠지한다.
워드선 구동신호 발생회로(91)는, 제어신호(ø3)에 응답하여 워드선 구동신호(R)을 발생한다.
각 디코더 회로(30)내의 n-FET(Q51은, 노드(N9)가「H」레벨 일때에, 워드선 구동신호(R)을 대응하는 워드선(WL)에 전달한다.
센스 앰프 구동신호 발생회로(92)는, 워드선 구동신호(R)에 응답하여 센스 앰프 구동신호(øS)를 발생한다.
다음에, 제18도의 타이밍 챠트를 참조하여 제17도의 회로의 동작에 관하여 설명한다.
프리챠지 신호(øP)가「H」레벨일때에는, 제어신호(ø3)가「L」레벨이 되어, 버퍼회로(20)의 출력은「L」레벨로 되어 있다.
또, 각 디코더 회로(30)의 노드(N9)는 n-FET(Q50)을 사이에 두고 프리챠지 되어있다.
프리챠지 신호(øP)가「L」레벨이 되면, 제어신호(ø3)가「H」레벨이 되며, 외부 어드레스 신호(A0∼An)의 상태에 따라, 버퍼회로(20)에서 출력되는 내부 어드레스 신호(
Figure kpo00101
)의 상태가 결정된다.
이들의 내부 어드레스 신호(
Figure kpo00102
)는 디코더 회로(30)에 전달되다.
예를들면, 외부 어드레스 신호(A0∼An)가 모두「L」레벨일 때에는, 내부 어드레스 신호(a0∼am)는「L」레벨로 되어, 내부 어드레스 신호(
Figure kpo00103
)는「H」레벨로 된다.
그 결과, 최상부의 디코더 회로(30) 이외의 디코더 회로(30)의 노드 (N9)가 방전되어, 그들의 노드(N9)의 전위 X2∼Xm가「L」레벨로 된다.
최상부의 디코더 회로(30)에는, 내부 어드레스 신호(
Figure kpo00104
)의 어느 것이든 부여되지 않으므로 그 노드(N9)는 방전되지 않고, 그 전위(X1)는「H」레벨을 유지한다.
이것때문에, 최상부의 디코더 회로(30)내의 n-FET(Q51)만이 온하고, 워드선 구동신호(R)를 워드선(WL)에 전달한다.
워드선 구동신호(R)이「H」레벨로 입상하면, 워드선 (WL)에 접속되는 메모리셀(MC)에서 비트선(BL)에 데이터가 판독된다.
비트선(BL)상에 판독된 데이터는, 센스 앰프(510)에 의하여 증폭된다.
이와같이하여, 메모리셀(MC)내의 데이터의 판독이 완료한다.
제1도∼제5도의 신호 발생회로는 상기와 같이, 센스 앰프 구동신호 발생회로 (92)에 적용할 수가 있다.
그런데, 디코더 회로(30)의 노드(N9)의 방전이 종료 하기 전에 워드선 구동신호(R)가「H」레벨로 입상하면, n-FET(Q51)이 온상태인대로 워드선 구동신호(R)가 입상하는 것이 된다.
이것때문에, 외부 어드레스 신호(A0∼An)에 의하여 지정된 워드선(WL)이외의 워드선(WL)의 전위도「H」레벨로 입상한다.
그 결과, 지정된 메모리셀 이외의 메모리셀도 동시에 선택되는 것이 된다.
이것을 다중선택이라 부른다.
따라서, 워드선 구동신호(R)은 디코더 회로(30)내의 노드(N9)의 방전 거의 종료한 타이밍에서,「H」레벨로 입상할 필요가 있다.
이 경우, 제18도에 있어서 제어신호(ø3)의 입상에서 워드선 구동신호(R)의 입상까지의 시간(td)를 길게하면 상기와 같은 문제는 생기지 않는다.
그러나, 외부 어드레스 신호에 의하여 번지지정을 행하고나서 메모리셀의 데이터가 판독될때까지의 액세스 시간이 길어진다.
따라서, 워드선 구동신호(R)가「H」레벨로 입상하는 타이밍은, 디코더 회로 (30)의 노드(N9)의 방전이 종료한 때가 가장 좋다고 할 수 있게 된다.
제17도의 회로에 있어서, X디코더(300)내의 1개의 n-FET의 특성이 이상하기 때문에 그 X디코더(300)에 의한 선택이 늦어지면, 선택되어지지 않을 워드선(WL)이 선택되게 된다.
그 결과, DRAM의 오동작이 생긴다.
이 X디코더(300)에 의한 선택의 늦음은, 내부 어드레스 신호가 입력되는 순서나 인접하는 디코더 회로(30)의 선택 또는 비선택에 의하여 영향을 받아, 상술한 센스 앰프(510)의 오동작과 마찬가지 문제가 생긴다.
따라서, 이 발명은 워드선 구동신호 발생회로(91)에도 적용하는 것이 가능하다.
제19도는 제20도에 표시되는 DRAM의 주로 Y디코더(400), 출력 앰프(600) 및 출력버퍼(700)의 구성을 표시하는 회로도이다.
어드레스 버퍼(200)는, 제어신호(ø3')에 응답하여 내부 어드레스 신호 (
Figure kpo00105
)를 발생한다.
Y디코더(400)는, 복수의 디코더 회로(40)를 포함한다.
각 디코더 회로(40)는, 내부 어드레스 신호를 받는 n-FET(Q40∼Q4n), 제어신호(ø0)에 응답하여 노드(N10)을 프리챠지하는 n-FET(Q52) 및 노드(N10)의 전위를 받는 n-FET(A53)을 포함한다.
한편, 디코더 구동신호 발생회로(93)는 제어신호 (ø3')에 응답하여 제어신호(ø4)를 발생한다.
Y디코더(400)의 경우도, X디코더(300)의 경우와 마찬가지로, 내부 어드레스 신호에 의하여 선택된 디코더 회로(40)이외의 디코더 회로(40)내의 노드(N10)가 방전된다.
그것에 의하여, 선택된 디코더 회로(40)내의 n-FET(Q53)만이 온하고, 제어신호(ø4)가 대응하는 트랜스퍼 게이트(T1)에 전달된다.
제어신호(ø4)가「H」레벨로 입상하면, 트랜스퍼 게이트(T1)가 온하고, 대응하는 비트선(BL)의 전위가 데이터 입출력 I/O에 전달된다.
출력 앰프 구동신호 발생회로(94)는, 제어신호(ø4)에 응답하여 출력 앰프 구동신호(ø5)를 발생한다.
출력 앰프(600)는, 출력 앰프 구동신호(ø5)의 입상에 응답하여, 데이터 입출력 버스 T/O상의 데이터를 기준전압(VS)과 비교하여 증폭한다.
출력버퍼(700)는, 출력 앰프(600)에 의하여 증폭된 데이터를 외부로 출력한다.
제19도의 회로에 있어서도, 선택되지 않는 디코더 회로(40)내의 노드(N10)의 방전이 완료하기전에 제어신호(ø4)가「H」레벨로 입상하면, 데이터 입출력 버스 I/O상에 복수의 비트선(BL)상의 데이터가 판독된다.
따라서, 제어신호(ø4)는 디코더 회로(40)내의 노드(N10)의 방전이 종료한 후에 입상할 필요가 있다.
또, 선택된 비트선(BL)의 데이터가 데이터 입출력 버스 I/O에 판독되기 전에 출력 앰프 구동신호(ø5)가 입상하면, 데이터 입출력 버스 I/O상의 전위가 기준전압(VS)과의 전위차가 충분하지 않다.
그것때문에, 출력 앰프(600)가 오동작 한다.
따라서, 출력 앰프 구동신호(ø5)는 비트선(BL)상의 데이터의 데이터 입출력 버스 I/O상에의 판독이 종료한 후에, 입상할 필요가 있다.
Y디코더(400)내의 1개의 n-FET의 특성에 이상이 있는 경우에도, X디코더 (300)의 경우와 마찬가지 문제가 생긴다.
즉, Y디코더(400)에 의한 선택이 늦어지는 것에 의하여, 선택되지 않아야 할 디코더 회로(40)가 선택되지 않아야 할 디코더 회로(40)가 선택되게 된다.
이것에 의하여, 출력 앰프(600)의 오동작도 생긴다.
따라서, 이 발명은 디코더 구동신호 발생회로(93) 및 출력 앰프 구동신호 발생회로(94)에 적용하는 것도 가능하다.
이와같이, 상기 실시예에 의하면 반도체 기억장치의 테스트를 간단하게 행하는 것이 가능하게 된다.
또, 상기 실시예에 의한 신호 발생회로를 각종 제어신호의 가장 적합한 타이밍을 구하는데 사용할 수도 있다.
이상과 같이 이 발명에 의하면, 외부단자에 부여하는 신호의 상태를 통상의 동작시의 상태와 다른 소정의 상태로 설정하는 것에 의하여 반도체 기억장치의 테스트를 단시간에 간단히 행할 수가 있다.
또, 특별한 외부단자를 설치할 필요가 없으므로 실장밀도의 높은 반도체 기억장치를 얻을 수 있다.

Claims (1)

  1. 외부단자를 가지고 그 외부단자에 부여하는 신호에 응답하여 동작하는 반도체기억장치이며, 상기 외부단자에 통상의 동작시와는 다른 소정의 상태의 신호가 부여된 것에 응답하여 테스트 신호를 발생하는 테스트 신호 발생수단, 소정의 제1의 신호에 응답하여 동작하는 제1의 기능수단, 상기 제1의 신호를 받아 그 제1의 신호를 소정의 지연시간 만큼 지연시켜서 제2의 신호로서 출력하고, 또한 테스트 신호에 응답하여 상기 지연시간이 변화되는 지연 수단 및 상기 지연수단에서 출력되는 상기 제2의 신호에 응답하여 동작하는 제2의 기능 수단을 구비한 반도체기억장치.
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