DE4232818A1 - Redundanzspeicher - zugriffschaltkreis - Google Patents

Description

Die Erfindung betrifft einen Redundanzspeicher-Zugriffs­ schaltkreis zur Ausgabe von Daten aus einem Redundanz-Zell­ array anstelle einer Ausgabe aus einer defekten Zelle eines Hauptspeicher-Zellarrays.

Im allgemeinen werden bei einem DRAM (Dynamic Random Access Memory)-Zugriffsschaltkreis Bitleitungen mittels Spalten­ adress-Abtast-(bzw. strobe-)signalen und Adressen bzw. Adressinformationen ausgewählt (das Wort "Spaltenadress­ strobesignal" wird in der Fachsprache gewöhnlicherweise mit "Column-Adress-Strobe-Signal" oder "CAS Bar" bezeichnet). Dabei werden die Bitleitungen in einen Vorladezustand "pre­ charge" gesetzt. Danach werden einzelne Speicherzellen durch ein Auswählen von Wortleitungen mittels Signalen, die durch Dekodieren einer Adresse (X-Adresse) gebildet werden, ausgewählt.

Wenn nun Speicherzellen mittels einer ausgewählten Wortlei­ tung selektiert werden, werden die Zelldaten derart zu den Bitleitungen übertragen, daß eine Ladungsteilung erfolgt und daß sich eine Spannungsdifferenz zwischen den Bitlei­ tungen BLi und BLiB aufbaut. Diese Spannungsdifferenz wird mittels Bitleitungs-Abtastverstärkern ermittelt bzw. erta­ stet. Die derart ertasteten Daten werden verstärkt, was wiederum die Magnitude der Spannungsdifferenz zwischen den Bitleitungen vergrößert. Der Spannungspegel wird in der Speicherzelle rückgespeichert.

Nachdem die Bitleitungsdaten durch die aktivierten Bitlei­ tungs-Abtastverstärker verstärkt wurden, selektieren Spal­ (Y-Adresse) gebildet werden, Spaltenselektoren (oder Spal­ ten-Abtastverstärker) und aktivieren diese. Entsprechend wird zwischen Datenbussen eine Spannungsdifferenz aufge­ baut, die an einen Datenbus-Abtastverstärker übertragen wird.

In diesem Zustand werden die Spalten-Selektionssignale in einem inaktiven Zustand gehalten, falls die Speicherzellen, die durch die Spalten-Selektionssignale ausgewählt wurden (wobei die Selektionssignale durch ein Dekodieren der Adresse bzw. der Y-Adresse gebildet werden) nicht aktiviert werden. Ferner werden Redundanzspalten-Selektionssignale generiert, um Redundanz-Speicherzellen zu aktivieren. Wie in Fig. 3 gezeigt, bedeutet dies, daß Ausgangssignale eines Pre- bzw. Vordekoders in einen Spaltensicherungs-/Redun­ danzspalten-Selektionsschaltkreis eingegeben werden, so daß Redundanzspalten-Selektionsabtastsignale RCYD (Redundanc column selection detecting signals) generiert werden. Wenn die Signale RCYD in einen Hauptdekoder eingegeben werden, werden Spaltenselektionssignale YSELi - YSELn nicht akti­ viert.

Daraufhin werden neue Redundanzspalten-Selektionssignale RDRYsel oder WTRYsel gebildet, um ein Paar Redundanzspei­ cher-Zellbitleitungen zu selektieren. Während des Generie­ rens dieser Redundanzspalten-Selektionssignale ist der Hauptdekoder nicht aktiviert, die Redundanzspalten-Selek­ tionssignale werden jedoch aufgrund der Funktion der Redun­ danzspalten-Selektionabtastsignale RCYD (Hauptdekoder-dis­ able-Signal) detektiert. Entsprechend ergibt sich eine verlängerte Operations- bzw. Betriebszeit sowie ein ver­ zögerter DRAM-Zugriff.

Die Erfindung zielt darauf ab, die vorstehend beschriebenen Probleme zumindest weitgehend zu vermeiden.

Die Erfindung erreicht dieses Ziel durch den Gegenstand des Anspruches 1.

Die Erfindung schafft somit einen Redundanzspeicher-Zu­ griffsschaltkreis mit der Funktion einer Datenbustrennung (insbesondere mit der Funktion einer Datenbusauswahl oder einer Datenbusisolation). Wie in Fig. 1 gezeigt, wird der Hauptdekoder dabei im Normalzustand derart betrieben, daß keine RCYD-Signale erzeugt werden. Ferner ist ein Datenbus- Isolier- oder Datenbusauswahlschaltkreis derart instal­ liert, daß ausschließlich die Ausgabe, die von den Spei­ cherzellarrays zu einem Datenbus-Abtastverstärker übertra­ gen werden sollen, blockiert werden, und die Daten von einem Redundanzspeicher-Zellarray ausgegeben werden.

Der Datenbus-Isolierschaltkreis umfaßt Schalteinrichtungen zum Verbinden und Trennen des Datenbusses. Er empfängt Steuerungssignale von einem Spaltensicherungs/Redundanz­ spalten-Auswahlschaltkreis.

Nachfolgend wird die Erfindung anhand von Ausführungsbei­ spielen im Zusammenhang mit der Zeichung näher beschrieben. Dabei werden auch weitere Vorteile und Möglichkeiten der Erfindung deutlich. Es zeigen:

Fig. 1 ein Blockdiagramm, das den Aufbau des erfindungs­ gemäßen Redundanzspeicher-Zugriffsschaltkreises veranschaulicht;

Fig. 2 ein weiteres Ausführungsbeispiel der Erfindung; und

Fig. 3 ein Blockdiagramm, das den Aufbau des bekannten Redundanzspeicher-Zugriffschaltkreises veran­ schaulicht.

Mit Hilfe des erfindungsgemäßen Redunanzspeicher-Zugriffs­ schaltkreises ist es möglich, die für einen DRAM-Zugriff (Dynamic Random Access Memory) nötige Zeit zu verkürzen. Nach einer ersten Ausführungsform der Erfindung ist dazu ein Datenbus-Isolierschaltkreis vorgesehen bzw. instal­ liert. Dieser Datenbus-Isolierschaltkreis umfaßt Schalt­ einrichtungen. Er arbeitet ferner derart, daß ein Hauptde­ koder zumindest weitgehend in bekannter bzw. aus dem Stand der Technik bekannter Arbeitsweise betrieben wird - ledig­ lich die Ausgabe von einem Hauptspeicher-Zellarray zu Da­ tenbus-Abtastverstärkern ist blockiert bzw. gesperrt. Ein Datenbus ist an den Ausgang des Redundanzspeicher-Zellar­ rays angeschlossen. Alternativ ist es nach einer weiteren Variante der Erfindung auch möglich, einen Datenbus-Selek­ tier- bzw. Auswahlschaltkreis vorzusehen, der aus Tri-Sta­ te-Gates besteht und der nach Art der Fig. 2 zwischen einen ersten und einen zweiten Datenbus sowie einen Datenbus- Abtastverstärker und einen Datenschreibpuffer geschaltet ist. Damit ist es möglich, den ersten oder den zweiten Datenbus zu selektieren.

Fig. 1 zeigt ein erstes Ausführungsbeispiel eines erfin­ dungsgemäßen Redundanzspeicher-Zugriffsschaltkreises.

Der Redundanzspeicher-Zugriffsschaltkreis zur Ausgabe von Daten aus einem Redundanz-Zellarray anstelle einer Ausgabe aus einer schadhaften bzw. beschädigten Zelle eines Haupt­ speicher-Zellarrays weist im wesentlichen folgendes auf:
einen Adressdekoder, der einen Vordekoder und einen Hauptdekoder aufweist, die über Spaltenselektoren/Spalten­ abtastverstärker und Bitleitungsabtastverstärker an ein Hauptspeicher-Zellarray angeschlossen sind,
einen Spaltensicherungs-/Redundanzspalten-Auswahl­ bzw. Selektionsschaltkreis, der derart an den Vor- bzw. Pre-Dekoder angeschlossen ist, daß er Signale vom Vordeko­ der empfangen kann, und der zur Generierung eines Redun­ danzspeicher-Selektionssignals und zur Generierung von Datenbus-Isoliersignalen entsprechend einer Adresse einer defekten Zelle des Hauptspeicher-Zellarrays dient,
einen ersten Datenbus 20, der an die Spaltenselekto­ ren/Spaltenabtastverstärker angeschlossen ist;
einen zweiten Datenbus 30, der an Redundanzspaltense­ lektoren-/Spaltenabtastverstärker angeschlossen ist, die über Redundanzbitleitungs-Abtastverstärker an ein Redun­ danzspeicher-Zellarray angeschlossen sind, und der ferner (wie in Fig. 1 gezeigt) an Datenbus-Abtastverstärker und Datenschreibpuffer angeschlossen ist,
einen Datenbus-Isolierschaltkreis, der Schalteinrich­ tungen aufweist und der zwischen den ersten Datenbus und den zweiten Datenbus geschaltet ist, wodurch der erste Da­ tenbus von den Datenbus-Abtastverstärkern und den Daten- Schreibpuffern isolierbar ist.

Wenn bei einem Datenzugriff eine Adresse einer defekten Zelle ausgewählt wird bzw. auftritt, isoliert der Datenbus- Isolierschaltkreis den ersten Datenbus von den Datenbus-Ab­ tastverstärkern und den Daten-Schreibpuffern. In diesem Fall werden Daten aus Redundanzzellen an die Datenbus-Ab­ tastverstärker ausgegeben.

Fig. 2 zeigt ein weiteres Ausführungsbeispiel eines Redun­ danzspeicher-Zugriffsschaltkreises. Bei diesem Ausführungs­ beispiel weist der Redundanzspeicher-Zugriffsschaltkreis im wesentlichen folgendes auf:
ein Hauptspeicher-Zellarray, das über Bitleitungs- Abtastverstärker und Spaltenselektoren/Spaltenabtastver­ stärker an einen ersten Datenbus 20 angeschlossen ist, ein Redundanzspeicher-Zellarray, das über Redundanz-Bitlei­ tungs-Abtastverstärker und Redundanzspaltenselektoren/Re­ dundanzspalten-Abtastverstärker an einen zweiten Datenbus 30 angeschlossen ist, einen Spaltensicherungs/Redundanz­ spaltenauswahlschaltkreis, der an einen Adressdekoder ange­ schlossen ist, der einen Vordekoder und einen Hauptdekoder aufweist, Signale des Vordekoders empfängt und zum Generie­ ren eines Redundanzspeicher-Selektionssignales und zum Generieren von Datenbus-Isolationssignalen entsprechend einer Adresse einer defekten Zelle des Hauptspeicher-Zel­ larrays dient, sowie
einen Datenbus-Selektionsschaltkreis, der Tri-State- Gates umfaßt und der derart zwischen den ersten und zweiten Datenbussen und einem Datenbus-Abtastverstärker(n) und Datenschreibpuffer(n) angeordnet ist, daß der erste oder der zweite Datenbus ausgewählbar ist.

Wenn bei einem Datenzugriff die Adresse einer defekten Zelle auftritt, wählt der Datenbus-Selektionsschaltkreis den zweiten Datenbus zur Ausgabe von Daten aus Redundanz­ zellen an die Daten-Abtastverstärker aus.

Nach Fig. 1 ist das Hauptspeicher-Zellarray (u. a. zum Emp­ fang von Signalen des Adressdekoders) über Hauptbitlei­ tungs-Abtastverstärker und Spaltenselektoren/Spaltenabtast- Verstärker an den ersten Datenbus 20 angeschlossen.

Das Redundanzspeicher-Zellarray ist über Redundanz-Bitlei­ tungs-Abtastverstärker und Redundanzspaltenselektoren/Re­ dundanzspaltenabtastverstärker an den zweiten Datenbus 30 angeschlossen. Außerdem sind der bzw. jeweils einer der Datenbus-Abtastverstärker und der bzw. jeweils einer der Daten-Schreibpuffer ebenfalls an den zweiten Datenbus 30 angeschlossen.

Der Spaltensicherungs/Redundanzspalten-Selektionsschalt­ kreis ist an den Adressdekoder angeschlossen, der den Vor­ dekoder und den Hauptdekoder aufweist. Dieser Schaltkreis empfängt Signale (die durch ein Vordekodieren einer Spal­ tenadresse gebildet werden) des Vordekoders und generiert nach Eingang einer Adresse einer defektren Zelle des Haupt­ speicherarrays Redundanzspeicher-Selektionssignale RDRY- sel/WTRYsel und Datenbus-Isoliersinale RDRN WTRN.

Der aus Schalteinrichtungen bestehende Datenbus-Isolier­ schaltkreis ist zwischen dem ersten Datenbus 20 und den Da­ tenbus-Abtastverstärkern und Datenschreibpuffern instal­ liert.

Bei dem in Fig. 2 gezeigten zweiten Ausführungsbeispiel der Erfindung ist zwischen dem ersten und dem zweiten Datenbus und dem Datenbus-Abtastverstärker und dem Datenschreibpuf­ fer der Datenbus-Selektionsschaltkreis installiert, der aus Tri-State-Gates besteht. Der Datenbus-Selektionsschaltkreis ist derart angeordnet, das es möglich ist, den ersten oder den zweiten Datenbus auszuwählen und den ausgewählten Da­ tenbus mit den Datenbus-Abtastverstärkern und den Daten­ schreibpuffern zu verbinden.

Mit dem (den) erfindungsgemäßen Schaltkreis(en) ist es möglich, den Betrieb bei einem Speicherzugriff anfangs entsprechend dem Betrieb des bekannten DRAM-Zugriffsschalt­ kreises durchzuführen.

Im DRAM-Zugriffsschaltkreis werden zunächst Bitleitungen durch Spaltenadress-Strobe-Signale CAS und durch eine Adresse selektiert. Dann werden die Bitleitungen mit einer Spannung von gewöhnlich 1/2 Vcc vorgeladen. Dann wird eine X-Adresse dekodiert, um eine Wortleitung und an die Wort­ leitung angeschlossene Speicherzellen zu selektieren.

Wenn die Speicherzellen durch die Wortleitung selektiert sind, werden die Zelldaten an die Bitleitungen übertragen, woraus eine Ladungsteilung resultiert. Entsprechend bildet sich eine Spannungsdifferenz zwischen den Bitleitungen. Diese Spannungsdifferenz wird durch die Bitleitungs-Abtast­ verstärker ermittelt bzw. detektiert und verstärkt. Damit wird die Magnitude (Amplitude) der Spannungsdifferenz ver­ größert und der Spannungspegel wird in den Speicherzellen rückgespeichert.

Nachdem die Daten der Bitleitungen durch die Bitleitungs- Abtastverstärker verstärkt wurden, wählen Spaltenselek­ tionssignale YSELi-YSELn des Hauptdekoders, die durch Deko­ dieren einer Y-Adresse generiert werden, Spalten-Abtastver­ stärker aus. Entsprechend wird eine Spannungsdifferenz zwischen den (ersten) Datenbussen gebildet. Diese Span­ nungsdifferenz wird an die Datenbus-Abtastverstärker als Eingabe übertragen. In soweit entspricht die Arbeitsweise des erfindungsgemäßen Schaltkreises somit dem eingangs beschriebenen Stand der Technik.

Nunmehr ändert sich die Arbeitsweise des erfindungsgemäßen Schaltkreises jedoch im Vergleich zum Stand der Technik, denn auch beim Auftreten einer Adresse einer defekten Zelle werden die Spalten-Selektionssignale YSELi-YSELn in der üblichen Weise generiert bzw. erzeugt.

Außerdem werden, wie in Fig. 1 gezeigt, Vordekoder-Ausgabe­ signale PYi-PYn in den Spaltensicherungs-(column fuse)/- Redundanzspalten-Selektionsschaltkreis eingegeben. Dies dient zum Generieren von Datenbus-Isoliersignalen (RDRN- Signale werden bei einem Lesemodus von einem hohen in einen tiefen Zustand gesetzt, während bei einem Scheibmodus WTRN- Signale von einem hohen in einen niedrigen Zustand gesetzt werden. Beim normalen Betrieb werden die RDRN und WTRN- Signale alle im hohen Zustand gehalten). Damit ist der Datenbus-Isolierschaltkreis aktiviert, so daß ein Redun­ danz-Speicherarray über den zweiten Datenbus an den Daten­ bus-Abtastverstärker und den Daten-Schreibpuffer ange­ schlossen ist, während das Hauptspeicher-Array vom Daten­ bus-Verstärker getrennt ist.

Fig. 2 zeigt anstelle des Datenbus-Isolierschaltkreises den Datenbus-Selektionsschaltkreis aus Tri-State-Gates. Dieser Schaltkreis kann zwischen den Datenbussen umschal­ ten. Beim Normalbetrieb werden die Datenausgaben des Redun­ danzspeicher-Zellarrays in einen hohen Impedanzzustand gesetzt. Wenn eine defekte Speicherzelle ausgewählt wird, können die Datenausgaben der Redundanz-Speicherzellen pas­ sieren. Ferner kann die Datenausgabe der Hauptspeicherzelle die Datenbus-Abtastverstärker nicht erreichen. Dies ist durch die Auswahl des ersten oder des zweiten Datenbusses möglich.

Wenn daher bei erfindungsgemäßen Schaltkreis Redundanzspal­ ten-Selektionssignale generiert werden, wird die Arbeits­ weise des Hauptdekoders im Normal-Betriebszustand gehalten. Es ist lediglich der erste Datenbus isoliert, so daß seine Ausgabe nicht weitergegeben wird. Dies bringt folgende Vor­ teile mit sich: Die Zeitverzögerung zur Generierung des Hauptdekoder-Disable-Signales und die Zeitverzögerung zum Umschalten des Hauptdekoders in seinen Disablezustand wird vermieden bzw. reduziert. Damit ist es möglich, die Redun­ danzspalten-Selektionssignale schnell zu betreiben, was wiederum den DRAM-Zugriff beschleunigt.

Claims (3)

1. Redundanzspeicher-Zugriffsschaltkreis zur Ausgabe von Daten aus einem Redundanz-Zellarray anstelle einer Ausgabe aus einer defekten Zelle eines Hauptspeicher- Zellarrays, der im wesentlichen folgendes aufweist:

• - einen Adressdekoder, der einen Vordekoder und einen Hauptdekoder aufweist und der über Spalten­ selektoren/Spaltenabtast-Verstärker und Bitlei­ tungs-Abtastverstärker an das Hauptspeicher-Zell­ array angeschlossen ist,
• - einen an den Vordekoder angeschlossenen Spalten­ sicherungs-/Redundanz-Spaltenauswahlschaltkreis, der Signale des Vordekoders empfängt und der zur Erzeugung eines Redundanzspeicher-Selektionssi­ gnales und zur Erzeugung von Datenbus-Isola­ tionssignalen entsprechend einer Adresse einer defekten Zelle des Hauptspeicher-Zellarrays dient,
• - einen an die Spaltenselektoren/Spalten-Abtastver­ stärker angeschlossenen ersten Datenbus (20),
• - einen zweiten Datenbus (30), der mit Redundanz- Spaltenselektoren/Spalten-Abtastverstärker(n) verbunden ist, die über Redundanz-Bitleitungsab­ tastverstärker an ein Redundanzspeicher-Zellarray angeschlossen sind,
• - einen Datenbusisolations- oder einen Datenbusse­ lektionsschaltkreis, der beim Auftreten einer Adresse einer defekten Zelle eine Ausgabe von Daten aus Redundanzzellen an die Datenbus-Abtast­ verstärker ermöglicht.

2. Redundanzspeicher-Zugriffsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß

• - der zweite Datenbus (30) ferner mit Datenbus-Ab­ tastverstärkern und Daten-Schreibpuffern verbun­ den ist, und
• - der Datenbus-Isolierschaltkreis derart zwischen dem ersten Datenbus (20) und dem zweiten Datenbus (30) installierte Schalteinrichtungen aufweist, daß die ersten Datenbusse (20) von den Datenbus- Abtastverstärkern und den Datenschreibpuffern isolierbar sind, so daß beim Auftreten einer Adresse einer defekten Zelle der Datenbus-Iso­ lierschaltkreis den ersten Datenbus (20) von den Datenbus-Abtastverstärkern und den Daten-Schreib­ puffern isoliert, wodurch Daten aus Redundanzzel­ len an die Datenbus-Abtastverstärker ausgegeben werden.

3. Redundanzspeicher-Zugriffsschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß

• - der Datenbus-Auswahlschaltkreis zwischen die er­ sten und zweiten Datenbusse (20, 30) sowie die Datenbus-Abtastverstärker-und Datenschreibpuffer geschaltete Tri-State-Gates zur Auswahl des er­ sten oder zweiten Datenbusses (20, 30) aufweist, wodurch der Datenbus-Selektionsschaltkreis beim Auftreten einer Adresse einer defekten Zelleden den zweiten Datenbus zur Ausgabe von Daten aus Redundanzzellen zu den Datenbus-Abtastschaltkrei­ sen auswählt.