KR20040095894A

KR20040095894A - 리페어 회로의 피크 전류를 감소시킬 수 있는 반도체메모리 장치

Info

Publication number: KR20040095894A
Application number: KR1020030026912A
Authority: KR
Inventors: 정영한
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-04-29
Filing date: 2003-04-29
Publication date: 2004-11-16
Also published as: KR100498596B1

Abstract

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 메모리 장치의 각 뱅크에 구비된 리페어 회로가 동작할 때의 피크전류를 줄일 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 에러가 발견된 결함셀이 억세스되면 구비된 리던던시셀로 대체하기 위한 리페어 회로를 각각 구비하는 다수의 뱅크; 및 상기 다수의 뱅크에 각각 구비된 리페어 회로를 서로 다른 타이밍에 인에블 되록 하기 위한 리페어 인에이블부를 구비하는 메모리 장치를 제공한다.

Description

리페어 회로의 피크 전류를 감소시킬 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE FOR REDUCING PEAK CURRENT OF REPAIR CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치에서 에러가 발견된 단위셀을 구제하기 위한 리페어회로에 관한 것이다.

반도체 메모리 장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비용 단위셀을 이용하여 불량이 발생한 노멀 단위셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

예비용 단위셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치완해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다.

따라서 메모리 장치는 다수의 노멀 단위셀을 구비한 셀영역에 에러셀을 대체하기 위한 리던던시셀을 추가로 구비하고 있으며, 어드레스가 에러셀을 억세스하고자 하는 경우 셀영역의 노멀 단위셀 대신 리던던시 셀이 대체되어 억세스될 수 있도록 어드레스 경로를 변경하는 리페어 회로부를 구비하고 있다.

또한 리페어 회로부의 어드레스 경로를 변경하는 방법은 레이저를 조사하여 선택된 퓨즈를 블로잉하는 방법과 양단간에 고전압을 인가하여 안티퓨즈를 단락시키는 이용하는 방법이 있다.

퓨즈를 이용하여 리페어하는 방법은 웨이퍼 레벨에서 테스트를 하고 레이저를 조사하기 때문에 이후 패키지 공정을 거치고 나면 다시 에러셀이 발생할 수 있는 문제점이 있다.

또한 안티퓨즈를 이용하여 리페어하는 방법은 패키지 까지 한 상태에서 입/출력핀을 통해 고전압을 인가하는 방식이기 때문에 퓨즈에서 발생하는 문제점은 없으나 안티퓨즈의 특성상 회로상에 차지하는 면적이 큰 단점을 가지고 있다.

따라서 현재에는 대부분의 에러셀을 리페어하는 데에는 퓨즈회로를 사용하고, 패키지 후에도 여전히 에러 상태인 몇개의 단위셀은 안티퓨즈회로를 사용하고 있다.

도1은 종래기술에 의한 메모리 장치의 리페어회로를 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 메모리 장치는 다수의 뱅크(10~ 40)를 구비하고 있고, 각각의 뱅크(예컨대 뱅크0(10))에는 입력되는 리페어 인에이블신호(FSETo)에 인에이블되어 하나의 어드레스 신호를 비교하여 리페어 신호(HIT0)를 출력하는 단위어드레스 비교회로를 다수 구비하고 있다.

또한 리페어 인에이블신호(FSETo)는 메모리 장치의 리페어 모드진입신호(FSETi)를 리페어 인에이블부(50)가 입력받아서 버퍼링하여 출력하는 신호이고, 리페어 인에이블신호(FSETo)는 각각의 뱅크로 출력되어 각 뱅크에 다수 구비된 단위어드레스 비교회로를 인에이블시키게 된다.

도2는 도1에 도시된 단위어드레스 비교회로를 나타내는 회로도이다.

도2를 참조하여 살펴보면, 단위어드레스 비교회로(11)는 전원전압(VDD)에 일측이 접속된 퓨즈(f)와, 리페어 인에이블신호(FSETo)를 게이트로 인가받고 퓨즈(f)에 일측이 연결된 앤모스트랜지스터(M1)와, 앤모스트랜지스터(M1)의 타측과 접지접압(VSS)에 연결되며 게이트가 전원전압(VDD)에 연결된 모스트랜지스터(M2)와, 퓨즈(f)의 타측에 입력단이 연결된 인버터(I1)와, 인버터(I1)의 출력이 게이트로 연결되고 인버터(I1)의 입력과 접지전압(VSS) 사이에 연결된 앤모스트랜지스터(M3)와, 퓨즈(f)가 블로잉되지 않았을 때에 어드레스신호(BXR0)를 전달받아 리페어신호(HIT0)로 출력하는 전송게이트(T1)와, 퓨즈(f)가 블로잉되었을 때에 반전된 어드레스신호(BXR0)를 전달받아 리페어신호(HIT0)로 출력하는 전송게이트(T2)와 어드레스신호(BXR0)를 반전시키기 위한 인버터(I3)를 구비한다.

도3은 도2에 도시된 단위어드레스 비교회로의 동작을 나타내는 파형도이다.

이하 도1 내지 도3을 참조하여 종래 기술에 의한 메모리 장치의 동작을 설명한다.

메모리 장치가 제조되고 난후 웨이퍼레벨에서 노멀 셀어레이에 에러가 있는단위셀이 발견되면, 각 뱅크의 리페어 회로에 구비된 다수의 단위어드레스 비교회로에 각각 구비된 퓨즈에 레이저를 조사하여 에러가 발견될 단위셀의 어드레스에 따라 선택적으로 블로잉하여 리페어 공정을 진행한다.

리페어 공정을 진행하고 나서 메모리 장치를 동작시키게 되면, 각 뱅크에 구비된 각 단위어드레스 비교회로는 외부에서 입력되는 리페어 모드진입신호(FSETi)를 리페어 인에이블부(50)에서 버퍼링한 리페어 인에이블신호(FSETo)에 의해 인에이블된다. 리페어 모드진입신호(FSETi)는 모드레지스터 세트(Mode Register Set, MRS)시 발생하는 신호이다.

도2를 참조하여 하나의 단위어드레스 비교회로(11)의 동작을 살펴보면, 리페어 인에이블신호(FSETo)에 의해서 모스트랜지스터(M1)은 순간적으로 턴온되고, 모스트랜지스터(M2)는 항상 턴온되어 있는 상태이다.

이 때 레이저가 조사되지 않아서 퓨즈(f)가 블로잉되지 않은 경우에는 인버터(I2)의 출력은 하이레벨로되어 전송게이트(T1)은 턴오프시키고 전송게이트(T2)는 턴온시키게 된다. 따라서 입력되는 어드레스신호(BXR0)는 반전된 상태로 전송게이트(T2)로 전달되고 리페어신호(HIT0)는 디스에이블상태로 출력된다.

이 때 레이저가 조사되어 퓨즈(f)가 블로잉된 경우에는 인버터(I2)의 출력은 로우레벨로되어 전송게이트(T2)은 턴오프시키고 전송게이트(T1)는 턴온시키게 된다. 따라서 입력되는 어드레스신호(BXR0)는 그대로 전송게이트(T1)로 전달되어 리페어신호(HIT0)는 디스에이블상태로 출력된다. 여기서 모스트랜지스터(M3)은 인에이블신호에 의해 모스트랜지스터(M2)가 순간적으로 인에이블될 때, 인버터(I1)의입력단과 출력단 레벨을 래치하기 위한 것이다.

도3을 참조하여 살펴보면, 리페어인에이블 신호(FSETo)가 펄스형태로 입력된 후에 각 단위어드레스 비교회로에 구비된 퓨즈의 블로잉 여부에 의해서 어드레스 신호(BXR0)가 그대로 전달또는 반전하여 전달되고, 그에 따라서 리페어신호(HIT0)가 출력됨을 알 수 있다.

리페어신호(HIT0)의 인에이블 상태에 따라서 에러가 발견된 노멀 단위셀을 억세스하게 되면 셀영역에 예비로 구비된 리던던시 단위셀이 에러가 발견된 노멀 단위셀을 치환하여 대신 억세스하게 된다.

그러나 이 때 리페어 인에이블신호(FSETo)가 4개의 뱅크에 동시에 입력되는 구조이기 때문에 모든 뱅크에 구비된 다수의 단위어드레스 비교회로에 동시에 동작하게 된다.

이 때 단위어드레스 비교회로의 퓨즈가 블로잉되지 않은 상태에서는 전원전압에 접지전압으로 DC전류 패스가 형성되고, 이로 인하여 과다한 피크(peak) 전류가 발생할 수 있다. 과다한 피크전류는 해당되는 회로부분에 계속적인 스트레스를 가하게 되어 메모리 장치를 신뢰성있게 동작시킬 수 없게 된다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 메모리 장치의 각 뱅크에 구비된 리페어 회로가 동작할 때의 피크전류를 줄일 수 있는 메모리 장치를 제공하는 것을 목적으로 한다.

도1은 종래기술에 의한 메모리 장치를 나타내는 블럭구성도.

도2는 도1에 도시된 단위어드레스 비교회로를 나타내는 회로도.

도3은 도2에 도시된 단위어드레스 비교회로의 동작을 나타내는 파형도.

도4는 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도.

도5는 도4에 도시된 단위어드레스 비교회로를 나타내는 회로도.

도6은 도5에 도시된 단위어드레스 비교회로의 동작을 나타내는 파형도.

* 도면의 주요부분에 대한 설명 *

I1 ~ I6 : 인버터

MN1 ~ MN6 : 앤모스트랜지스터

본 발명은 상기의 목적을 달성하기 위해, 에러가 발견된 결함셀이 억세스되면 구비된 리던던시셀로 대체하기 위한 리페어 회로를 각각 구비하는 다수의 뱅크; 및 상기 다수의 뱅크에 각각 구비된 리페어 회로를 서로 다른 타이밍에 인에블 되록 하기 위한 리페어 인에이블부를 구비하는 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4는 본 발명의 바람직한 실시예에 따른 메모리 장치를 나타내는 블럭구성도이다.

도4를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 에러가 발견된 결함셀이 억세스되면 구비된 리던던시셀로 대체하기 위한 리페어 회로를 각각 구비하는 다수의 뱅크(100 ~ 400)와, 다수의 뱅크에 각각 구비된 리페어 회로를 서로 다른 타이밍에 인에이블되도록 하기 위한 리페어 인에이블부(500)를 구비한다.

리페어 인에이블부(500)는 리페어 모드 진입신호(FSETi)를 입력받아 버퍼링하여 다수의 뱅크(100 ~ 400)중 선택된 뱅크의 리페어 회로(110)를 인에이블시키기 위한 리페어 인에이블신호(FSET0 ~ FSET3)를 각각 출력하되, 서로 다른 지연시간을 가지고 버퍼링하는 다수의 지연부(510 ~ 540)를 구비한다.

지연부(예컨대 510)는 다수의 직렬연결된 인버터(I7,I8)를 구비한다.

리페어 회로는 리페어 인에이블신호(FSET0)에 의해 인에이블되어 각각 구비된 퓨즈의 블로잉여부에 따라서 입력되는 어드레스신호를 선택적으로 출력하기 위한 다수의 다수의 단위어드레스 비교회로를 구비한다.

도5는 도4에 도시된 단위어드레스 비교회로를 나타내는 회로도이다.

도5를 참조하여 살펴보면, 단위어드레스 비교회로(예컨대 110)는 일측이 전원전압에 접속된 퓨즈(f)와, 일측이 퓨즈(f)의 타측에 접속되고 게이트로 리페어 인에이블신호(FSET0)를 입력받는 제1 모스트랜지스터(M4)와, 제1 모스트랜지스터(M4)의 타측과 접지전압(VSS)을 연결하고 게이트에 인가되는 전압(VDD)으로 인하여 항상 턴온상태를 유지하는 제2 모스트랜지스터(M5)와, 퓨즈(f)의 타측에 입력단이 접속된 제1 인버터(I4)와, 제1 인버터(I4)의 입력단과 접지전압(VSS)을 연결하며 제1 인버터(I4)의 출력단에 게이트가 연결된 제3 모스트랜지스터(M6)와, 제1 인버터(I4)의 출력단에 입력단이 접속된 제2 인버터(I5)와, 퓨즈(f)가 블로잉되었을 때에 출력되는 제2 인버터(I5)의 출력신호에 턴온되어 어드레스신호(BXR0)를 전달하는 제1 전송게이트(T3)와, 퓨즈(f)가 블로잉되지 않았을 때에 출력되는 제2 인버터(I5)의 출력신호에 의해 턴온되어 반전된 어드레스신호를 전달하는 제2 전송게이트(T4)를 구비한다.

도6은 도5에 도시된 단위어드레스 비교회로의 동작을 나타내는 파형도이다.

이하 도4 내지 도6을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.

메모리 장치가 제조되고 난후 웨이퍼레벨에서 노멀 셀어레이에 에러가 있는 단위셀이 발견되면, 각 뱅크의 리페어 회로에 구비된 다수의 단위어드레스 비교회로에 각각 구비된 퓨즈에 레이저를 조사하여 에러가 발견될 단위셀의 어드레스에 따라 선택적으로 블로잉하여 리페어 공정을 진행한다.

리페어 공정을 진행하고 나서 메모리 장치를 동작시키게 되면, 각 뱅크에 구비된 각 단위어드레스 비교회로는 외부에서 입력되는 리페어 모드진입신호(FSETi)를 리페어 인에이블부(500)에서 버퍼링한 리페어 인에이블신호(FSET0 ~ FSET3)에 의해 인에이블된다.

이 때 리페어 인에이블부(500)는 리페어 모드진입신호(FSETi)는 서로 다른 지연시간을 가지는 지연부(510 ~ 540)에서 버퍼링시켜 서로 다른 타이밍에 펄스를 가지는 다수의 리페어 인에이블 신호를 형성하고, 이를 각각의 뱅크로 출력한다.

따라서 각 뱅크의 리페어회로는 서로 시간차를 가지고 인에이블되고, 이로 인하여, 종래에 각 뱅크의 리페어 회로가 동시에 인에이블됨으로서 발생하게 되었던 과다한 피크전류를 크게 감소시킬 수 있는 것이다.

계속해서 도5를 참조하여 하나의 단위어드레스 비교회로(110)의 동작을 살펴보면, 리페어 인에이블신호(FSET0)에 의해서 모스트랜지스터(M4)은 순간적으로 턴온되고, 모스트랜지스터(M5)는 항상 턴온되어 있는 상태이다.

이 때 레이저가 조사되지 않아서 퓨즈(f)가 블로잉되지 않은 경우에는 인버터(I2)의 출력은 하이레벨로되어 전송게이트(T3)은 턴오프시키고 전송게이트(T4)는턴온시키게 된다. 따라서 입력되는 어드레스신호(BXR0)는 반전된 상태로 전송게이트(T4)로 전달되고 리페어신호(HIT0)는 디스에이블상태로 출력된다.

이 때 레이저가 조사되어 퓨즈(f)가 블로잉된 경우에는 인버터(I5)의 출력은 로우 레벨로되어 전송게이트(T4)은 턴오프시키고 전송게이트(T3)는 턴온시키게 된다. 따라서 입력되는 어드레스신호(BXR0)는 그대로 전송게이트(T3)로 전달되어 리페어신호(HIT0)는 디스에이블상태로 출력된다. 여기서 모스트랜지스터(M4)는 인에이블신호에 의해 모스트랜지스터(M4)가 순간적으로 인에이블될 때, 인버터(I4)의 입력단과 출력단 레벨을 래치하기 위한 것이다.

도6을 참조하여 살펴보면, 서로 다른 타이밍을 가지는 리페어인에이블 신호(FSET0 ~ FSET3)가 펄스형태로 각 뱅크의 리페어 회로에 입력된 후에 각 단위어드레스 비교회로에 구비된 퓨즈의 블로잉 여부에 의해서 어드레스 신호(BXR0)가 그대로 또는 반전하여 전달되는 것을 알 수 있다. 전송게이트에서 전달하는 상태에 따라서 리페어신호(HIT0)가 인에이블 상태로 출력되는 것이다.

전술한 바와 같이 메모리 장치를 구성하게 되면,리페어회로의 동작시 각 뱅크별로 다르게 타이밍으로 인에이블되어 리페어 회로에 흐르게 되는 과다한 피크전류를 막을 수 있게 된다.

메모리 장치의 초기 셋팅모드인 MRS 세팅모드시 피크전류가 과다하게 되면메모리 장치의 여러부분에 데미지를 줄 수 있고,스탠바이 전류를 증가시킬 수 있는데, 본 발명에 의해서 MRS 세팅시 동작하게 되는 리페어 회로의 피크전류를 크게 감소시킴으로서 메모리 장치를 신뢰성 있게 동작시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 메모리 장치에서 에러가 발견된 셀을 구제하기 위한 리페어 회로의 동작시 피크전류를 줄일 수 있어 메모리 장치에 가해지는 데이미를 줄이수 있어 메모리 장치를 보다 신뢰성있게 동작시킬 수 있다.

Claims

에러가 발견된 결함셀이 억세스되면 구비된 리던던시셀로 대체하기 위한 리페어 회로를 각각 구비하는 다수의 뱅크; 및

상기 다수의 뱅크에 각각 구비된 리페어 회로를 서로 다른 타이밍에 인에블 되록 하기 위한 리페어 인에이블부

를 구비하는 메모리 장치.
제 1 항에 있어서,

상기 리페어 인에이블부는

리페어 모드진입신호를 입력받아 버퍼링하여 상기 다수의 뱅크중 선택된 뱅크의 리페어 회로를 인에이블시키기 위한 리페어 인에이블신호를 각각 출력하되, 서로 다른 지연시간을 가지고 버퍼링하는 다수의 지연부를 구비한 것을 특징으로 하는 메모리 장치.
제 2 항에 있어서,

상기 지연부는 다수의 직렬연결된 인버터를 구비하는 것을 특징으로 하는 메모리 장치.
제 2 항에 있어서,

상기 리페어 회로는

상기 리페어 인에이블신호에 의해 인에이블되어 각각 구비된 퓨즈의 블로잉여부에 따라서 입력되는 어드레스신호를 선택적으로 출력하기 위한 다수의 다수의 단위어드레스 비교회로를 구비하는 것을 특징으로 하는 메모리 장치.
제 4 항에 있어서,

상기 단위어드레스 비교회로는

일측이 전원전압에 접속된 퓨즈;

일측이 상기 퓨즈의 타측에 접속되고, 게이트로 상기 리페어 인에이블신호를 입력받는 제1 모스트랜지스터;

상기 제1 모스트랜지스터의 타측과 접지전압을 연결하고 게이트에 인가되는 전압으로 인하여 항상 턴온상태를 유지하는 제2 모스트랜지스터;

상기 퓨즈의 타측에 입력단이 접속된 제1 인버터;

상기 제1 인버터의 입력단과 상기 접지전압을 연결하며 상기 제1 인버터의 출력단에 게이트가 연결된 제3 모스트랜지스터;

상기 제1 인버터의 출력단에 입력단이 접속된 제2 인버터;

상기 퓨즈가 블로잉되었을 때에 출력되는 상기 제2 인버터의 출력신호에 턴온되어 어드레스신호를 전달하는 제1 전송게이트; 및

상기 퓨즈가 블로잉되지 않았을 때에 출력되는 상기 제2 인버터의 출력신호에 의해 턴온되어 반전된 상기 어드레스신호를 전달하는 제2 전송게이트를 구비하는 것을 특징으로 하는 메모리 장치.