KR20010064523A - 반도체 메모리 - Google Patents

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Abstract

본 발명은 리페어가 필요 없는 양품의 메모리에 대해서는 종래의 고속동작 속도를 그대로 유지할 수 있으며, Redundant Scheme이 적용되는 경우 발생할 수 있는 기능적 오동작 문제를 해소한 반도체 메모리에 관한 것이다.
이를 위해, 본 발명의 반도체 메모리는 노말 셀과 리던던트 셀을 구비한 메모리 셀 어레이와; 외부 제어신호들을 입력받아 각 구성 요소들의 동작을 제어하는 제어부와; 외부에서 인가되는 어드레스 신호를 입력받아 버퍼링하는 어드레스 입력버퍼부와; 어드레스 입력버퍼부에서 출력된 어드레스 값을 프리디코딩하는 프리디코딩부와; 어드레스 입력버퍼부로부터 출력된 어드레스 값이 리던던트 셀의 어드레스인지의 여부를 비교하는 어드레스 비교부와; 어드레스 비교부의 출력신호의 논리레벨에 따라 "로우" 또는 "하이"의 리던던트 판단신호를 출력하는 리던던트 판정부와; 이 리던던트 판단신호의 논리레벨이 변하는 경우 소정 길이의 천이 펄스를 발생시키는 천이검출부와; 제어부에서 인가하는 선택 클럭에 따라 일정 길이의 펄스신호를 주기적으로 발생시키며, 천이 펄스의 길이만큼 상기 펄스신호를 지연시켜 출력하는 펄스 발생부와; 리던던트 판단신호의 논리레벨에 따라 리던던트 셀의 어드레스와 노말 셀의 어드레스를 구분하여, 프리디코딩부에서 출력한 어드레스 값을 입력받아 디코딩하여 해당 메모리 셀의 선택 라인을 펄스 발생부에서 출력한 펄스신호에 의해 활성화시키는 디코딩부를 포함하여 이루어지며,
이에 따라, 리던던트 판단신호의 레벨 천이를 검출하여 이 때 펄스 발생부에서 발생되는 펄스신호 지연시켜 출력하도록 구성하므로써, 노말 모드의 동작에서는 억세스 타이밍을 그대로 유지하면서 리던던트 모드의 동작시 발생할 수 있는 기능적 오동작을 방지할 수 있는 효과가 있다.

Description

반도체 메모리{Semiconductor memory}
본 발명은 반도체 메모리에 있어서, 여분의 메모리 셀에 대한 억세스 동작(Redundant Scheme)에 관계된 것으로 특히, 리페어(Repair)가 필요 없는 양품의 메모리(Original Good Die)에 대해서는 종래의 고속동작 속도를 그대로 유지할 수 있으며, Redundant Scheme이 적용되는 경우 발생할 수 있는 기능적 오동작(Functional Fail) 문제를 해소한 반도체 메모리에 관한 것이다.
일반적으로, 수 많은 미세 셀(memory cell) 중 한 개라도 결함이 있으면 메모리로서 제구실을 하지 못하므로 불량품으로 처리된다. 하지만, 메모리의 집적도가 증가함에 따라 소량의 셀에 결함이 발생할 확률이 높아지게 된다. 그럼에도 불구하고, 이를 불량품으로 폐기한다는 것은 양품의 획득율(Yield)을 낮추는 비효율적인 처리 방식이다.
따라서, 이 경우 미리 메모리 내에 예비 메모리 셀(Redundancy Cell)을 설치하고 이를 이용하여 불량 셀을 대체시킴으로써 메모리 생산의 수율(Yield)을 높이고 있다.
반도체 메모리의 여분의(Redundancy) 셀은 통상, 메모리의 서브 어레이 블록(Sub-Array Block)별로 설치해 두며 주로, 일정 간격의 셀 어레이 마다 여분의 로우(Row) 어드레스 라인과 칼럼(Column) 어드레스 라인을 미리 설치해 두고, 결함이 발생하여 불량이된 메모리 셀을 Row/Column단위로 여분의 셀과 치환하는 방식이 주로 이용된다.
웨이퍼 상의 반도체 메모리 제작공정이 완료되면 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 어드레스를 여분의 셀에 해당하는 어드레스 신호로 바꾸어주는 Programming을 내부회로에서 행하며, 이에 따라 실제 사용할 때에 불량 라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게된다.
이러한 Program 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, EPROM 셀로 Program하는 방식 등이 있다.
그리고, 불량 칼럼 또는 로우 어드레스 라인을 여분의 라인으로 대체하는 프로그래밍 방식에는 물리적인 방법(Physical Method)과 로직적인 방법(Logical Method)이 있다.
이 중에서, 물리적인 방법은 각 어드레스 라인의 출력단과 여분의 라인의 디코더에 퓨즈를 설치하여 불량 워드라인을 나머지 메모리 회로에서 완전히 분리시켜 내는 방식으로, 이 방식에서는 불량 셀의 선택 라인이 여분의 셀에 대한 선택 라인으로 1:1 치환되어 동작하지만, 이를 위해 구비해야하는 리던던시 회로의 레이아웃이 커져 고집적 메모리에는 적합하지 않다. 따라서, 디코더 회로 내에 퓨즈를 삽입해서 불량 라인에 해당하는 디코더를 디코더 레벨에서 불 활성화시키는 로직적인 방식이 주로 이용되고 있다.
도1은 반도체 메모리의 기본적인 리던던시(Redundancy) 회로의 예를 도시한 회로도이다.
도1에 도시한 회로는 불량 워드라인에 해당하는 어드레스(A0~An)가 입력되면 정상적인 노말 디코더(22)를 디스에이블시키는 신호(NRD)를 발생시켜 노말 워드라인(Normal WL)들의 동작을 막고 여분의 워드라인(Spare WL)만 동작하도록 제어하는 Logical 방식의 리던던시 회로이다.
이 회로에서는 여분의 워드라인들과 이에 연결된 여분의 디코더(11)를 설치한 뒤 여분의 디코더(11)를 자유로이 프로그램할 수 있도록 구성되어 있다.
이후, 여분의 디코더의 로직을 워드라인의 어드레스 디코더 로직과 일치하도록 퓨즈를 끊어준다. 동작중에, 리페어로 생성된 여분의 어드레스가 아닌, 정상 어드레스(A0~An)가 입력되면 퓨즈를 통해 병렬로 연결된 nMOS들 중에 1개 이상이 온(ON) 되어 NRD가 "로우"가 되지만 불량 라인에 해당하는 어드레스(A0~An)가 입력되면 그에 해당하는 퓨즈가 모두 끊겨 있어 방전경로가 막히게되고 따라서, NRD가 "하이"가 되어 노말 워드라인 디코더(22)의 출력노드가 방전되어 디스에이블된다. 이후에 RX2 단자에 고전압 펄스가 인가되어 여분의 워드라인에 펄스가 출력된다. 입력된 어드레스(A0~An)가 불량 셀을 선택하는지의 여부를 판정하는 어드레스 비교회로의 판정 결과에 의해 발생하는 NRD신호로 노말 디코더(22)를 비선택으로 하는 것이므로 비교회로 내의 판정 시간만큼 억세스 시간의 손실이 발생하게된다.
도2는 로직컬 방식의 리던던시 회로를 구비한 종래의 반도체 메모리의 구성을 도시한 블록도이다.
도2에 도시한 반도체 메모리에서, 메모리 셀 어레이(10)에는 정상적인 노말 셀과 여분의 셀(이하 "리던던트 셀"이라 칭함)로 구성되며, 로우 디코더(20)와 칼럼 디코더(30)에 의해 선택/활성화된다.
로우 및 칼럼 디코더(20,30)는 메모리 셀 중 노말 셀과 리던던트 셀을 구별하여 선택할 수 있도록 이루어진다.
즉, 칼럼 디코더(30)의 YSELn은 노말 셀과 연결된 칼럼 선택 라인이며, YSELr는 리던던트 셀과 연결된 칼럼 선택 라인이다.
로우 디코더(20)와 칼럼 디코더(30)의 근본적인 메모리 억세스 동작은 서로 동일하므로 이하, 칼럼 어드레스를 중심으로 반도체 메모리의 구성 및 동작을 설명하고, 로우 어드레스에 관계된 구성 및 동작 설명은 생략한다.
제어부(40)는 CLK, CKE, /RAS, /CAS ,CS, DQM, /WE 등의 제어신호를 외부로부터 입력받아 내부적으로 반도체 메모리의 모든 블록을 제어하는데 필요한 신호들을 생성한다.
어드레스 입력버퍼(50)는, 제어부(40)에서 발생시킨 SIB신호를 인가받아, 외부로부터 입력되는 어드레스를 래치하여 버퍼링한다.
프리디코더(60)는, 제어부(40)에서 발생시킨 SPD신호를 인가받아, 이 어드레스 입력버퍼(50)의 출력(CA)을 래치하여 프리디코딩한다.
어드레스 비교부(70)는, 어드레스 입력버퍼(50)의 출력(CA)을 인가받아, 입력된 어드레스의 값(A)이 불량 셀의 어드레스인지 노말 셀의 어드레스인지를 비교하여 그 결과를 리던던트 판정부(80)로 출력한다. 이러한 어드레스 비교부(70)는 반도체 메모리 회로 내에 여러 개를 두는 것이 일반적인데, 리던던트 셀의 선택 라인(YSELr)의 개수에 따라 달라질 수 있다.
리던던트 판정부(80)는, 어드레스 비교부(70)의 출력신호(HM)를 입력받아, 현재의 동작이 노말 모드의 동작인지 리던던트 모드의 동작인지를 구별하는 리던던트 판단신호(Sn,Sr)를 출력한다.
메모리 셀의 선택 라인(YSELn, YSELr)은 활성시 전력 소비를 줄이기 위해 펄스 형태로 제어하는 것이 일반적인데, 이 때의 펄스신호(Sp1)는 펄스 발생기(90)에서 생성된다.
펄스 발생기(90)는, 제어부(40)에서 인가하는 선택 클럭(CLKysel)을 입력받아, 선택 라인(YSELn, YSELr)을 활성시키는데 필요한 펄스신호(Sp1)를 생성한다.
마지막으로, 칼럼 디코더(30)는, 프리디코더(60)의 출력신호(PCA)를 입력받아 디코딩하고 펄스발생기(90)에서 입력되는 펄스신호(Sp1)를 이용하여 해당 선택 라인(YSELn or YSELr)을 활성화시킨다.
도3은 상술한 종래의 반도체 메모리의 동작 설명을 위해 각 입/출력 신호의 파형을 도시한 타이밍도이다.
도3에 도시한 바와 같이, 외부로부터 리던던트 셀에 해당하는 어드레스(Ai)와 노말 셀에 해당하는 어드레스(Aj)가 입력된 경우라면, 어드레스 입력버퍼부(50)는 이 신호(A)를 래치하고 버퍼링하여 출력(CA: Valid1,Valid2)한다.
프리디코딩부(60)는 이 신호(CA)를 입력받아 프리디코딩하여 출력(PCA)한다.
어드레스 비교부(70)는 어드레스 입력버퍼부(50)의 출력(Valid1,Valid2)을 입력받아 리던던트 셀에 해당하는 어드레스인지의 여부를 판단한다. 즉, 리던던트 셀에 해당하는 어드레스인 경우는 "하이"레벨의 신호를 노말 셀에 해당하는 어드레스인 경우는 "로우"레벨의 신호를 출력(HM)한다.
리던던트 판정부(80)는, 어드레스 비교부(70)의 출력신호(HM)를 입력받아, 리던던트 판단신호(Sr, Sn)를 칼럼 디코더(30)로 출력한다. 즉, HM신호가 "하이"인 경우는 Sr신호를 "하이"로, Sn신호를 "로우"로 출력하고, HM신호가 "로우"인 경우는 Sr신호를 "로우"로, Sn신호를 "하이"로 출력한다.
제어부(40)는 외부로부터 입력된 외부 클럭(CLK)에 근거하여 선택 클럭(CLKysel)을 발생시키고 이를 입력받은 펄스 발생부(90)는 선택 라인(YSELn, YSELr)을 활성시키는데 필요한 펄스신호(Sp1)를 발생시키게된다.
칼럼 디코더(30)는 Sr, Sn신호의 레벨에 따라 YSELr과 YSELn을 선택하여, 프리디코더(60)에서 출력된 어드레스 값(PCA)을 입력받아 디코딩하여 해당 선택 라인을 펄스신호(Sp1)에 의해 활성화시키게된다.
그러나, 종래기술의 경우, 도3에서 둥근 원으로 도시한 부분의 타이밍 마진을 가지지 못한다. 즉, 리던던트 판단신호(Sr, Sn)와 펄스신호(Sp1)사이의 타이밍 마진이 없어 기능적 오동작을 유발할 수 있는 원인이 된다. 이는 리던던트 판정부(80)를 거치는 경로가 프리디코더(60)를 거치는 경로보다 더 길기 때문이다. 따라서, 이러한 기능적 오동작을 방지하려면 도3에 도시한 바와 같이, 리던던트 판단신호(Sr, Sn)를 기준으로 펄스신호(Sp1) 발생 시점을 맞추어야한다. 이는 펄스신호(Sp1)의 발생 시점을 지연시키므로써 해결할 수 있지만, 그렇게되면 노말 셀을 억세스할 때도 펄스신호(Sp1)의 발생이 늦어지게 되므로 전체 메모리의 동작 타이밍이 늦어지게 되며 따라서 메모리의 Read/Write시의 타이밍 마진이 줄어들게 되는 문제점이 있다.
이와 같은 종래 반도체 메모리의 동작시 문제점을 도4를 참조하여 설명하면 다음과 같다.
도4에서와 같이, 입력된 어드레스가 노말 셀, 노말 셀, 리던던트 셀, 노말 셀 순으로 인가되는 경우에 리던던트 판단신호(Sr, Sn)는 정상적인 노말 셀을 억세스하는 경우 각각 "로우","하이"로 인가된다. 그러나, 리던던트 셀을 억세스하는 경우 Sr, Sn신호는 천이하여 각각 "하이","로우"가 된다. 이렇게 리던던트 판단신호(Sr, Sn)가 천이하는 경우는 앞서 언급했듯이 리던던트 판단신호(Sr, Sn)가 펄스신호(Sp1)의 발생 시점보다 늦어지게 되어 도4의 원으로 도시된 부분에서 기능적 오동작을 하게되는 문제점이 있으며, 이러한 문제점은 리던던트 셀 다음에 노말 셀을 억세스하는 경우에도 마찬가지로 발생하게된다.
따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리던던트 판단신호의 레벨 천이를 검출하여 이 때 펄스 발생부에서 발생되는 펄스신호 지연시켜 출력하도록 구성하므로써, 노말 모드의 동작에서는 억세스 타이밍을 그대로 유지하면서 리던던트 모드의 동작시 발생할 수 있는 기능적 오동작을 방지할 수 있는 반도체 메모리 회로를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 노말 셀과 리던던트 셀을 구비한 메모리 셀 어레이와; 반도체 메모리의 동작에 관계된 클럭 및 외부 제어신호들을 입력받아 각 구성 요소들의 동작을 제어하는 소정의 제어신호들과 선택클럭을 발생시키는 제어부와; 외부로부터 입력되는 어드레스 신호를 입력받아 래치하고 버퍼링하여 출력하는 어드레스 입력버퍼부와; 어드레스 입력버퍼부에서 출력된 어드레스 값을 입력받아 프리디코딩하여 출력하는 프리디코딩부와; 어드레스 입력버퍼부로부터 출력된 어드레스 값을 입력받아, 입력된 어드레스 값이 리던던트 셀의 어드레스인지의 여부를 비교하여 그 결과를 출력하는 어드레스 비교부와; 어드레스 비교부의 출력신호를 입력받아, 입력된 어드레스 값이 리던던트 셀의 어드레스인지 노말 셀의 어드레스인지를 판별하고, 이에 따라 "로우" 또는 "하이"의 리던던트 판단신호를 출력하는 리던던트 판정부와; 리던던트 판정부에서 출력된 리던던트 판단신호를 입력받아, 리던던트 판단신호의 논리레벨이 변하는 경우 소정 길이의 천이 펄스를 발생시키는 천이검출부와; 제어부에서 인가하는 선택클럭을 입력받아 일정 길이의 펄스신호를 주기적으로 발생시키며, 천이검출부로부터 천이 펄스가 발생되는 경우 천이 펄스의 길이만큼 상기 펄스신호를 지연시켜 출력하는 펄스 발생부와; 리던던트 판정부에서 출력한 리던던트 판단신호의 논리레벨에 따라 리던던트 셀의 어드레스와 노말 셀의 어드레스를 구분하여, 프리디코딩부에서 출력한 어드레스 값을 입력받아 디코딩하고, 해당 메모리 셀의 선택 라인을 펄스 발생부에서 출력한 펄스신호에 의해 활성화시키는 디코딩부를 포함하여 이루어진다.
도 1 은 반도체 메모리의 기본적인 리던던시 회로의 예를 도시한 회로도.
도 2 는 종래의 반도체 메모리의 구성을 도시한 블록도
도 3 은 종래의 반도체 메모리의 동작시 입/출력 신호의 파형을 도시한 타이밍도
도 4 는 종래 반도체 메모리의 동작시 문제점을 설명하기 위한 타이밍도.
도 5 는 본 발명에 따른 반도체 메모리의 구성을 도시한 블록도.
도 6 은 본 발명에 따른 반도체 메모리의 동작 설명을 위해 도시한 각 입/출력 신호파형의 타이밍도.
도 7 은 또 다른 구성에 의한 본 발명의 각 입/출력 신호파형을 도시한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 메모리 셀 어레이 2 : 제어부
3 : 어드레스 입력버퍼부 4 : 프리디코딩부
5 : 어드레스 비교부 6 : 리던던트 판정부
7 : 천이검출부 8 : 펄스 발생부
9 : 디코딩부
이하, 첨부한 도5 내지 도7을 참조하여 본 발명의 기술적 구성 및 동작을 설명한다.
도5는 본 발명에 따른 반도체 메모리의 구성을 도시한 블럭도이다.
본 발명에 따른 반도체 메모리는 노말 셀과 리던던트 셀을 구비한 메모리 셀 어레이(1)와; 반도체 메모리의 동작에 관계된 클럭(CLK) 및 외부 제어신호들(CKE, /RAS, /CAS ,CS, DQM, /WE 등)을 입력받아 각 구성 요소들의 동작을 제어하는 소정의 제어신호들(SIB, SPD등)과 선택클럭(CLKysel)을 발생시키는 제어부(2)와; 외부로부터 입력되는 어드레스 신호(A)를 입력받아 래치하고 버퍼링하여 출력하는 어드레스 입력버퍼부(3)와; 어드레스 입력버퍼부(3)에서 출력된 어드레스 값(CA)을 입력받아 프리디코딩하여 출력하는 프리디코딩부(4)와; 어드레스 입력버퍼부(4)로부터 출력된 어드레스 값(PCA)을 입력받아, 입력된 어드레스 값(A)이 리던던트 셀의 어드레스인지의 여부를 비교하여 그 결과를 출력하는 어드레스 비교부(5)와; 어드레스 비교부(5)의 출력신호(HM)를 입력받아, 입력된 어드레스 값(A)이 리던던트 셀의 어드레스인지 노말 셀의 어드레스인지를 판별하고, 이에 따라 "로우" 또는 "하이"의 리던던트 판단신호(Sr, Sn)를 출력하는 리던던트 판정부(6)와; 리던던트 판정부(6)에서 출력된 리던던트 판단신호(Sr, Sn)를 입력받아, 리던던트 판단신호(Sr, Sn)의 논리레벨이 변하는 경우 소정 길이의 천이 펄스(St)를 발생시키는 천이검출부(7)와; 제어부(2)에서 인가하는 선택클럭(CLKysel)을 입력받아 일정 길이의 펄스신호(Sp2)를 주기적으로 발생시키며, 천이검출부(7)로부터 천이 펄스(St)가 발생되는 경우 천이 펄스(St)의 길이만큼 상기 펄스신호(Sp2)를 지연시켜 출력하는 펄스 발생부(8)와; 리던던트 판정부(6)에서 출력한 리던던트 판단신호(Sr, Sn)의 논리레벨에 따라 리던던트 셀의 어드레스와 노말 셀의 어드레스를 구분하여, 프리디코딩부(4)에서 출력한 어드레스 값(PCA)을 입력받아 디코딩하고, 해당 메모리 셀의 선택 라인(YSELn, YSELr)을 펄스 발생부(8)에서 출력한 펄스신호(Sp2)에 의해 활성화시키는 디코딩부(9)를 포함하여 이루어진다.
도5에 도시한 본 발명의 블록도에서는, 로우 어드레스의 디코딩에 관계된 구성은도시를 생략하였다. 로우 디코더와 칼럼 디코더의 근본적인 메모리 억세스 동작은 서로 동일하므로 이하, 칼럼 어드레스를 중심으로 본 발명에 따른 반도체 메모리의 구성 및 동작을 설명한다.
본 발명에 따른 반도체 메모리가 도2에 도시된 종래의 반도체 메모리와 구별되는 차이점은 리던던트 판정부(6)의 출력신호인 리던던트 판단신호(Sr, Sn)의 레벨 천이를 검출하는 천이검출부(7)를 추가로 구비하고 있으며, 이 천이검출부(7)의 출력신호에 의해 펄스 발생부(8)의 동작이 제어되도록 이루어진다는 점이다.
즉, 천이검출부(7)와 펄스 발생부(8)를 제외한 본 발명의 나머지 구성 요소들은 도2에 도시된 종래기술의 구성요소와 동일하며 따라서 이하, 천이검출부(7)와 펄스 발생부(8)를 중심으로 본 발명에 따른 반도체 메모리의 동작을 설명한다.
본 발명의 천이검출부(7)는 리던던트 판정부(6)에서 출력되는 리던던트 판단신호(Sr, Sn)를 입력받는다. 그리고 이 리던던트 판단신호(Sr, Sn)의 논리레벨의 변화에 반응하여 짧은 펄스 폭의 천이 펄스(St)를 생성하도록 이루어진다.
그리고, 본 발명의 펄스 발생부(8)는 천이검출부(7)에서 출력되는 천이 펄스(St)에 의해 약간의 제어를 받도록 이루어진다.
즉, 종래기술의 펄스 발생부(90)는 단지 제어부에서 출력된 선택 클럭(CLKysel)에 의해 일정 길이의 펄스신호(Sp1)를 주기적으로 발생시키는 역할을 수행하였지만, 본 발명에 따른 펄스 발생부(8)는 제어부(2)에서 출력된 선택 클럭(CLKysel)에 의해 일정 길이의 펄스신호(Sp2)를 주기적으로 발생시키며, 천이검출부(7)로부터 천이 펄스(St)가 입력되는 경우에는 펄스신호(Sp2)의 발생 시점을 천이 펄스(St)의펄스 폭 만큼 지연시켜 출력하도록 이루어진다.
따라서, 천이검출부(7)는 리던던트 판단신호(Sr, Sn)의 레벨 천이가 있는 경우에만 천이 펄스(St)를 발생하게 되므로 노말 셀에 대한 억세스만 반복되거나 리던던트 셀에 대한 억세스만 반복하여 이루어지는 경우라면, 본 발명의 펄스 발생부(8)는 일정한 간격으로 펄스신호(Sp2)를 발생시키게되어 기존의 고속 동작속도를 그대로 유지할 수 있게된다.
도6은 본 발명에 따른 반도체 메모리의 동작 설명을 위해 도시한 각 입/출력 신호파형의 타이밍도이다. 여기서, 종래의 펄스 발생부(90)에서 출력되는 펄스신호(Sp1)와 본 발명에 따른 펄스 발생부(8)에서 출력되는 펄스신호(Sp2)의 차이를 명확히 구분하기 위해 모두 도시하였다.
도6에서와 같이, 입력된 어드레스가 노말 셀, 노말 셀, 리던던트 셀, 노말 셀 순으로 인가되는 경우라면, 리던던트 판정부(6)에서 출력되는 리던던트 판단신호(Sr, Sn)는 정상적인 노말 셀을 억세스하는 경우 각각 "로우","하이"로 인가되며 이어서, 리던던트 셀을 억세스하게되면 리던던트 판단신호(Sr, Sn)의 논리레벨은 각각 "하이","로우"로 천이하게된다. 그러나, 이 경우 천이된 리던던트 판단신호(Sr, Sn)는 회로 자체의 지연으로 인하여 주기적으로 발생되는 펄스신호(Sp1)의 발생 시점보다 늦게 인가된다.
즉, 종래기술의 펄스신호(Sp1)의 발생 시점보다 리던던트 판단신호(Sr, Sn)의 천이가 늦게되어 도6의 원으로 표시한 부분에서 디코딩부는 입력된 어드레스를 노말 셀의 어드레스로 인식하여 기능적 오동작을 일으킬 수 있다.
그러나, 본 발명의 메모리 반도체에서는, 천이검출부(7)가 리던던트 판단신호(Sr, Sn)의 레벨 천이를 검출하여 도6에 도시한 바와 같이, 짧은 펄스 폭의 천이 펄스(St)를 발생시키도록 동작하며 이에 따라, 본 발명의 펄스 발생부(8)는 천이 펄스(St)가 인가된 이후에 펄스신호(Sp2)를 발생시키도록 동작한다.
반도체 메모리의 내부적으로 볼 때, 천이 펄스(St)가 발생하는 구간 동안에는 데이터 라인이 등화(Equalization) 및 프리 차지(Pre-charge)되는 구간에 해당하므로 상술한 바와 같은 구성 및 동작으로 아래와 같은 효과를 기대할 수 있다.
본 발명에 따른 반도체 메모리의 Redundant Scheme에서는 리던던트 판단신호(Sr, Sn)의 레벨 천이를 검출하여 짧은 펄스(St)를 발생시키고, 이를 이용하여 펄스신호(Sp)의 발생 시점을 천이 펄스(St)의 폭 만큼 지연시키므로써, 리던던트 모드의 억세스 동작시 생길 수 있는 타이밍 마진 문제를 해결할 수 있다.
그리고, 펄스 발생부(8)의 기능적 구성을 달리하여 상술한 바와 같은 본 발명의 효과를 기대할 수 도있다.
도7에 도시한 바와 같이, 천이 펄스(St)가 인가되는 동안 펄스신호(Sp3)를 연장하여 발생시키도록 본 발명의 펄스 발생부(8)를 구성하여도 상술한 바와 같은 효과를 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리는 리던던트 판단신호의 레벨 천이를 검출하여 소정 길이의 펄스를 발생시키는 천이검출부를 추가로 구비하여 이 펄스의 길이만큼 펄스 발생부에서 발생되는 펄스신호를 지연시켜 출력하도록구성하므로써, 노말 모드의 동작에서는 억세스 타이밍을 그대로 유지하면서 리던던트 모드의 동작시 발생할 수 있는 기능적 오동작을 방지할 수 있는 효과가 있다.

Claims (2)

  1. 노말 셀과 리던던트 셀을 구비한 메모리 셀 어레이와;
    반도체 메모리의 동작에 관계된 클럭 및 외부 제어신호들을 입력받아 각 구성 요소들의 동작을 제어하는 소정의 제어신호들과 선택클럭을 발생시키는 제어부와;
    외부로부터 입력되는 어드레스 입력받아, 상기 제어부의 제어신호에 따라, 래치하고 버퍼링하여 출력하는 어드레스 입력버퍼부와;
    상기 어드레스 입력버퍼부에서 출력된 어드레스 값을 입력받아, 상기 제어부의 제어신호에 따라, 프리디코딩하여 출력하는 프리디코딩부와;
    상기 어드레스 입력버퍼부로부터 출력된 어드레스 값을 입력받아, 입력된 어드레스 값이 리던던트 셀의 어드레스인지의 여부를 비교하여 그 결과를 출력하는 어드레스 비교부와;
    상기 어드레스 비교부의 출력신호를 입력받아, 입력된 어드레스 값이 리던던트 셀의 어드레스인지 노말 셀의 어드레스인지를 판별하고, 이에 따라 "로우" 또는 "하이"의 리던던트 판단신호를 출력하는 리던던트 판정부와;
    상기 리던던트 판정부에서 출력된 리던던트 판단신호를 입력받아, 상기 리던던트 판단신호의 논리레벨이 변하는 경우 소정 길이의 천이 펄스를 발생시키는 천이검출부와;
    상기 제어부에서 인가하는 선택클럭을 입력받아 일정 길이의 펄스신호를 주기적으로 발생시키며, 상기 천이검출부로부터 천이 펄스가 발생되는 경우 상기 천이 펄스의 길이만큼 상기 펄스신호를 지연시켜 출력하는 펄스 발생부와;
    상기 리던던트 판정부에서 출력한 리던던트 판단신호의 논리레벨에 따라 리던던트 셀의 어드레스와 노말 셀의 어드레스를 구분하여, 상기 프리디코딩부에서 출력한 어드레스 값을 입력받아 디코딩하고, 상기 메모리 셀 어레이의 해당 메모리 셀의 선택 라인을 상기 펄스 발생부에서 출력한 펄스신호에 의해 활성화시키는 디코딩부를 포함하여 이루어진 것이 특징인 반도체 메모리.
  2. 청구항 1에 있어서,
    상기 펄스 발생부는 상기 제어부에서 인가하는 선택클럭을 입력받아 일정 길이의 펄스신호를 주기적으로 발생시키며, 상기 천이검출부로부터 천이 펄스가 발생되는 경우 상기 천이 펄스의 길이만큼 상기 펄스신호를 연장시켜 출력하도록 이루어진 것이 특징인 반도체 메모리.
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