JP2019220239A - メモリデバイス - Google Patents

Abstract

【目的】メモリデバイスを提供する。【解決手段】メモリデバイスは、セルフテスト回路と、冗長アドレス置換回路と、を備える。セルフテスト回路は、メインメモリセルアレイに結合され、メインメモリセルアレイに対してセルフテストプログラムを実行して、セルフテスト信号を提供するのに用いられる。冗長アドレス置換回路は、第一冗長回路と、第二冗長回路と、を備える。第一冗長回路は、第一テストプログラムにおいて生成された第一冗長データ信号に基づき、メインメモリセルアレイの一部のワード線アドレスを冗長メモリブロックの一部のワード線アドレスに置換する。第二冗長回路は、第一冗長回路に結合され、セルフテスト信号に基づき、メインメモリセルアレイにおいてエラーが検出されたワード線アドレスを冗長メモリブロックの別の部分のワード線アドレスに置換する。【選択図】図１

Description

本発明は半導体デバイスに関し、特にセルフテスト機能を有するメモリデバイスに関する。

回路の複雑さが上がるにつれて、各種形式のメモリデバイスは、製造上、不良または損傷したメモリ素子を必然的に生産しやすくなる。メモリデバイスの信頼性を改善する一般的な方法は、エラー修正コードメモリ（Ｅｒｒｏｒ−ｃｏｒｒｅｃｔｉｎｇ ｃｏｄｅ ｍｅｍｏｒｙ，ＥＣＣ ｍｅｍｏｒｙ）の使用であるが、ＥＣＣ技術を用いたメモリは、サイズの縮小が困難であるという問題と、生産コストが上昇するという問題がある。

本発明は、電子ヒューズの冗長データを立ち上げて、読み込んだ後、セルフテストプログラムを実行して、セルフテストプログラムにおいて検出された不良ワード線アドレスを置換して、メモリデバイスの信頼性を強化できる、セルフテスト機能を有するメモリデバイスを提供する。

本発明の実施例は、セルフテスト回路と、冗長アドレス置換回路と、を備えるメモリデバイスを提供する。セルフテスト回路は、メインメモリセルアレイに結合され、メインメモリセルアレイに対してセルフテストプログラムを実行して、セルフテスト信号を提供するのに用いられる。冗長アドレス置換回路は、第一冗長回路と、第二冗長回路と、を備える。第一冗長回路は、第一テストプログラムにおいて生成された第一冗長データ信号に基づき、メインメモリセルアレイの一部のワード線アドレスを冗長メモリブロックの一部のワード線アドレスに置換する。第二冗長回路は、第一冗長回路に結合され、セルフテスト信号に基づき、メインメモリセルアレイにおいてエラーが検出されたワード線アドレスを冗長メモリブロックの別の部分のワード線アドレスに置換する。

上述に基づき、本発明のメモリデバイスの冗長アドレス置換回路は、第一冗長回路及び第二冗長回路を備え、それぞれ第一テストプログラム及びセルフテストプログラムが検出した不良ワード線アドレスを冗長メモリブロックのワード線アドレスに置換するのに適用され、第一冗長回路は、さらに、第二冗長回路が提供するセルフテスト冗長無効信号に基づき、一部のワード線アドレスの置換を実行するか否か決定する。

本発明の上述した特徴と利点を更に明確化するために、以下に、実施例を挙げて図面と共に詳細な内容を説明する。

本発明の実施例のメモリデバイスの模式図を図示する。 本発明の実施例のローアドレスバッファ・セレクタの模式図を図示する。 本発明の実施例の冗長アドレス置換回路の模式図を図示する。 本発明の実施例の第一冗長アドレス置換回路の模式図を図示する。 本発明の実施例のセルフテストアドレスラッチ回路の模式図を図示する。 本発明の実施例の第二冗長アドレス置換回路の模式図を図示する。 本発明の実施例のセルフテストプログラムの波形動作図を図示する。

図１を参照すると、図１は、本発明の実施例のメモリデバイスの模式図を図示する。メモリデバイス１００は、メモリセルアレイＭＡと、メモリ制御回路１１０と、ローアドレスバッファ・セレクタ１２０と、Ｘ冗長アドレス置換回路１３０と、冗長データ・ロードクロックエリア１４０と、セルフテスト回路１５０と、周辺回路１６０（例えば、エリアアドレスバッファとコラムアドレスバッファ、Ｘデコーダ、ＹデコーダとＹ冗長アドレス置換回路）と、を有する。

メモリセルアレイＭＡは、メインメモリセルアレイＭＡ１と、冗長メモリブロックＲＥＢとを、備え、冗長メモリブロックＲＥＢ内に、冗長メモリロー（ｒｅｄｕｎｄａｎｃｙ ｍｅｍｏｒｙ ｒｏｗｓ）及び冗長メモリコラム（ｒｅｄｕｎｄａｎｃｙ ｍｅｍｏｒｙ ｃｏｌｕｍｎｓ）が配置され、冗長メモリロー及び冗長メモリコラムは、予備メモリセルを有し、回路上で、メインメモリセルアレイＭＡ１の不良または損傷したメモリセルを置換でき、例えば、電子ヒューズ（ｅＦｕｓｅ）素子によって不揮発性メモリ冗長アドレス（ａｄｄｒｅｓｓ）を切り換えて、メモリデバイス１００の正常機能を維持する。

図１において、メモリデバイス１００は、例えば、チップ形態のダイナミックＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）またはスタティックＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＳＲＡＭ）またはその他の類似のデバイスまたはこれらのデバイスの組合せである。冗長データ・ロードクロックエリア１４０は、第一テストプログラムにおいて生成された冗長データを記録でき、例えば、ワンタイム・プログラミング不揮発性メモリ素子（Ｏｎｅ Ｔｉｍｅ ｐｒｏｇｒａｍｍｉｎｇ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）である。ここにおける第一テストプログラムは、ウェーハプローバ（Ｐｒｏｂｅｒ）プログラムであってもよく、本発明は制限されない。

本実施例において、メモリデバイス１００の電子デバイスを立ち上げた後、冗長データ・ロードクロックエリア１４０は、第一テストプログラムにおいて生成された、例えば、直列ｅＦｕｓｅデータ入力信号ＳＨＩと、ｅＦｕｓｅデータ内部クロック信号ＩＲＣＬＫＴと、ｅＦｕｓｅデータ内部反転クロック信号ＩＲＣＬＫＮと、を含む第一冗長データ信号を提供でき、冗長アドレス置換回路（Ｘ冗長アドレス置換回路１３０と、Ｙ冗長アドレス置換回路１６０と、を備える）は、第一冗長データ信号に基づき、第一テストプログラムにおいてメインメモリセルアレイＭＡ１を検出して得られた不良メモリセルアドレスを冗長メモリブロックＲＥＢのメモリセルアドレスに置換する。

続いて、第一冗長データ信号に基づき、不良メモリセルアドレスを冗長メモリセルアドレスによって置換した後、システムは、セルフテスト（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ，ＢＩＳＴ）プログラムを継続して実行し、その他の不良メモリセルの有無をテストできる。

メモリデバイス１００のセルフテスト回路１５０は、メモリセルアレイＭＡに結合され、メインメモリセルアレイＭＡ１に対してセルフテストプログラムを実行できる。セルフテスト回路１５０は、クロック信号ＩｎｔＣＬＫを受信する時、通過（ＰＡＳＳ）または失敗（ＦＡＩＬ）を表すセルフテスト信号ＢＩＳＴＦＡＩＬを提供する。Ｘ冗長アドレス置換回路１３０は、セルフテスト信号ＢＩＳＴＦＡＩＬに基づき、メインメモリセルアレイＭＡ１においてエラーが検出されたワード線アドレスを冗長メモリブロックＲＥＢの別の部分のワード線アドレスに置換できる。

要するに、本実施例のメモリデバイス１００は、第一テストプログラムの第一冗長データ信号によって、メインメモリセルアレイＭＡ１の不良または損傷したメモリセルの対応アドレスを冗長メモリブロックＲＥＢのメモリセルアドレスに置換でき、立ち上げ後に実行するセルフテストプログラムによって、第一テストプログラムにおいて正常と検出されたが、その後ダメージが発生したメモリセルも冗長メモリブロックＲＥＢのメモリセルに置換できることから、メモリデバイス１００の信頼性を向上できる。

以下に、その他の実施例と併せて、本発明の実施形態をさらに説明する。図２〜図６の回路構成は、図１のメモリデバイス１００に適用できる。図７の波形動作図は、図１〜図６の回路に適用できる。

図２は、本発明の実施例のローアドレスバッファ・セレクタの模式図を図示する。図１と併せて図２を参照すると、本実施例において、ローアドレスバッファ・セレクタ１２０は、ローアドレスバッファ１２２と、ローアドレスセレクタ１２４と、を有する。図２のローアドレスセレクタ１２４の回路構成は、例であり、本発明は、ローアドレスバッファ１２２及びローアドレスセレクタ１２４の回路構成を制限せず、当業者は、適切に設計できる。

ローアドレスバッファ１２２は、モードレジスタ（ｍｏｄｅ ｒｅｓｉｓｔｅｒ、ここでは不図示）からアクセスするためのアクセス用ワード線アドレスＣＸＡを受信し、ローアドレスセレクタ１２４は、異なるモード、例えば、アクセス（ａｃｃｅｓｓ）モードまたはセルフテストモードにおいて、入力しようとするワード線アドレスを選択するのに用いられ、例えば、セルフテストモード時には、Ｘ冗長アドレス置換回路１３０に対してセルフテストワード線アドレスＢＩＳＴＸＡを入力するよう選択できる。

図３は、本発明の実施例の冗長アドレス置換回路の模式図を図示する。続いて、図１と併せて図３を参照すると、図３の冗長アドレス置換回路は、図１のＸ冗長アドレス置換回路１３０に適用でき、第一冗長回路１３２と、第一冗長回路１３２に結合される第二冗長回路１３４と、を備える。第一冗長回路１３２は、第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の一部のワード線アドレス（即ち、ローアドレス）を冗長メモリブロックＲＥＢの一部のワード線アドレスに置換できる。第二冗長回路１３４は、セルフテスト信号ＢＩＳＴＦＡＩＬに基づき、メインメモリセルアレイＭＡ１においてエラーが検出されたワード線アドレスを冗長メモリブロックＲＥＢの別の部分のワード線アドレスに置換する。第一冗長回路１３２は、第一冗長アドレス置換回路を複数備え、第二冗長回路１３４は、第二冗長アドレス置換回路を複数備える。

図７は、本発明の実施例のセルフテストプログラムの波形動作図を図示する。図７において、セルフテストプログラムは、２本のビット線上のメモリセルが異常を有することを検出しており、セルフテスト信号ＢＩＳＴＦＡＩＬの論理レベルが、ローレベルからハイレベルになることによって表され、したがって、本実施例において、４個の第一冗長アドレス置換回路ＸＲＥＤ＿０〜ＸＲＥＤ＿３は、第一冗長データ信号の不良ワード線アドレスを処理し、２個の第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１は、セルフテスト信号ＢＩＳＴＦＡＩＬから見つかった２本の不良ワード線アドレスを処理することを例とするが、制限されない。

具体的には、第二冗長回路１３４は、さらに、セルフテストアドレスラッチ回路ＢＦＬＡＴ及び論理ゲートＬＧ３を備える。セルフテストアドレスラッチ回路ＢＦＬＡＴは、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、セルフテストアドレスラッチ信号ＢＦＬＡＴｍと、その反転信号ＢＦＬＡＮｍ（ｍ＝０または１）を生成して、それぞれ第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１に提供する。

論理ゲートＬＧ３は、前記第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１に結合され、それぞれ第二冗長アドレス選択信号ＢＩＳＴＸＲ０及びＢＩＳＴＸＲ１を受信し、セルフテスト冗長無効信号ＢＩＳＴＸＲＲを出力する。本実施例において、論理ゲートＬＧ３は、ＮＯＲゲートを例とし、セルフテスト冗長無効信号ＢＩＳＴＸＲＲのレベルの高低状態は、セルフテストプログラムにおいて、不良なメモリセルが見つかったか、ワード線を置換する必要があるか否かを表すことができる。

第一冗長回路１３２のこれらの第一冗長アドレス置換回路ＸＲＥＤ＿０〜ＸＲＥＤ＿３は、第一冗長データ信号を受信する以外に、セルフテスト冗長無効信号ＢＩＳＴＸＲＲをさらに受信し、セルフテスト冗長無効信号ＢＩＳＴＸＲＲ及び第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の一部のワード線アドレスが無効にされる必要があるか否か判定して、第一冗長アドレス選択信号ＲＲＸｊ、ｊ＝０〜３を、対応する冗長ワード線置換回路ＲＷＬＤに出力する。冗長ワード線置換回路ＲＷＬＤは、第一冗長アドレス選択信号ＲＲＸｊに基づき、メインメモリセルアレイＭＡ１の不良な一部のワード線アドレスを冗長メモリブロックＲＥＢの一部のワード線アドレス、例えば、冗長メモリブロックワード線ＲＷＬｑに置換する。ここではｑ＝０〜３である。

即ち、セルフテストプログラムが、置換を必要とするワード線アドレスを見つけなかった時、第一冗長回路１３２は、第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の不良なメモリセルを無効にし、冗長メモリブロックＲＥＢのメモリセルによって置換し、セルフテストプログラムが、第一冗長データ信号によるワード線アドレスの置換を見つけた後に、アクセスプロセスにおいてその他の不良なメモリセルに遭遇する時、図７のＢＩＳＴＦＡＩＬの二箇所がハイレベル状態になる変化にあるように（１ｓｔＦＡＩＬ、２ｎｄＦＡＩＬのように）、検出アクセスが失敗したことを表す、第一冗長回路１３２は、セルフテスト冗長無効信号ＢＩＳＴＸＲＲ及び第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１の一部のワード線アドレスを冗長メモリブロックＲＥＢの一部のワード線アドレスに置換するか否か判定できる。

図４は、本発明の実施例の第一冗長アドレス置換回路の模式図を図示する。図４をさらに参照すると、第一冗長アドレス置換回路ＸＲＥＤ＿ｊ（ｊ＝０〜３）は、第一冗長アドレス判定回路１３６と、第一論理ゲートＬＧ１と、ラッチ回路ＬＡＣと、を備える。第一冗長アドレス判定回路１３６は、第一冗長データ信号（例えば、直列ｅＦｕｓｅデータ入力信号ＳＨＩ、ｅＦｕｓｅデータ内部クロック信号ＩＲＣＬＫＴ、その反転クロック信号ＩＲＣＬＫＮ）を受信し、第一冗長データ信号に基づき、メインメモリセルアレイＭＡ１のワード線アドレスが置換される必要があるか否か判定する。

具体的には、第一冗長アドレス判定回路１３６は、複数直列したフリップフロップＤＦＦ及び複数のＸＮＯＲゲートＸＮＯＲを備え、フリップフロップＤＦＦ及びＸＮＯＲゲートＸＮＯＲの数は、メインメモリセルアレイＭＡ１のワード線数に関連する。本実施例において、メインメモリセルアレイＭＡ１はｎ本のワード線を有し、第一冗長アドレス判定回路１３６は、ｎ個のＸＮＯＲゲートＸＮＯＲ及びｎ＋１個のフリップフロップＤＦＦを備えることを例とする。フリップフロップＤＦＦの回路構造は、図４を参考にできるが、制限されない。

フリップフロップＤＦＦのクロック入力端は、第一冗長データ信号のうちのｅＦｕｓｅデータ内部クロック信号ＩＲＣＬＫＴ及びその反転信号ＩＲＣＬＫＮを受信し、一つ目のフリップフロップＤＦＦの入力端は、第一冗長データ信号のうちの直列ｅＦｕｓｅデータ入力信号ＳＨＩを受信する。ｎ個目までのフリップフロップＤＦＦの出力端は、それぞれＸＮＯＲゲートＸＮＯＲの一方の入力端に結合され、ＸＮＯＲゲートＸＮＯＲの他方の入力端は、対応するメインメモリセルアレイＭＡ１のワード線アドレスＸＡＤｉ（ｉ＝１〜ｎ）を受信し、ＸＮＯＲゲートＸＮＯＲは、ワード線アドレスＸＡＤｉ及びフリップフロップＤＦＦの出力信号を比較して、このワード線アドレスＸＡＤｉは、不良メモリセルを有するか否か決定でき、その出力端は、第一論理ゲートＬＧ１の入力端に結合される。ｎ＋１個目のフリップフロップＤＦＦの出力端は、第一論理ゲートＬＧ１の入力端に直接結合される。

第一論理ゲートＬＧ１は、第一冗長アドレス判定回路１３６の出力信号と、第二冗長回路１３４からのセルフテスト冗長無効信号ＢＩＳＴＸＲＲを受信して、出力信号を生成する。ラッチ回路ＬＡＣは、第一論理ゲートＬＧ１に結合されて、第一論理ゲートＬＧ１の出力信号をラッチする。

さらに、ラッチ回路ＬＡＣは、伝送ゲートＴＧ１及びラッチＬＡを備えてもよい。伝送ゲートＴＧ１は、第一論理ゲートＬＧ１の出力端とラッチＬＡとの間に結合されて、ロー作動信号（Ｒｏｗ ａｃｔｉｖｅ ｓｉｇｎａｌ）ＲＡＳＤによって制御される。ラッチＬＡは、伝送ゲートＴＧ１によって第一論理ゲートＬＧ１の出力信号を受信し、第一冗長アドレス選択信号ＲＲＸｊを冗長ワード線置換回路ＲＷＬＤに出力して置換動作を行う。

また、図５は、本発明の実施例のセルフテストアドレスラッチ回路の模式図を図示する。図３と併せて図５を参照すると、セルフテストアドレスラッチ回路ＢＦＬＡＴは、複数の直列したフリップフロップＦＦと、遅延回路ＤＣと、第四論理ゲートＬＧ４と、複数の第五論理ゲートＬＧ５と、を備える。第四論理ゲートＬＧ４及び複数の第五論理ゲートＬＧ５は、例えば、ＮＡＮＤゲートである。

第一フリップフロップ回路ＦＦ及び第五論理ゲートＬＧ５の数は、第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍの数に対応する。ここでは、ｍは、整数である。例えば、本実施例は、２個の第二冗長アドレス置換回路ＢＩＳＴＸＲ＿０及びＢＩＳＴＸＲ＿１を有することから、第一フリップフロップ回路ＦＦ及び第五論理ゲートＬＧ５も２個である。第一フリップフロップ回路ＦＦの回路構造は図５を参考にでき、図４のフリップフロップＤＦＦに相似しているが、本発明は、これに制限されない。

これらの第一フリップフロップ回路ＦＦのクロック入力端は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、出力端は、第五論理ゲートＬＧ５の入力端に結合される。これらの第一フリップフロップ回路ＦＦは、相互に直列であり、一つ目の第一フリップフロップ回路ＦＦは、図５の一番上の第一フリップフロップ回路ＦＦ１であり、その出力信号は、その入力端にフィードバックされる。

これらの第五論理ゲートＬＧ５の一方の入力端は、対応する第一フリップフロップ回路ＦＦの出力信号を受信し、他方の入力端は、第四論理ゲートＬＧ４の出力信号を受信し、第四論理ゲートＬＧ４の一方の入力端は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、他方の入力端は、遅延回路ＤＣによって遅延した後のセルフテスト信号ＢＩＳＴＦＡＩＬを受信する。第五論理ゲートＬＧ５の出力端は、セルフテストアドレスラッチ信号ＢＦＬＡＴｍ及びその反転信号ＢＦＬＡＮｍを対応する第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍに出力する。ここで、ｍ＝０または１である。

図６は、本発明の実施例の第二冗長アドレス置換回路の模式図を図示する。図３と併せて図６を参照すると、第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍは、第二冗長アドレス判定回路１３８と、第二論理ゲートＬＧ２と、別のラッチ回路ＬＡＣと、を備える。第二冗長アドレス判定回路１３８は、メインメモリセルアレイＭＡ１において、ワード線アドレスがさらに置換される必要があるか否か判定するのに用いられ、並列した複数のセルフテストアドレス判定回路ＢＩＳＴＡＤ及び第二フリップフロップ回路ＢＩＳＴＦＦを備え、各セルフテストアドレス判定回路ＢＩＳＴＡＤは、別の第二フリップフロップ回路ＢＩＳＴＦＦ及び第六論理ゲートを備え、ここで、第六論理ゲートは、例えば、ＸＮＯＲゲートＸＮＯＲである。

第二フリップフロップ回路ＢＩＳＴＦＦ及びＸＮＯＲゲートＸＮＯＲの数は、メインメモリセルアレイＭＡ１のワード線の数に関連する。本実施例において、メインメモリセルアレイＭＡ１はｎ本のワード線を有する時、第二冗長アドレス判定回路１３８は、ｎ個のセルフテストアドレス判定回路ＢＩＳＴＡＤを備える、即ち、計ｎ個のＸＮＯＲゲートＸＮＯＲ及びｎ＋１個の第二フリップフロップ回路ＢＩＳＴＦＦを有する。

これらの第二フリップフロップ回路ＢＩＳＴＦＦのクロック入力端は、セルフテストアドレスラッチ回路ＢＦＬＡＴから対応するセルフテストアドレスラッチ信号ＢＦＬＡＴｍ及びその反転信号ＢＦＬＡＮｍ（ｍ＝０または１）を受信し、セルフテストアドレス判定回路ＢＩＳＴＡＤの第二フリップフロップ回路ＢＩＳＴＦＦの入力端は、対応するワード線アドレスＸＡＤｉ（ｉ＝１〜ｎ）を受信し、出力端は、ＸＮＯＲゲートＸＮＯＲの一方の入力端に結合され、ＸＮＯＲゲートＸＮＯＲの他方の入力端は、対応するワード線アドレスＸＡＤｉを受信する。ＸＮＯＲゲートＸＮＯＲは、ワード線アドレスＸＡＤｉ及び第二フリップフロップ回路ＢＩＳＴＦＦの出力信号を比較して、このワード線アドレスＸＡＤｉは、不良メモリセルを有するか否か決定する。ＸＮＯＲゲートＸＮＯＲの出力端は、第二論理ゲートＬＧ２に結合される。

さらに具体的には、本実施例の第二フリップフロップ回路ＢＩＳＴＦＦは、伝送ゲートＴＧ２及びフリップフロップＬＦＦを備える。伝送ゲートＴＧ２は、対応するセルフテストアドレスラッチ信号ＢＦＬＡＴｍ及びその反転信号ＢＦＬＡＮｍによって制御され、セルフテストアドレス判定回路ＢＩＳＴＡＤの伝送ゲートＴＧ２は、検出しようとするワード線アドレスＸＡＤｉを受信し、セルフテストアドレス判定回路ＢＩＳＴＡＤのフリップフロップＬＦＦは、伝送ゲートＴＧ２によって、検出しようとするワード線アドレスＸＡＤｉを受信し、フリップフロップＬＦＦの出力端は、ＸＮＯＲゲートＸＮＯＲに結合される。セルフテストアドレス判定回路ＢＩＳＴＡＤ外の第二フリップフロップ回路ＢＩＳＴＦＦの伝送ゲートＴＧ２は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、対応するフリップフロップＬＦＦは、伝送ゲートＴＧ２によって、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、その出力端は、第二論理ゲートＬＧ２に直接結合される。

セルフテストアドレス判定回路ＢＩＳＴＡＤ外の第二フリップフロップ回路ＢＩＳＴＦＦの入力端は、セルフテスト信号ＢＩＳＴＦＡＩＬを受信し、出力端は、第二論理ゲートＬＧ２に直接結合される。この第二フリップフロップ回路ＢＩＳＴＦＦの出力信号は、ＢＲＸＥｍであり、論理レベルは、不良メモリセルのアドレスを置換するか否か表すことができ、例えば、出力信号ＢＲＸＥｍは、ハイレベル状態にある時、セルフテストプログラムにおいて、置換する必要がある不良のメモリセルが見つかったことを表し、反対に、出力信号ＢＲＸＥｍは、ローレベル状態にある時、新たな不良メモリセルは検出されなかったことを表す。

第二論理ゲートＬＧ２は、第二冗長アドレス判定回路１３８の出力信号及びセルフテスト回路１５０から送信されたセルフテストモード信号ＴＢＩＳＴを受信する。ラッチ回路ＬＡＣは、第二論理ゲートＬＧ２に結合され、第二論理ゲートＬＧ２の出力信号をラッチし、第二冗長アドレス選択信号ＢＩＳＴＸＲｍを冗長ワード線置換回路ＲＷＬＤに出力して置換動作を行う。冗長ワード線置換回路ＲＷＬＤは、第二冗長アドレス選択信号ＢＩＳＴＸＲｍに基づき、不良なワード線アドレスを冗長メモリブロックＲＥＢのワード線アドレスによって置換し、例えば、冗長メモリブロックワード線ＲＷＬｑｋの一つである。ここでは、１＝４〜５を例とする。

要するに、第二冗長アドレス置換回路ＢＩＳＴＸＲ＿ｍは、セルフテスト信号ＢＩＳＴＦＡＩＬに基づき、メインメモリセルアレイＭＡ１のワード線アドレスが置換される必要があるか否か判定し、判定結果第二冗長アドレス選択信号ＢＩＳＴＸＲｍを冗長ワード線置換回路ＲＷＬＤに出力するのに用いられる。

以上より、本発明のメモリデバイスは、複数のテストプログラムに対応して修復動作を行い、まず、第一テストプログラムを実行して、第一冗長データ信号を取得し、立ち上げ後、且つ、第一冗長データ信号を読み込んだ後、メモリデバイスは、セルフテストプログラムを実行して、セルフテスト信号を取得でき、第二冗長回路は、セルフテスト信号に基づき、メインメモリセルアレイにおいてエラーが検出されたワード線アドレスを冗長メモリブロックの別の部分のワード線アドレスに置換でき、第一冗長回路は、第一冗長データ信号及び第二冗長回路に基づき、セルフテスト冗長無効信号を生成して、メインメモリセルアレイの不良なメモリセルを無効にできる。したがって、メモリデバイスの信頼性を向上できる。

本文は以上の実施例のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものの基準とする。

本発明は、冗長アドレス置換回路に、第一冗長回路以外に、第二冗長回路を追加することで、第二冗長回路は、セルフテストプログラムにおいて検出された不良ワード線アドレスを冗長メモリブロックのワード線アドレスに置換し、セルフテスト冗長無効信号を第一冗長回路に伝送でき、第一冗長回路は、第一テストプログラムの第一冗長データ信号及びセルフテスト冗長無効信号に基づき、メインメモリセルアレイの不良なメモリセルを無効にでき、メモリデバイスの信頼性を向上できる。

１００：メモリデバイス
１１０：メモリ制御回路
１２０：ローアドレスバッファ・セレクタ
１２２：ローアドレスバッファ
１２４：ローアドレスセレクタ
１３０：Ｘ冗長アドレス置換回路
１３２：第一冗長回路
１３４：第二冗長回路
１３６：第一冗長アドレス判定回路
１３８：第二冗長アドレス判定回路
１４０：冗長データ・ロードクロックエリア
１５０：セルフテスト回路
１６０：周辺回路（エリアアドレスバッファ及びコラムアドレスバッファ、Ｘデコーダ、Ｙデコーダ、Ｙ冗長アドレス置換回路）
ＭＡ：メモリセルアレイ
ＭＡ１：メインメモリセルアレイ
ＲＥＢ：冗長メモリブロック
ＤＣ：遅延回路
ＸＲＥＤ＿０〜ＸＲＥＤ＿３：第一冗長アドレス置換回路
ＢＩＳＴＸＲ＿０、ＢＩＳＴＸＲ＿１：第二冗長アドレス置換回路
ＢＦＬＡＴ：セルフテストアドレスラッチ回路
ＲＷＬＤ：冗長ワード線置換回路
ＬＧ１：第一論理ゲート
ＬＧ２：第二論理ゲート
ＬＧ３：論理ゲート
ＬＧ４：第四論理ゲート
ＬＧ５：第五論理ゲート
ＬＡ：ラッチ
ＬＡＣ：ラッチ回路
ＸＮＯＲ：ＸＮＯＲゲート
ＴＧ１、ＴＧ２：伝送ゲート
ＤＦＦ、ＬＦＦ：フリップフロップ
ＦＦ：第一フリップフロップ回路
ＢＩＳＴＦＦ：第二フリップフロップ回路
ＤＣ：遅延回路
ＢＩＳＴＡＤ：セルフテストアドレス判定回路
ＢＩＳＴＸＡ：セルフテストワード線アドレス
ＢＩＳＴＦＡＩＬ：セルフテスト信号
ＢＦＬＡＴｍ：セルフテストアドレスラッチ信号
ＢＦＬＡＮｍ：反転セルフテストアドレスラッチ信号
ＢＩＳＴＸＲＲ：セルフテスト冗長無効信号
ＢＩＳＴＸＲｍ：第二冗長アドレス選択信号
ＢＲＸＥｍ：第二フリップフロップ回路の出力信号
ＣＸＡ：アクセス用ワード線アドレス
ＳＨＩ：直列ｅＦｕｓｅデータ入力信号
ＩＲＣＬＫＴ：ｅＦｕｓｅデータ内部クロック信号
ＩＲＣＬＫＮ：ｅＦｕｓｅデータ内部反転クロック信号
ＩｎｔＣＬＫ：クロック信号
ＲＲＸｊ：第一冗長アドレス選択信号
ＲＡＳＤ：ロー作動信号
ＴＢＩＳＴ：セルフテストモード信号
ＸＡＤｉ：ワード線アドレス
１ｓｔＦＡＩＬ、２ｎｄＦＡＩＬ：アクセス失敗

Claims (8)

1. メインメモリセルアレイに結合され、前記メインメモリセルアレイに対してセルフテストプログラムを実行して、セルフテスト信号を提供するセルフテスト回路と、
   第一テストプログラムにおいて生成された第一冗長データ信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを冗長メモリブロックの一部のワード線アドレスに置換する第一冗長回路と、前記第一冗長回路に結合され、前記セルフテスト信号に基づき、前記メインメモリセルアレイにおいてエラーが検出されたワード線アドレスを前記冗長メモリブロックの別の部分のワード線アドレスに置換する第二冗長回路と、を備える冗長アドレス置換回路と、を備えるメモリデバイス。
2. 前記第二冗長回路は、セルフテスト冗長無効信号を生成し、前記第一冗長回路は、さらに、前記セルフテスト冗長無効信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを前記冗長メモリブロックの一部のワード線アドレスに置換するか否か判定する請求項１に記載のメモリデバイス。
3. 前記第一冗長回路は、第一冗長アドレス置換回路を複数備え、各前記第一冗長アドレス置換回路は、
   前記第一冗長データ信号に基づき、前記メインメモリセルアレイのワード線アドレスが置換される必要があるか否か判定する第一冗長アドレス判定回路と、
   前記第一冗長アドレス判定回路に結合され、前記第一冗長アドレス判定回路の出力信号及び前記セルフテスト冗長無効信号を受信する第一論理ゲートと、
   前記第一論理ゲートに結合され、前記第一論理ゲートの出力信号ラッチして、第一冗長アドレス選択信号を出力するのに用いられる第一ラッチ回路と、を備え
   前記冗長アドレス置換回路は、前記第一冗長アドレス選択信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを前記冗長メモリブロックの一部のワード線アドレスに置換する請求項２に記載のメモリデバイス。
4. 前記第一ラッチ回路は、
   前記第一論理ゲートに結合され、ロー作動信号によって制御される第一伝送ゲートと、
   前記伝送ゲートによって前記第一論理ゲートの出力信号を受信し、前記第一冗長アドレス選択信号を出力する第一ラッチと、を備える請求項３に記載のメモリデバイス。
5. 前記第二冗長回路は、第二冗長アドレス置換回路を複数備え、各前記第二冗長アドレス置換回路は、
   前記メインメモリセルアレイのワード線アドレスが置換される必要があるか否か判定する第二冗長アドレス判定回路と、
   前記第二冗長アドレス判定回路に結合され、前記第二冗長アドレス判定回路の出力信号及びセルフテストモード信号を受信する第二論理ゲートと、
   前記第二論理ゲートに結合され、前記第二論理ゲートの出力信号をラッチして、第二冗長アドレス選択信号を出力するのに用いられる第二ラッチ回路と、
   複数の前記第二冗長アドレス置換回路に結合され、複数の前記第二冗長アドレス選択信号を受信し、前記セルフテスト冗長無効信号を出力する第三論理ゲートと、を備え、
   前記冗長アドレス置換回路は、前記第二冗長アドレス選択信号に基づき、前記メインメモリセルアレイの一部のワード線アドレスを前記冗長メモリブロックの一部のワード線アドレスに置換する請求項２〜４のいずれか一項に記載のメモリデバイス。
6. 前記第二冗長回路は、
   複数の前記第二冗長アドレス置換回路に対応し、相互に直列であり、クロック入力端はいずれも前記セルフテスト信号を受信する複数の第一フリップフロップ回路と、
   一方の入力端は、前記セルフテスト信号を受信し、他方の入力端は、遅延した後の前記セルフテスト信号を受信する第四論理ゲートと、
   それぞれ、複数の前記第一フリップフロップ回路及び前記第四論理ゲートに結合され、対応する前記第一フリップフロップ回路の出力信号及び前記第四論理ゲートの出力信号を受信して、セルフテストアドレスラッチ信号を対応する前記第二冗長アドレス置換回路に出力する複数の第五論理ゲートと、をさらに備え、
   複数の前記第一フリップフロップ回路の一つ目のフリップフロップ回路の出力信号は、その入力端にフィードバックされる請求項５に記載のメモリデバイス。
7. 前記第二冗長アドレス判定回路は、
   並列した複数のセルフテストアドレス判定回路と、
   複数の前記セルフテストアドレス判定回路と並列で、クロック入力端は、対応するセルフテストアドレスラッチ信号を受信し、入力端は、前記セルフテスト信号を受信し、出力端は、前記第二論理ゲートに結合される別の第二フリップフロップ回路と、を備え、
   各前記セルフテストアドレス判定回路は、
   クロック入力端は、対応するセルフテストアドレスラッチ信号を受信し、入力端は、検出しようとするワード線アドレスを受信する第二フリップフロップ回路と、
   前記第二フリップフロップ回路の出力信号及び前記検出しようとするワード線アドレスを受信し、出力端の出力信号は、前記第二論理ゲートにフィードバックされる第六論理ゲートと、を備える請求項６に記載のメモリデバイス。
8. 前記第二フリップフロップ回路は、
   前記検出しようとするワード線アドレスまたは前記セルフテスト信号を受信し、前記対応するセルフテストアドレスラッチ信号によって制御される第二伝送ゲートと、
   前記第二伝送ゲートによって、前記検出しようとするワード線アドレスまたは前記セルフテスト信号を受信し、出力端は、前記第六論理ゲートまたは前記第二論理ゲートに結合されるフリップフロップと、を備える請求項７に記載のメモリデバイス。