KR20100073621A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 데이터를 비반전시켜 출력하는 비반전 리피터, 및 데이터를 반전시켜 출력하는 반전 리피터를 포함하며, 서로 평행하고 가장 인접한 제 1 데이터 라인과 제 2 데이터 라인 각각에 일정 거리마다 상기 비반전 리피터 또는 상기 반전 리피터를 배치하는 반도체 메모리 장치로서, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 각각의 대응되는 위치에 상기 비반전 리피터 또는 상기 반전 리피터를 제 1 배치하고, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 각각의 대응되는 위치 중 상기 제 1 배치의 위치를 제외한 위치에 상기 제 1 데이터 라인과 상기 제 2 데이터 라인중 하나에 상기 비반전 리피터를, 다른 하나에 상기 반전 리피터를 제 2 배치하는 것을 특징으로 한다.
Figure P1020080132337
데이터, 지터, 크로스 토크 잡음

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 복수 비트의 병렬 데이터를 데이터 버스라는 병렬 데이터 라인을 통해 장거리 전송한다. 반도체 메모리 장치의 집적도가 높아질수록 데이터 라인과 데이터 라인 사이의 간격은 좁아지고 이로 인하여 데이터 라인과 데이터 라인 사이에는 크로스 토크 잡음이 발생하게 된다.
일반적인 데이터 버스는 도 1에 도시된 바와 같이, 제 1 내지 제 6 리피터(10~60)를 포함한다. 이때, 데이터 버스는 설명의 편의상 두개의 신호선만을 도시한 것이다. 또한 데이터 버스에 입력되는 데이터를 입력 데이터라고 하고, 데이터 버스에서 출력되는 데이터를 출력 데이터라고 한다.
제 1 입력 데이터(data_in1)는 상기 제 1 내지 제 3 리피터(10~30)를 통해 제 1 출력 데이터(data_out1)로서 출력된다. 이때, 상기 제 1 입력 데이터(data_in1)가 상기 제 1 출력 데이터(data_out1)로서 출력되는 데이터 라인을 제 1 데이터 라인이라고 한다.
제 2 입력 데이터(data_in2)는 상기 제 4 내지 제 6 리피터(40~60)를 통해 제 2 출력 데이터(data_out2)로서 출력된다. 이때, 상기 제 2 입력 데이터(data_in2)가 상기 제 2 출력 데이터(data_out2)로서 출력되는 데이터 라인을 제 2 데이터 라인이라고 한다.
반도체 메모리 장치의 집적도가 높아질수록 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 사이의 간격은 좁아지고 이로 인하여 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 사이에는 크로스 토크 잡음(cross-talk noise)이 발생하게 된다.
상기 크로스 토크 잡음은 상기 제 1 데이터 라인과 상기 제 2 데이터 라인사이의 간격이 좁아져, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 기생 커패시턴스가 생성되고, 기생 커패시턴스로 인하여 상기 제 1 데이터 라인과 상기 제 2 데이터 라인을 통해 전달되는 데이터에 지터 성분이 생기는 것을 말한다.
상기 제 1 리피터(10)에서 상기 제 2 리피터(20)사이의 데이터 라인과 상기 제 4 리피터(40)에서 상기 제 5 리피터(50)사이의 데이터 라인에 의해 발생되는 크로스 토크 잡음에 대해 설명한다.
상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 동일한 레벨 변화가 있을 경우를 설명한다. 예를 들어 상기 제 1 리피터(10)를 통해 상기 제 2 리피터(20)에 전달되는 데이터가 하이 레벨에서 로우 레벨로 천이한다고 가정한다. 또한 상기 제 4 리피터(40)에서 상기 제 5 리피터(50)에 전달되는 데이터 또한 하이 레벨에서 로우 레벨로 천이한다고 가정한다.
상기 제 1 데이터 라인과 상기 제 2 데이터 라인사이에는 기생 커패시턴스가 존재함으로, 상기 제 1 데이터 라인(상기 제 1 리피터(10)와 상기 제 2 리피터(20)사이)이 하이 레벨에서 로우 레벨로 천이할 경우 상기 제 2 데이터 라인(상기 제 4 리피터(40)와 상기 제 5 리피터(50)사이)에도 동일한 전압 레벨 변화가 발생한다.
반대로 상기 제 2 데이터 라인(상기 제 4 리피터(40)와 상기 제 5 리피터(50)사이)이 하이 레벨에서 로우 레벨로 천이할 경우 상기 제 1 데이터 라인(상기 제 1 리피터(10)와 상기 제 2 리피터(20)사이)에도 동일한 전압 레벨 변화가 발생한다.
상기 제 2 리피터(20)와 상기 제 3 리피터(30)사이의 데이터 라인과 상기 제 5 리피터(50)와 상기 제 6 리피터(60)사이의 데이터 라인에도 상기와 동일한 변화가 발생한다.
결국, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인을 통하여 동일한 레벨의 데이터가 전달될 경우 정상적인 경우보다 데이터의 천이가 빨리 발생한다(데이터에 지터 성분이 발생한다).
상기 제 1 데이터 라인과 상기 제 2 데이터 라인이 다른 레벨 변화가 있을 경우를 설명한다. 예를 들어 상기 제 1 리피터(10)를 통해 상기 제 2 리피터(20)에 전달되는 데이터가 하이 레벨에서 로우 레벨로 천이한다고 가정한다. 한편, 상기 제 4 리피터(40)에서 상기 제 5 리피터(50)에 전달되는 데이터가 로우 레벨에서 하이 레벨로 천이한다고 가정한다.
상기 제 1 데이터 라인과 상기 제 2 데이터 라인사이에는 기생 커패시턴스가 존재함으로, 상기 제 1 데이터 라인(상기 제 1 리피터(10)와 상기 제 2 리피터(20)사이)이 하이 레벨에서 로우 레벨로 천이할 경우 상기 제 2 데이터 라인(상기 제 4 리피터(40)와 상기 제 5 리피터(50)사이)에도 동일한 전압 레벨 변화가 발생한다.
반대로, 상기 제 2 데이터 라인(상기 제 4 리피터(40)와 상기 제 5 리피터(50)사이)이 로우 레벨에서 하이 레벨로 천이할 경우 상기 제 1 데이터 라인(상기 제 1 리피터(10)와 상기 제 2 리피터(20)사이)에도 동일한 전압 레벨 변화가 발생한다.
상기 제 2 리피터(20)와 상기 제 3 리피터(30)사이의 데이터 라인과 상기 제 5 리피터(50)와 상기 제 6 리피터(60)사이의 데이터 라인에도 상기와 동일한 변화가 발생한다.
결국, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인을 통하여 다른 레벨의 데이터가 전달될 경우 정상적인 경우보다 데이터의 천이가 늦게 발생한다(데이터에 지터 성분이 발생한다).
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 라인과 데이터 라인사이의 크로스 토크 잡음에 따른 데이터의 지터(jiter) 성분 발생을 방지할 수 있는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터를 비반전시켜 출력하는 비반전 리피터, 및 데이터를 반전시켜 출력하는 반전 리피터를 포함하며, 서로 평행하고 가장 인접한 제 1 데이터 라인과 제 2 데이터 라인 각각에 일정 거리마다 상기 비반전 리피터 또는 상기 반전 리피터를 배치하는 반도체 메모리 장치로서, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 각각의 대응되는 위치에 상기 비반전 리피터 또는 상기 반전 리피터를 제 1 배치하고, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 각각의 대응되는 위치 중 상기 제 1 배치의 위치를 제외한 위치에 상기 제 1 데이터 라인과 상기 제 2 데이터 라인중 하나에 상기 비반전 리피터를, 다른 하나에 상기 반전 리피터를 제 2 배치하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 데이터의 지터 성분 발생을 방지하여 정상적으로 데이터를 전달할 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 제 1 및 제 2 데이터 라인의 일정거리마다 리피터를 배치하는 반도체 메모리 장치로서, 제 1 데이터 라인에 상기 일정거리마다 비반전 리피터(100), 비반전 리피터(200), 및 반전 리피터(300)를 순차적으로 배치하고, 상기 제 1 데이터 라인에 이웃한 제 2 데이터 라인에 상기 일정거리마다 비반전 리피터(400), 반전 리피터(500), 및 비반전 리피터(600)를 순차적으로 배치하는 것을 특징으로 한다. 이때, 상기 제 1 데이터 라인에 입력되는 데이터를 제 1 입력 데이터(data_in1), 상기 제 1 데이터 라인에서 출력되는 데이터를 제 1 출력 데이터(data_out1)라고 하고, 상기 제 2 데이터 라인에 입력되는 데이터를 제 2 입력 데이터(data_in2), 상기 제 2 데이터 라인에서 출력 되는 데이터를 제 2 출력 데이터(data_out2)라고 한다.
상기 비반전 리피터(100, 200, 400, 600) 각각은 직렬로 연결된 짝수개의 인버터[(IV11, IV12), (IV13, IV14), (IV18, IV19), (IV23, IV24)]를 포함한다.
상기 반전 리피터(300, 500) 각각은 직렬로 연결된 홀수개의 인버터[(IV15, IV16, IV17), (IV20, IV21, IV22)]를 포함한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
제 1 데이터 라인에서 비반전 리피터(100)와 비반전 리피터(200) 사이를 제 1 구간(A)이라고 하고, 상기 비반전 리피터(200)와 반전 리피터(300) 사이를 제 2 구간(B)이라고 한다.
제 2 데이터 라인에서 비반전 리피터(400)와 반전 리피터(500) 사이를 제 3 구간(C)이라고 하고, 상기 반전 리피터(500)와 비반전 리피터(600) 사이를 제 4 구간(D)이라고 한다. 이때, 상기 제 1 내지 제 4 구간(A, B, C, D)의 길이는 동일하다.
첫번째로, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 동일한 전압 레벨 변화가 있을 경우를 설명한다. 예를 들어 상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 입력되는 데이터(data_in1, data_iin2)가 하이 레벨에서 로우 레벨로 천이한다.
상기 제 1 구간(A)과 상기 제 3 구간(C)에는 동일하게 하이 레벨에서 로우 레벨로 천이하는 데이터가 생성됨으로, 제 1 구간(A)과 제 3 구간(C)에서는 데이터의 천이 속도가 빨라진다.
상기 제 2 구간(B)에는 하이 레벨에서 로우 레벨로 천이하는 데이터가 생성되고, 상기 제 4 구간(D)에는 로우 레벨에서 하이 레벨로 천이하는 데이터가 생성된다. 따라서 상기 제 2 구간(B)과 상기 제 4 구간(D)에서는 데이터의 천이 속도가 느려진다.
상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 동일한 전압 레벨 변화가 있을 경우, 상기 제 1 데이터 라인중 상기 제 1 구간(A)에서는 데이터의 천이 속도가 빨라지고 상기 제 2 구간(B)에서는 데이터의 천이 속도가 느려진다. 상기 제 2 데이터 라인중 상기 제 3 구간(C)에서는 데이터의 천이 속도가 빨라지고 상기 제 4 구간(D)에서는 데이터의 천이 속도가 느려진다. 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 전체로 보면, 데이터의 천이 속도는 한번 빨라지고 한번은 느려진 다.
두번째로, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 서로 다른 전압 레벨 변화가 있을 경우를 설명한다. 예를 들어 상기 제 1 데이터 라인에 입력되는 데이터(data_in1)는 로우 레벨에서 하이 레벨로, 상기 제 2 데이터 라인에 입력되는 데이터(data_iin2)는 하이 레벨에서 로우 레벨로 천이한다.
상기 제 1 구간(A)에는 로우 레벨에서 하이 레벨로 천이하는 데이터가, 상기 제 3 구간(C)에는 하이 레벨에서 로우 레벨로 천이하는 데이터가 생성됨으로, 제 1 구간(A)과 제 3 구간(C)에서는 데이터의 천이 속도가 느려진다.
상기 제 2 구간(B)에는 로우 레벨에서 하이 레벨로 천이하는 데이터가 생성되고, 상기 제 4 구간(D)에는 로우 레벨에서 하이 레벨로 천이하는 데이터가 생성된다. 따라서 상기 제 2 구간(B)과 상기 제 4 구간(D)에서는 데이터의 천이 속도가 빨라진다.
상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 서로 다른 전압 레벨 변화가 있을 경우, 상기 제 1 데이터 라인중 상기 제 1 구간(A)에서는 데이터의 천이 속도가 느려지고 상기 제 2 구간(B)에서는 데이터의 천이 속도가 빨라진다. 상기 제 2 데이터 라인중 상기 제 3 구간(C)에서는 데이터의 천이 속도가 느려지고 상기 제 4 구간(D)에서는 데이터의 천이 속도가 빨라진다. 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 전체로 보면, 데이터의 천이 속도는 한번 빨라지고 한번은 느려진다.
상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 입력되는 데이터의 전압 레벨이 동일한 전압 레벨로 천이할 경우 또는, 서로 다른 전압 레벨로 천이하는 경우 상기 제 1 데이터 라인과 상기 제 2 데이터 라인에 일정 거리마다 설치된 리피터에 의해 데이터의 천이 속도가 한번은 빨라지고 한번은 느려진다.
결국, 본 발명에 따른 반도체 메모리 장치는 데이터의 레벨 변화와는 무관하게 데이터의 천이 속도를 일정하게 유지시킬 수 있다. 즉 각 데이터 라인에서 출력되는 데이터의 천이 속도는 일정하게 유지된다(데이터간 지터 성분은 발생하지 않는다.).
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200, 400, 600: 비반전 리피터 300, 500: 반전 리피터

Claims (3)

  1. 데이터를 비반전시켜 출력하는 비반전 리피터; 및
    데이터를 반전시켜 출력하는 반전 리피터를 포함하며,
    서로 평행하고 가장 인접한 제 1 데이터 라인과 제 2 데이터 라인 각각에 일정 거리마다 상기 비반전 리피터 또는 상기 반전 리피터를 배치하는 반도체 메모리 장치로서, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 각각의 대응되는 위치에 상기 비반전 리피터 또는 상기 반전 리피터를 제 1 배치하고, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 각각의 대응되는 위치 중 상기 제 1 배치의 위치를 제외한 위치에 상기 제 1 데이터 라인과 상기 제 2 데이터 라인중 하나에 상기 비반전 리피터를, 다른 하나에 상기 반전 리피터를 제 2 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비반전 리피터는
    직렬로 연결된 짝수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 반전 리피터는
    직렬로 연결된 홀수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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