CN107017235B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。制造半导体器件的方法包括在基板的第一和第二芯片区域上分别形成包括选择元件的第一和第二下结构、在第一和第二下结构上分别形成第一和第二模层、在第一和第二模层上分别形成第一和第二支撑层、图案化第一支撑层和第一模层以形成暴露第一下结构的第一孔、在第一孔中形成第一下电极、通过选择性地图案化第一支撑层而保留第二支撑层而形成包括至少一个开口的支撑图案、以及通过开口去除第一模层。支撑图案的顶表面设置在与第二支撑层的顶表面基本上相同的水平处。

Description

半导体器件及其制造方法
技术领域
本申请涉及半导体器件及其制造方法。
背景技术
随着半导体器件已经被高度集成，要求在有限的面积上具有足够电容的电容器。电容器的电容可与电极的表面面积和介电层的介电常数成比例，并且可与介电层的等效氧化物厚度成反比。因此，为了在有限的面积上提高电容器的电容，可形成三维电容器以增加电极的表面面积，可减少介电层的等效氧化物厚度，和/或可在电容器中采用具有高介电常数的介电层。
为了增加电极的表面面积，可增加下电极(或存储电极)的高度，可采用半球形晶粒(HSG)增加下电极的有效表面面积，和/或一个圆筒存储(OCS)电极的内表面面积和外表面面积可用作下电极的表面面积。另外，具有高介电常数的介电层可包括金属氧化物层(例如，TiO2或Ta2O5)或者具有钙钛矿结构的铁电物质(例如，PbZrTiO3(PZT)或BaSrTiO3(BST))。
发明内容
本发明构思的实施例可提供包括具有稳定结构的电容器的半导体器件。
本发明构思的实施例也可提供能最小化或防止工艺缺陷的半导体器件的方法。
在一些实施例中，制造半导体器件的方法可包括在基板的第一芯片区域和第二芯片区域上分别形成包括选择元件的第一下结构和第二下结构、在第一下结构和第二下结构上分别形成第一模层和第二模层、在第一模层和第二模层上分别形成第一支撑层和第二支撑层、图案化第一支撑层和第一模层以形成暴露第一下结构的多个第一孔、在第一孔中分别形成第一下电极、通过选择性地图案化第一支撑层而保留第二支撑层而形成包括至少一个开口的支撑图案、以及通过至少一个开口去除第一模层。支撑图案的顶表面可设置在与第二支撑层的顶表面基本上相同的水平处。
在一些实施例中，制造半导体器件的方法可包括在基板的第一芯片区域和第二芯片区域的每一个上形成晶体管、在第一芯片区域和第二芯片区域上分别形成第一模层和第二模层、在第一模层和第二模层上分别形成第一支撑层和第二支撑层、形成穿透第一支撑层和第一模层以电连接到第一芯片区域的晶体管的第一下电极、以及选择性地去除第一模层而保留第二模层。在去除第一模层时在第二模层中可形成凹陷区域。
在一些实施例中，半导体器件可包括基板、第一电容器、上支撑图案、下模层和上支撑层，基板包括第一芯片区域和第二芯片区域，第一电容器包括二维地布置在第一芯片区域上的第一下电极、覆盖第一下电极的表面的第一介电层和在第一介电层上的第一上电极，上支撑图案联接到第一下电极的侧壁且包括至少一个开口，下模层设置在第二芯片区域上且包括第一凹陷区域，上支撑层在下模层上。上支撑图案的顶表面可设置在与上支撑层的顶表面基本上相同的水平处。
附图说明
本发明构思通过考虑附图和所附的详细描述将变得更加明显。
图1是示出其上形成根据本发明构思的一些实施例的半导体器件的晶片的平面图。
图2A是示出根据本发明构思的一些实施例的在第一芯片区域上的半导体器件的平面图。
图2B是示出根据本发明构思的一些实施例的在第二芯片区域上的半导体器件的平面图。
图3A是沿着图2A的线I-I’截取的截面图。
图3B是沿着图2B的线II-II’截取的截面图。
图4A、6A、8A和10A是示出根据本发明构思的一些实施例在第一芯片区域上制造半导体器件的方法的平面图。
图4B、6B、8B和10B是示出根据本发明构思的一些实施例在第二芯片区域上制造半导体器件的方法的平面图。
图5A、7A、9A和11A分别是沿着图4A、6A、8A和10A的线I-I’截取的截面图。
图12A是对应于图2A的线I-I’的截面图。
图5B、7B、9B和11B分别是沿着图4B、6B、8B和10B的线II-II’截取的截面图。
图12B是对应于图2B的线II-II’的截面图。
图13A是示出根据本发明构思的一些实施例的在第一芯片区域上的半导体器件的平面图。
图13B是示出根据本发明构思的一些实施例的在第二芯片区域上的半导体器件的平面图。
图14A是沿着图13A的线I-I’截取的截面图。
图14B是沿着图13B的线II-II’截取的截面图。
图15A和17A是示出根据本发明构思的一些实施例在第一芯片区域上制造半导体器件的方法的平面图。
图15B和17B是示出根据本发明构思的一些实施例在第二芯片区域上制造半导体器件的方法的平面图。
图16A和18A分别是沿着图15A和17A的线I-I’截取的截面图。
图16B和18B分别是沿着图15B和17B的线II-II’截取的截面图。
具体实施方式
图1是示出其上形成根据本发明构思的一些实施例的半导体器件的晶片的平面图。图2A是示出根据本发明构思的一些实施例的在第一芯片区域上的半导体器件的平面图。图2B是示出根据本发明构思的一些实施例的在第二芯片区域上的半导体器件的平面图。图3A是沿着图2A的线I-I’截取的截面图。图3B是沿着图2B的线II-II’截取的截面图。
参见图1、2A、2B、3A和3B，可提供包括第一芯片区域ND和第二芯片区域UD的基板100。基板100可为硅基板、锗基板、和/或硅锗基板。例如，图1所示的基板100可为硅晶片。
第二芯片区域UD可设置在基板100的边缘上。第二芯片区域UD可以是其上可不完全地形成半导体器件的区域。因此，第二芯片区域UD可通过随后的切割工艺去除。另一方面，第一芯片区域ND可由第二芯片区域UD围绕。第一芯片区域ND可以是其上可有效地形成半导体器件的区域。因此，第一芯片区域ND可通过随后的切割工艺形成半导体芯片。
第一单元区域CRa可提供在第一芯片区域ND之一上，并且第二单元区域CRb可提供在第二芯片区域UD之一上。在下文，将主要描述第一单元区域CRa。
再一次参见图2A和3A，第一下结构LSa可设置在基板100上。第一下结构LSa可包括用作选择元件的晶体管。下面将详细描述第一下结构LSa。
器件隔离层102可提供在基板100中以限定有源区域ACT。例如，器件隔离层102可包括硅氧化物层、硅氮化物层和/或硅氮氧化物层的至少一个。有源区域ACT的每一个可具有条形，并且当从平面图上看时可具有在第三方向D3上的长轴。第三方向D3可交叉第一方向D1和第二方向D2。第一、第二和第三方向D1、D2和D3可平行于基板100的顶表面，并且第二方向D2可交叉第一方向D1。
栅极线GL可提供在基板100中以交叉有源区域ACT。栅极线GL可在第二方向D2上延伸，并且可沿着第一方向D1布置。栅极线GL可埋设在基板100中。栅极线GL可包括导电材料。例如，栅极线GL可包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，钛氮化物或钽氮化物)、金属(例如，钨、钛或钽)和/或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)的至少一个。
栅极绝缘图案104可设置在栅极线GL的每一个和有源区域ACT之间以及在栅极线GL的每一个和器件隔离层102之间。例如，栅极绝缘图案104可包括硅氧化物、硅氮化物或硅氮氧化物的至少一个。
第一盖图案108可分别提供在栅极线GL的顶表面上。第一盖图案108的顶表面与基板100的顶表面可基本上共面。例如，第一盖图案108可包括硅氧化物、硅氮化物和/或硅氮氧化物的至少一个。在一些实施例中，第一盖图案108的每一个的底表面可与栅极绝缘图案104的每一个的顶表面接触，并且第一盖图案108的每一个的两个侧壁可与有源区域ACT和/或器件隔离层102接触。在一些实施例中，栅极绝缘图案104可在第一盖图案108和有源区域ACT之间和/或在第一盖图案108和器件隔离层102之间延伸。在此情况下，第一盖图案108可包括硅氮化物，并且栅极绝缘图案104可包括硅氧化物。这里，第一盖图案108和有源区域ACT之间的栅极绝缘图案104可用作在第一盖图案108和有源区域ACT之间缓冲的缓冲物。
第一掺杂区域SD1和第二掺杂区域SD2可提供在有源区域ACT的每一个中。在有源区域ACT的每一个中，第二掺杂区域SD2可以彼此间隔开并且第一掺杂区域SD1夹置在其间。第一掺杂区域SD1可设置在彼此相邻的一对栅极线GL之间的有源区域ACT中。第二掺杂区域SD2可分别设置在该对栅极线GL两侧的有源区域ACT中。换言之，第二掺杂区域SD2可以彼此间隔开并且成对栅极线GL夹置在其间。在基板100中，第一掺杂区域SD1可比第二掺杂区域SD2深。第一掺杂区域SD1可具有与第二掺杂区域SD2相同的导电类型。
第一焊盘122和第二焊盘124可设置在基板100上。第一焊盘122可连接到第一掺杂区域SD1，并且第二焊盘124可分别连接到第二掺杂区域SD2。第一焊盘122和第二焊盘124可包括导电材料，例如，掺杂有掺杂剂的多晶硅和/或掺杂有掺杂剂的单晶硅。第一层间绝缘层126可提供在基板100上以覆盖第一焊盘122和第二焊盘124。第一层间绝缘层126可包括硅氧化物层、硅氮化物层或硅氮氧化物层的至少一个。
位线BL可提供在第一层间绝缘层126上。位线BL可在第一方向D1上延伸且可沿着第二方向D2布置。位线BL的每一个可通过位线接触132电连接到第一掺杂区域SD1。位线接触132可穿透第一层间绝缘层126以连接到第一焊盘122。例如，位线BL可包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，钛氮化物或钽氮化物)、金属(例如，钨、钛或钽)和/或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)的至少一个。位线接触132可包括与位线BL相同的材料。
第二盖图案142可分别提供在位线BL的顶表面上。例如，第二盖图案142可包括硅氮化物、硅氧化物和/或硅氮氧化物的至少一个。位线间隔物144可提供在每个位线BL的两个侧壁上。例如，位线间隔物144可包括硅氮化物、硅氧化物或硅氮氧化物的至少一个。第二层间绝缘层136可提供在第一层间绝缘层126上以覆盖位线BL、第二盖图案142和位线间隔物144。第二层间绝缘层136可包括例如硅氧化物层。另外，埋入接触134可穿透第二和第一层间绝缘层136和126以分别连接到第二焊盘124。埋入接触134可包括导电材料，如掺杂的硅和/或金属。
连接焊盘(landing pad)LP可提供在第二层间绝缘层136上以分别连接到埋入接触134。连接焊盘LP可二维地布置在第二层间绝缘层136上。当从平面图上看时，连接焊盘LP的尺寸可大于埋入接触134的尺寸。当从平面图上看时，连接焊盘LP可分别与埋入接触134部分地交叠。然而，连接焊盘LP的二维布置与埋入接触134的二维布置可不一致。
连接焊盘LP可包括导电材料。例如，连接焊盘LP可包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，钛氮化物或钽氮化物)、金属(例如，钨、钛或钽)和/或金属-半导体化合物(例如，钨硅化物、钴硅化物或钛硅化物)的至少一个。
绝缘图案146可设置在第二层间绝缘层136上以填充连接焊盘LP之间的空间。绝缘图案146可包括硅氧化物、硅氮化物和/或硅氮氧化物的至少一个。
第一蚀刻停止图案212a可设置在连接焊盘LP上。电容器的第一下电极270a可分别设置在连接焊盘LP上。第一下电极270a可穿透第一蚀刻停止图案212a以分别与连接焊盘LP接触。电容器可包括第一下电极270a、第一介电层280a和第一上电极290a。第一下电极270a可电连接到第一下结构LSa的选择元件(例如，晶体管)。在一些实施例中，第一下电极270a可通过连接焊盘LP和埋入接触134分别电连接到第二掺杂区域SD2。
如图2A所示，当从平面图上看时，第一下电极270a可沿着第一方向D1和第二方向D2二维地布置。第一下电极270a的布置可对应于连接焊盘LP的布置。在一些实施例中，构成彼此相邻两列的第一下电极270a可沿着第一方向D1布置成Z字型。
第一下电极270a的每一个可具有圆柱形状，具有底部和从底部的边缘垂直延伸的侧壁部分。第一下电极270a的底部和侧壁部分可具有基本上相同的厚度。在一些实施例中，即使在附图中没有示出，第一下电极270a也可具有柱形。第一下电极270a的顶表面可彼此基本上共面。第一下电极270a的平面直径可彼此基本上相等。
第一下电极270a可包括金属材料、金属氮化物、金属硅化物、导电贵金属氧化物或导电氧化物的至少一个。例如，第一下电极270a可包括高熔点金属(例如，钴、钛、镍、钨或钼)、金属氮化物(例如，钛氮化物(TiN)、钛硅氮化物(TiSiN)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钽硅氮化物(TaSiN)、钽铝氮化物(TaAlN)和/或钨氮化物(WN))、贵金属(例如，铂(Pt)、钌(Ru)或铱(Ir))、导电贵金属氧化物(例如，PtO、RuO2或IrO2)和/或导电氧化物(例如，SrRuO3(SRO)、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)或LSCo)的至少一个。
因为电容器的电容与第一下电极270a的表面面积成比例，所以可增加第一下电极270a的高度来增加第一下电极270a在有限面积上的表面面积。因此，第一下电极270a的高宽比(例如，高度与宽度的比)可随着电容器电容的增加而增加。为了防止具有较大高度的第一下电极270a的翘曲或倾斜，下和上支撑图案232和252可提供为横向支撑第一下电极270a。下和上支撑图案232和252的每一个可联接到第一下电极270a的侧壁的部分。下和上支撑图案232和252可设置在彼此不同的水平处。同时，下和上支撑图案232和252的垂直高度可进行各种调整。在本发明构思的一些实施例中，示出支撑第一下电极270a的两个支撑图案为示例。在一些实施例中，随着第一下电极270a高宽比的增加可提供三个或更多个支撑图案。
下支撑图案232可连接到第一下电极270a的侧壁的下部且可具有下开口。上支撑图案252可连接到第一下电极270a的侧壁的上部且可具有上开口251。下开口和上开口251从平面图上看可具有条形、矩形形状或线性形状。
在一些实施例中，当从平面图上看时，上开口251与下开口可基本上交叠。换言之，当从平面图上看时，下和上支撑图案232和252可基本上彼此交叠。下开口的最小宽度可大于第一下电极270a之间的距离，并且上开口251的最小宽度也可大于第一下电极270a之间的距离。
下支撑图案232的厚度可与上支撑图案252的厚度不同。例如，下支撑图案232可薄于上支撑图案252。在某些实施例中，下支撑图案232的厚度可基本上等于上支撑图案252的厚度。在一些实施例中，下支撑图案232的厚度可在约至约的范围，并且上支撑图案252的厚度可在约至约的范围。下和上支撑图案232和252可包括SiN、SiCN、TaO和/或TiO2的至少一个。
基本上具有均匀厚度的第一介电层280a可提供在多个第一下电极270a的表面上。另外，具有基本上均匀厚度的第一介电层280a也可提供在下和上支撑图案232和252的表面上。在一些实施例中，第一介电层280a可包括包含金属氧化物(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2)和/或具有钙钛矿结构的介电材料(例如，SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT或PLZT)的至少一个的单层或者多层结构。第一介电层280a的厚度可在约至约的范围。
第一上电极290a可提供在第一介电层280a上以覆盖多个第一下电极270a。另外，第一上电极290a可填充第一下电极270a具有圆柱形状的内部空间。第一上电极290a可包括掺杂有掺杂剂的硅、金属材料、金属氮化物、导电贵金属氧化物、导电氧化物和/或金属硅化物的至少一个。例如，第一上电极290a可包括高熔点金属(例如，钴、钛、镍、钨或钼)、金属氮化物(例如，钛氮化物(TiN)、钛硅氮化物(TiSiN)、钛铝氮化物(TiAlN)、钽氮化物(TaN)、钽硅氮化物(TaSiN)、钽铝氮化物(TaAlN)或钨氮化物(WN))、贵金属(例如，铂(Pt)、钌(Ru)或铱(Ir))、导电贵金属氧化物(例如，PtO、RuO2或IrO2)和/或导电氧化物(例如，SrRuO3(SRO)、(Ba,Sr)RuO3(BSRO)、CaRuO3(CRO)或LSCo)的至少一个。
在下文，将主要描述第二芯片区域UD的第二单元区域CRb。参见图2B和3B，第二下结构LSb可设置在基板100上。第二下结构LSb可包括对应于选择元件的晶体管，并且可以与上面参考图2A和3A描述的第一下结构LSa相同。
第二蚀刻停止图案212b和第二下电极270b可设置在第二下结构LSb上。第二下电极270b的结构、布置和材料可以与上面描述的第一下电极270a相同。然而，第二下电极270b的至少一个可以与第二下结构LSb的连接焊盘LP垂直地间隔开。例如，第二下电极270b之一可以与对应的一个连接焊盘LP垂直地间隔开第一长度L1，并且第二下电极270b的另一个可以与对应的一个连接焊盘LP垂直地间隔开第二长度L2。长度L1和L2可彼此不同。例如，长度L1和L2可随着距第二单元区域CRb中心的横向距离的增加而依次增加。换言之，长度L1和L2可随着距稍后描述的凹陷区域225和245的距离的减小而依次增加。
第二下支撑层230b和第二上支撑层250b可提供为横向支撑第二下电极270b。第二下支撑层230b可设置在与上面描述的下支撑图案232基本上相同的水平处，并且第二上支撑层250b可设置在与上面描述的上支撑图案252基本上相同的水平处。特别是，第二上支撑层250b的顶表面的高度(或水平)可以与上支撑图案252的顶表面基本上相同。
第二下和上支撑层230b和250b可没有开口，与下和上支撑图案232和252不同。换言之，第二下电极270b可简单地穿过在平面图中广泛伸展的第二上和下支撑层250b和230b。
第二下模层220b可设置在第二下结构LSb和第二下支撑层230b之间，并且第二上模层240b可设置在第二下支撑层230b和第二上支撑层250b之间。第二下和上模层220b和240b可围绕第二下电极270b的外侧壁。第二下和上模层220b和240b可包括硅氧化物层、晶体硅层、非晶硅层、掺杂硅层、硅锗层和/或碳基材料层的至少一个。
在一些实施例中，晶片边缘的第二芯片区域UD上发生的工艺缺陷可能多于第一芯片区域ND上发生的工艺缺陷。因此，当第二下电极270b形成在第二芯片区域UD上时，第二下电极270b可能没有正常地固定，而是可倾斜或移动到另一个区域，因此在相邻于第二芯片区域UD的第一芯片区域ND上导致缺陷。然而，根据本发明的一些实施例，第二下电极270b可由第二下和上支撑层230b和250b以及第二下和上模层220b和240b固定，因此防止这些缺陷。
第二下模层220b可包括下凹陷区域225，并且第二上模层240b可包括上凹陷区域245。下和上凹陷区域225和245可具有朝着第二单元区域CRb的中心横向凹陷的形状。第二下模层220b的厚度可大于第二上模层240b的厚度，并且因此下凹陷区域225的横向凹陷深度可大于上凹陷区域245的横向凹陷深度。
第二介电层280b可提供在多个第二下电极270b的内侧壁上，并且可具有基本上均匀的厚度。另外，第二介电层280b可覆盖第二上支撑层250b的顶表面。第二介电层280b可以包括与第一介电层280a相同的材料。第二上电极290b可提供在第二介电层280b上以覆盖多个第二下电极270b的内侧壁。第二上电极290b可以包括与第一上电极290a相同的材料。
第二介电层280b和第二上电极290b可顺序地设置在下和上凹陷区域225和245的每一个中以填充下和上凹陷区域225和245的每一个。
图4A、6A、8A和10A是示出根据本发明构思的一些实施例在第一芯片区域ND制造半导体器件的方法的平面图。图4B、6B、8B和10B是示出根据本发明构思的一些实施例在第二芯片区域UD上制造半导体器件的方法的平面图。图5A、7A、9A和11A分别是沿着图4A、6A、8A和10A的线I-I’截取的截面图。图12A是对应于图2A的线I-I’的截面图。图5B、7B、9B和11B分别是沿着图4B、6B、8B和10B的线II-II’截取的截面图。图12B是对应于图2B的线II-II’的截面图。
参见图4A、4B、5A和5B，可提供包括第一芯片区域ND和第二芯片区域UD的基板100。第一单元区域CRa可提供在第一芯片区域ND的任何一个上，并且第二单元区域CRb可提供在第二芯片区域UD的任何一个上。首先，在下文主要描述第一单元区域CRa。
参见图4A和5A，第一下结构LSa可形成在基板100上。具体而言，器件隔离层102可形成在基板100中以在第一单元区域CRa中限定有源区域ACT。在一些实施例中，器件隔离层102可采用浅沟槽隔离(STI)技术形成。器件隔离层102可由硅氮化物层、硅氧化物层和/或硅氮氧化物层的至少一个形成。
交叉有源区域ACT的栅极线GL可形成在基板100中。栅极绝缘图案104可形成在栅极线GL和有源区域ACT之间以及在器件隔离层102和栅极线GL之间。第一盖图案108可分别形成在栅极线GL的顶表面上。形成栅极线GL和栅极绝缘图案104可包括图案化基板100和器件隔离层102以形成具有在第二方向D2上延伸的线形状的沟槽，形成覆盖沟槽的内表面的栅极绝缘层，在栅极绝缘层上形成第一导电层以填充沟槽，以及蚀刻第一导电层。栅极线GL的顶表面可低于沟槽的顶端。形成第一盖图案108可包括在栅极线GL上形成填充沟槽的第一盖层，以及平坦化第一盖层直至暴露基板100的顶表面。
可以在有源区域ACT上执行离子注入工艺以在有源区域ACT的每一个中形成第一掺杂区域SD1和第二掺杂区域SD2。在有源区域ACT的每一个中，第二掺杂区域SD2可以彼此间隔开并且第一掺杂区域SD1夹置在其间。在一些实施例中，第一和第二掺杂区域SD1和SD2可掺杂有N型掺杂剂。在一些实施例中，在基板100中，第一掺杂区域SD1可比第二掺杂区域SD2深。
掺杂有掺杂剂的多晶硅层、掺杂有掺杂剂的单晶硅层、或导电层可形成在基板100上，然后可以被图案化以形成第一焊盘122和第二焊盘124。第一焊盘122可分别连接到第一掺杂区域SD1，并且第二焊盘124可分别连接到第二掺杂区域SD2。
第一层间绝缘层126可形成在第一和第二焊盘122和124以及基板100上。第一层间绝缘层126可采用化学气相沉积(CVD)工艺形成。第一层间绝缘层126可包括硅氧化物层、硅氮化物层和/或硅氮氧化物层的至少一个。
位线接触孔可形成为穿过第一层间绝缘层126。位线接触孔可分别暴露第一焊盘122。第二导电层可形成在第一层间绝缘层126上以填充位线接触孔。第二导电层可包括导电材料，如金属和/或掺杂半导体材料。第二盖层可形成在第二导电层上。例如，第二盖层可包括硅氮化物层、硅氧化物层和/或硅氮氧化物层的至少一个。第二盖层和第二导电层可被图案化以形成位线BL和分别设置在位线BL上的第二盖图案142。另外，位线接触132可分别形成在位线接触孔中。在一些实施例中，位线接触132可分别对应于第二导电层的填充位线接触孔的部分。间隔物层可共形地形成在第一层间绝缘层126、位线BL和第二盖图案142上，并且可在间隔物层上执行各向异性蚀刻工艺以在位线BL的每一个的两个侧壁上形成位线间隔物144。位线间隔物144可包括硅氮化物、硅氧化物和/或硅氮氧化物的至少一个。
第二层间绝缘层136可形成在第一层间绝缘层126上。第二层间绝缘层136可采用CVD工艺形成。例如，第二层间绝缘层136可包括硅氧化物层、硅氮化物层和/或硅氮氧化物层的至少一个。埋入接触孔可形成为穿透第二层间绝缘层136和第一层间绝缘层126。埋入接触孔可分别暴露第二焊盘124。第三导电层可设置在第二层间绝缘层136上以填充埋入接触孔，并且可在第三导电层上执行平坦化工艺直至暴露第二层间绝缘层136的顶表面，因此分别在埋入接触孔中形成埋入接触134。
绝缘层可形成在第二层间绝缘层136上。绝缘层可包括硅氧化物层、硅氮化物层和/或硅氮氧化物层的至少一个。绝缘层可被图案化以形成包括连接焊盘孔的绝缘图案146。连接焊盘LP可通过用导电材料填充连接焊盘孔而分别形成在连接焊盘孔中。连接焊盘LP可分别与埋入接触134接触。连接焊盘LP可分别通过埋入接触134电连接到第二掺杂区域SD2。
第一蚀刻停止层210a、第一下模层220a、第一下支撑层230a、第一上模层240a和第一上支撑层250a可顺序形成在绝缘图案146和连接焊盘LP上。
第一蚀刻停止层210a可由相对于绝缘图案146和第一下模层220a具有蚀刻选择性的材料形成。例如，第一蚀刻停止层210a可由硅氮化物层和/或硅氮氧化物层形成。
例如，第一下模层220a可以由硅氧化物层、晶体硅层、非晶硅层、掺杂硅层、硅锗层和/或碳基材料层的至少一个形成。第一下模层220a可采用沉积工艺例如CVD工艺或物理气相沉积(PVD)工艺形成。
第一下支撑层230a可由相对于第一下和上模层220a和240a具有蚀刻选择性的材料形成。例如，第一下支撑层230a可由SiN、SiCN、TaO和/或TiO2的至少一个形成。第一下支撑层230a可具有约至约的厚度。
第一上模层240a可以由与第一下模层220a相同的材料形成，并且可以由与第一下模层220a相同的方法形成。在一些实施例中，第一上模层240a可以具有与第一下模层220a基本上相同的厚度，或者可薄于第一下模层220a。
第一上支撑层250a可以由与第一下支撑层230a相同的材料形成，并且可以由与第一下支撑层230a相同的方法形成。第一上支撑层250a可以具有与第一下支撑层230a基本上相同的厚度，或者可厚于第一下支撑层230a。例如，第一上支撑层250a可以具有约至约的厚度。
另一方面，参见图4B和5B，第二下结构LSb可形成在第二单元区域CRb的基板100上。第二下结构LSb可以通过与参考图4A和5A描述的第一下结构LSa相同的工艺形成。第二下结构LSb和第一下结构LSa可同时形成。
第二蚀刻停止层210b、第二下模层220b、第二下支撑层230b、第二上模层240b和第二上支撑层250b可顺序地形成在第二下结构LSb的绝缘图案146上。层210b、220b、230b、240b和250b可分别与参考图4A和5A描述的第一蚀刻停止层210a、第一下模层220a、第一下支撑层230a、第一上模层240a和第一上支撑层250a同时形成。
参见图6A、6B、7A和7B，第一掩模图案260a和第二掩模图案260b可分别形成在第一上支撑层250a和第二上支撑层250b上。第一掩模图案260a可具有限定稍后描述的第一下电极孔Ha的第一开口OPa。第二掩模图案260b可具有限定稍后描述的第二下电极孔Hb的第二开口OPb。第一和第二掩模图案260a和260b可由在形成第一和第二下电极孔Ha和Hb的各向异性蚀刻工艺期间相对于模层220a、220b、240a和240b以及支撑层230a、230b、250a和250b具有蚀刻选择性的材料形成。例如，第一和第二掩模图案260a和260b可包括多晶硅。
第一和第二开口OPa和OPb可布置为构成从平面图上看平行于对角线方向(即，第三方向D3)的多个线。换言之，第一开口OPa(或第二开口OPb)可布置为构成平行于第一方向D1的列，并且构成彼此相邻两列的第一开口OPa(或第二开口OPb)可沿着第一方向D1布置成Z字型。
下面将描述根据一些实施例的形成第一和第二掩模图案260a和260b的方法。掩模层可以形成在第一和第二上支撑层250a和250b上。在第二方向D2上延伸的第一间隔物线(未示出)可形成在掩模层上，并且在第三方向D3上延伸的第二间隔物线(未示出)可形成在第一间隔物线和掩模层上。第一间隔物线和第二间隔物线可通过双图案化技术(DPT)形成。掩模层可采用第一和第二间隔物线作为蚀刻掩模而蚀刻以形成第一和第二掩模图案260a和260b。然而，本发明构思的实施例不限于此。第一和第二掩模图案260a和260b可采用其它各种方法的至少一个形成。
参见图8A、8B、9A和9B，支撑层230a、230b、250a和250b以及模层220a、220b、240a和240b可采用第一和第二掩模图案260a和260b被各向异性蚀刻。因此，第一下电极孔Ha可形成为穿过第一上和下支撑层250a和230a以及第一上和下模层240a和220a，并且第二下电极孔Hb可形成为穿过第二上和下支撑层250b和230b以及第二上和下模层240b和220b。当形成第一和第二下电极孔Ha和Hb时，第一和第二蚀刻停止层210a和210b也可通过过蚀刻(over-etching)而蚀刻。因此，可形成第一和第二蚀刻停止图案212a(图11A)和212b(图11B)。第一和第二下电极孔Ha和Hb可以被二维地布置为对应于第一和第二开口OPa和OPb。
第一下电极孔Ha可分别暴露第一下结构LSa的连接焊盘LP。另一方面，第二芯片区域UD可以在晶片的边缘上，并且因此各向异性蚀刻工艺可能在第二芯片区域UD上执行不充分。结果，第二下电极孔Hb的一个或一些可能不暴露第二下结构LSb的对应的连接焊盘LP。例如，第二下电极孔Hb之一的底表面可以与对应的连接焊盘LP垂直地间隔开第一长度L1，并且第二下电极孔Hb的另一个的底表面可以与对应的连接焊盘LP垂直地间隔开第二长度L2。长度L1和L2可以随着距第二单元区域CRb中心的横向距离的增加而依次增加。这可能是因为蚀刻率可以随着距中心的横向距离的增加而逐步减小。
保留在上支撑层250a和250b上的第一和第二掩模图案260a和260b可以在形成第一和第二下电极孔Ha和Hb之后去除。
参见图10A、10B、11A和11B，第一下电极270a和第二下电极270b可分别形成在第一下电极孔Ha和第二下电极孔Hb中。形成第一和第二下电极270a和270b可包括在第一和第二下电极孔Ha和Hb中沉积第四导电层，以及平坦化第四导电层直至暴露第一和第二上支撑层250a和250b的顶表面。
第四导电层可采用具有良好台阶覆盖特性的层形成技术沉积，例如CVD工艺或原子层沉积(ALD)工艺。在一些实施例中，第四导电层的厚度可小于第一和第二下电极孔Ha和Hb的每一个的宽度的一半。在此情况下，在沉积第四导电层后，牺牲层(未示出)可另外形成在第四导电层上以完全填充第一和第二下电极孔Ha和Hb。第四导电层可包括掺杂硅、金属材料、金属氮化物、金属硅化物、导电贵金属氧化物和/或导电氧化物的至少一个。
第四导电层的平坦化工艺可包括化学机械抛光(CMP)工艺或干性回蚀刻工艺。具有圆柱形状的第一和第二下电极270a和270b可通过平坦化工艺形成。第一和第二下电极270a和270b的顶表面可以与第一和第二上支撑层250a和250b的顶表面基本上共面。
接下来，第三掩模图案265a和第四掩模图案265b可分别形成在第一上支撑层250a和第二上支撑层250b上。第三掩模图案265a可具有形成下和上支撑图案232和252的第三开口。然而，第四掩模图案265b可完全覆盖第二上支撑层250b的顶表面而没有开口。
第一上和下支撑层250a和230a可利用第三掩模图案265a被顺序图案化以形成上和下支撑图案252和232。由于第三掩模图案265a的第三开口，上支撑图案252可具有上开口251，并且下支撑图案232可具有下开口。下开口和上开口251从平面图上看可具有条形、矩形形状和/或线形状。当图案化第一上和下支撑层250a和230a时，也可蚀刻第一上模层240a的一部分。另外，第一下和上模层220a和240a的部分可通过下开口和上开口251暴露。
在下和上支撑图案232和252形成在第一芯片区域ND上时，第二芯片区域UD的第二下和上支撑层230b和250b可受第四掩模图案265b保护。因此，第二下和上支撑层230b和250b可在平面图上广泛伸展，并且第二下和上模层220b和240b可不暴露到外面。
参见图2A、2B、12A和12B，可去除留下的第三和第四掩模图案265a和265b，然后可去除第一上和下模层240a和220a。
去除第一上和下模层240a和220a的工艺可采用湿蚀刻工艺进行。在一些实施例中，当第一上和下模层240a和220a由硅氧化物层形成时，可执行采用鲎试剂(limulusamoebocyte lysate(LAL))溶液的湿蚀刻工艺以去除第一上和下模层240a和220a。在一些实施例中，当第一上和下模层240a和220a由半导体基材料形成时，湿蚀刻工艺的蚀刻溶液可包括氢氧化钾(KOH)、氢氧化铵(NH4OH)、氢氧化钠(NaOH)和/或四甲基氢氧化铵(TMAH)。
蚀刻溶液可通过上支撑图案252的上开口251和下支撑图案242的下开口提供，因此完全去除第一下和上模层220a和240a。因为第一下和上模层220a和240a被去除，所以第一下电极270a的侧壁可暴露。下和上支撑图案232和252可防止具有高的高宽比的第一下电极270a倾斜。
另一方面，第二下和上模层220b和240b可在湿蚀刻工艺期间被第二下和上支撑层230b和250b保护。因此，第二下和上模层220b和240b可分别保留在第二下和上支撑层230b和250b下面。
然而，蚀刻溶液可从相邻于第二芯片区域UD的第一芯片区域ND横向穿透第二下和上模层220b和240b，因此蚀刻第二下和上模层220b和240b的部分。换言之，在湿蚀刻工艺期间，下凹陷区域225和上凹陷区域245可分别形成在第二下模层220b和第二上模层240b中。下凹陷区域225的横向凹陷深度可大于上凹陷区域245的横向凹陷深度。
在一些实施例中，设置在与上支撑图案252相同水平处的第二上支撑层250b可照样保留在第二芯片区域UD上。因此，可不发生第一和第二芯片区域ND和UD之间的高度差，并且因此在后续工艺(例如，在上电极上形成金属互连层的工艺)中可防止或避免工艺缺陷。
另外，因为第四掩模图案265b防止第二下和上支撑层230b和250b被图案化，所以第二下和上模层220b和240b可保留在第二芯片区域UD上，与第一芯片区域ND不同。留下的第二下和上模层220b和240b可改善第二芯片区域UD的结构稳定性，并且因此能防止第二下电极270b倾斜或移动到与其相邻的第一芯片区域ND中。
再一次参见图2A、2B、3A和3B，第一介电层280a和第一上电极290a可顺序形成在第一下电极270a上。第二介电层280b和第二上电极290b可顺序形成在第二下电极270b上。第一和第二介电层280a和280b可同时形成。第一和第二介电层280a和280b可形成为一体。第一和第二上电极290a和290b可同时形成。
第一和第二介电层280a和280b以及第一和第二上电极290a和290b可采用具有良好台阶覆盖性的层形成技术形成，例如，CVD工艺和/或ALD工艺。
第一和第二介电层280a和280b可由包括金属氧化物或具有钙钛矿结构的介电材料的至少一个的单层或多层形成。第一和第二上电极290a和290b可由掺杂硅、金属材料、金属氮化物、金属硅化物、导电贵金属氧化物和/或导电氧化物的至少一个形成。
因为第二介电层280b和第二上电极290b采用具有良好台阶覆盖性的层形成技术形成，所以第二介电层280b和第二上电极290b可顺序形成在下和上凹陷区域225和245的每一个中以填充下和上凹陷区域225和245的每一个。
图13A是示出根据本发明构思的一些实施例的在第一芯片区域上的半导体器件的平面图。图13B是示出根据本发明构思的一些实施例的在第二芯片区域上的半导体器件的平面图。图14A是沿着图13A的线I-I’截取的截面图。图14B是沿着图13B的线II-II’截取的截面图。在本实施例中，为了说明容易和方便的目的，将省略或简要地提及与图2A、2B、3A和3B的实施例相同的技术特征的描述。换言之，下面将主要描述本实施例与图2A、2B、3A和3B的实施例之间的差别。
图13A和13B所示的第一芯片区域ND的第一下结构LSa和电容器可以与上面参考图2A和3A描述的相同。另一方面，参见图13B和14B，图2B和3B的第二下电极270b可从第二芯片区域UD省略。因此，第二介电层280b和第二上电极290b可顺序覆盖第二芯片区域UD上的第二上支撑层250b的顶表面。
图15A和17A是示出根据本发明构思的一些实施例在第一芯片区域上制造半导体器件的方法的平面图。图15B和17B是示出根据本发明构思的一些实施例在第二芯片区域上制造半导体器件的方法的平面图。图16A和18A分别是沿着图15A和17A的线I-I’截取的截面图。图16B和18B分别是沿着图15B和17B的线II-II’截取的截面图。在本实施例中，为了说明上容易和便利的目的，将省略或简要地提及与图4A至12A和图4B至12B的实施例相同的技术特征的描述。换言之，下面将主要描述本实施例与图4A至12A和4B至12B的实施例之间的差别。
参见图15A、15B、16A和16B，第一掩模图案260a和第二掩模图案260b可形成在图4A、4B、5A和5B的所得结构上。第一掩模图案260a可与参考图4A和5A描述的相同。然而，第二掩模图案260b可不包括开口，而是可完全覆盖第二上支撑层250b的顶表面。因此，第一下电极孔Ha(见图8A和9A)可形成在第一芯片区域ND上，但是第二下电极孔Hb可不形成在第二芯片区域UD上。这可能是因为第二掩模图案260b可保护第二上支撑层250b免于形成下电极孔的蚀刻工艺。
参见图17A、17B、18A和18B，第一下电极270a可分别形成在第一下电极孔Ha中。此时，下电极可不形成在第二芯片区域UD上。
接下来，第三掩模图案265a和第四掩模图案265b可分别形成在第一和第二上支撑层250a和250b上。第三和第四掩模图案265a和265b可与参考图10A、10B、11A和11B描述的相同。
随后，第一上和下支撑层250a和230a可采用第三掩模图案265a作为蚀刻掩模而被顺序地图案化以形成下和上支撑图案232和252。然而，第二芯片区域UD的第二上和下支撑层250b和230b可被第四掩模图案265b保护。
再一次参见图13A、13B、14A和14B，第一下和上模层220a和240a可以被完全去除。同时，下和上凹陷区域225和245可分别形成在第二下和上模层220b和240b中。接下来，第一和第二介电层280a和280b以及第一和第二上电极290a和290b可以被顺序地形成。
根据本实施例，设置在与上支撑图案252相同水平处的第二上支撑层250b可保留在第二芯片区域UD上。因此，第一和第二芯片区域ND和UD之间的高度差可不发生。另外，第二掩模图案260b可防止下电极形成在第二芯片区域UD上。因此，能防止下电极引起的工艺缺陷发生在第二芯片区域UD上。
根据本发明的一些实施例，能减少或者防止可能发生在晶片边缘上的高度差。另外，能减少或防止可能发生在晶片边缘上的工艺缺陷。结果，可能发生在电容器形成工艺和随后工艺上的缺陷可以被减少或防止以提高半导体器件的产率。
尽管已经参考示例性实施例描述了本发明构思，但是本领域的技术人员应理解，在不脱离本发明构思的精神和范围的情况下可进行各种变化和修改。因此，应理解上面的实施例不是限制性的，而是说明性的。因此，本发明构思的范围由所附权利要求及其等同物的最宽允许解释来确定，而不应被前面的描述而局限或限制。
本申请要求于2015年10月13日提交韩国知识产权局的韩国专利申请第10-2015-0143020的优先权，其公开内容通过全文引用结合于此。

Claims (22)

1.一种制造半导体器件的方法，该方法包括：
在基板的第一芯片区域和第二芯片区域上分别形成第一下结构和第二下结构，所述第二芯片区域在所述基板的边缘上，所述第一下结构和所述第二下结构包括选择元件；
在所述第一下结构和所述第二下结构上分别形成第一模层和第二模层；
在所述第一模层和所述第二模层上分别形成第一支撑层和第二支撑层；
图案化所述第一支撑层和所述第一模层以形成暴露所述第一下结构的多个第一孔；
在所述第一孔中分别形成第一下电极；
通过选择性地图案化所述第一支撑层而留下所述第二支撑层而形成包括至少一个开口的支撑图案；以及
通过所述至少一个开口去除所述第一模层，
其中所述支撑图案的顶表面设置在与所述第二支撑层的顶表面基本上相同的水平处。
2.如权利要求1所述的方法，还包括在去除所述第一模层时在所述第二模层中形成凹陷区域。
3.如权利要求2所述的方法，还包括：
形成介电层，所述介电层覆盖所述第一下电极的表面和所述第二支撑层的顶表面；以及
在所述介电层上形成上电极。
4.如权利要求3所述的方法，其中所述介电层和所述上电极顺序形成在所述凹陷区域中以填充所述凹陷区域。
5.如权利要求1所述的方法，其中形成所述支撑图案包括：
在所述第一支撑层和所述第二支撑层上分别形成第一掩模图案和第二掩模图案，所述第二掩模图案完全覆盖所述第二支撑层的顶表面；以及
采用所述第一掩模图案作为蚀刻掩模图案化所述第一支撑层，
其中在图案化所述第一支撑层时所述第二支撑层由所述第二掩模图案保护。
6.如权利要求1所述的方法，其中所述第一模层和所述第二模层同时形成，并且
其中所述第一支撑层和所述第二支撑层同时形成。
7.如权利要求1所述的方法，还包括：
图案化所述第二支撑层和所述第二模层以在所述第二芯片区域上形成多个第二孔；以及
在所述第二孔中分别形成第二下电极，
其中所述第二孔与所述第一孔同时形成，并且
其中所述第二下电极与所述第一下电极同时形成。
8.如权利要求7所述的方法，其中所述第二孔的至少一个的底表面与所述第二下结构的顶端垂直地间隔开。
9.如权利要求1所述的方法，其中形成所述第一下结构和所述第二下结构的每一个包括：
在所述基板中形成器件隔离层以限定有源区域；
形成交叉所述有源区域的栅极线；以及
在所述栅极线的两侧的所述有源区域中分别形成第一掺杂区域和第二掺杂区域。
10.如权利要求9所述的方法，其中形成所述第一下结构和所述第二下结构的每一个还包括：形成电连接到所述第一掺杂区域的位线，并且
其中当从平面图看时所述位线交叉所述栅极线。
11.如权利要求9所述的方法，其中形成所述第一下结构和所述第二下结构的每一个还包括：
形成电连接到所述第二掺杂区域的埋入接触；以及
在所述埋入接触上形成连接焊盘，
其中所述第一孔的至少一个暴露所述连接焊盘。
12.一种制造半导体器件的方法，该方法包括：
在基板的第一芯片区域和第二芯片区域的每一个上形成晶体管，所述第二芯片区域设置在所述基板的边缘上；
在所述第一芯片区域和所述第二芯片区域上分别形成第一模层和第二模层；
在所述第一模层和所述第二模层上分别形成第一支撑层和第二支撑层；
形成第一下电极，所述第一下电极穿透所述第一支撑层和所述第一模层以电连接到所述第一芯片区域的所述晶体管；以及
选择性地去除所述第一模层而留下所述第二模层，
其中在去除所述第一模层时在所述第二模层中形成凹陷区域。
13.如权利要求12所述的方法，还包括：
通过选择性地图案化所述第一支撑层而留下所述第二支撑层而形成包括至少一个开口的支撑图案，
其中所述支撑图案的顶表面设置在与所述第二支撑层的顶表面基本上相同的水平处，并且
其中所述第一模层由通过所述至少一个开口提供的蚀刻溶液各向同性地去除。
14.一种半导体器件，包括：
基板，包括第一芯片区域和第二芯片区域，所述第二芯片区域设置在所述基板的边缘上；
第一电容器，包括：第一下电极，二维地布置在所述第一芯片区域上；第一介电层，覆盖所述第一下电极的表面；以及第一上电极，在所述第一介电层上；
上支撑图案，联接到所述第一下电极的侧壁，所述上支撑图案包括至少一个开口；
下模层，设置在所述第二芯片区域上，所述下模层包括第一凹陷区域；以及
上支撑层，在所述下模层上，
其中所述上支撑图案的顶表面设置在与所述上支撑层的顶表面基本上相同的水平处。
15.如权利要求14所述的半导体器件，还包括：
第二介电层和第二上电极，在所述第二芯片区域上，
其中所述第二介电层和所述第二上电极顺序设置在所述第一凹陷区域中以填充所述第一凹陷区域。
16.如权利要求14所述的半导体器件，还包括：
下支撑图案，设置在所述上支撑图案下面且联接到所述第一下电极的侧壁；以及
下支撑层和上模层，顺序堆叠在所述下模层和所述上支撑层之间，
其中所述下支撑图案的顶表面在与所述下支撑层的顶表面基本上相同的水平处。
17.如权利要求16所述的半导体器件，还包括：
第二介电层和第二上电极，在所述第二芯片区域上，
其中所述上模层包括第二凹陷区域，并且
其中所述第二介电层和所述第二上电极顺序地设置在所述第一凹陷区域和所述第二凹陷区域的每一个中以填充所述第一凹陷区域和所述第二凹陷区域的每一个。
18.如权利要求16所述的半导体器件，其中当从平面图看时所述上支撑图案与所述下支撑图案交叠。
19.如权利要求14所述的半导体器件，还包括：
第二电容器，包括：
第二下电极，穿透所述下模层且二维地布置；
第二介电层，覆盖所述第二下电极的表面；以及
第二上电极，在所述第二介电层上。
20.如权利要求19所述的半导体器件，其中所述第二下电极的至少一个的底表面与所述下模层的底表面垂直地间隔开。
21.如权利要求14所述的半导体器件，还包括：
下结构，设置在所述第一芯片区域上且电连接到所述第一下电极，
其中所述下结构包括：
器件隔离层，限定所述基板的有源区域；
栅极线，交叉所述有源区域；以及
第一掺杂区域和第二掺杂区域，分别设置在所述栅极线的两侧的所述有源区域中。
22.如权利要求21所述的半导体器件，其中所述下结构还包括：位线，电连接到所述第一掺杂区域，并且
其中当从平面图看时所述位线交叉所述栅极线。
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