KR20170043723A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 캐패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 제1 칩 영역 및 제2 칩 영역을 포함하는 기판 상에, 선택 소자들을 포함하는 제1 하부 구조체 및 제2 하부 구조체를 각각 형성하는 것; 상기 제1 및 제2 하부 구조체들 상에 제1 몰드막 및 제2 몰드막을 각각 형성하는 것; 상기 제1 및 제2 몰드막들 상에 제1 지지막 및 제2 지지막을 각각 형성하는 것; 상기 제1 지지막 및 상기 제1 몰드막을 패터닝하여, 상기 제1 하부 구조체를 노출시키는 복수의 제1 홀들을 형성하는 것; 상기 제1 홀들 내에 제1 하부 전극들을 형성하는 것; 상기 제2 지지막은 남겨두고 상기 제1 지지막을 선택적으로 패터닝하여, 적어도 하나의 오프닝을 포함하는 지지 패턴을 형성하는 것; 및 상기 오프닝을 통해 상기 제1 몰드막을 제거하는 것을 포함한다. 상기 지지 패턴의 상면의 높이는 상기 제2 지지막의 상면의 높이와 실질적으로 동일하다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 캐패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다. 그리고, 고유전 상수(high dielectric constant)를 갖는 유전막으로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)이 이용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 보다 안정적인 구조의 캐패시터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정적 결함을 개선할 수 있는 캐패시터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 제1 칩 영역 및 제2 칩 영역을 포함하는 기판 상에, 선택 소자들을 포함하는 제1 하부 구조체 및 제2 하부 구조체를 각각 형성하는 것; 상기 제1 및 제2 하부 구조체들 상에 제1 몰드막 및 제2 몰드막을 각각 형성하는 것; 상기 제1 및 제2 몰드막들 상에 제1 지지막 및 제2 지지막을 각각 형성하는 것;상기 제1 지지막 및 상기 제1 몰드막을 패터닝하여, 상기 제1 하부 구조체를 노출시키는 복수의 제1 홀들을 형성하는 것; 상기 제1 홀들 내에 제1 하부 전극들을 형성하는 것; 상기 제2 지지막은 남겨두고 상기 제1 지지막을 선택적으로 패터닝하여, 적어도 하나의 오프닝을 포함하는 지지 패턴을 형성하는 것; 및 상기 오프닝을 통해 상기 제1 몰드막을 제거하는 것을 포함할 수 있다. 상기 지지 패턴의 상면의 높이는 상기 제2 지지막의 상면의 높이와 실질적으로 동일할 수 있다.
상기 제2 칩 영역은 상기 기판의 가장자리에 위치할 수 있다.
상기 제조 방법은, 상기 제1 몰드막이 제거될 때, 상기 제2 몰드막에 리세스 영역을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 제1 하부 전극들의 표면들 및 상기 제2 지지막의 상면을 덮는 유전막을 형성하는 것; 및 상기 유전막 상에 상부 전극을 형성하는 것을 더 포함할 수 있다.
상기 유전막 및 상기 상부 전극은 상기 리세스 영역을 순차적으로 채울 수 있다.
상기 지지 패턴을 형성하는 것은: 상기 제1 및 제2 지지막들 상에 제1 마스크 패턴 및 제2 마스크 패턴을 각각 형성하는 것, 상기 제2 마스크 패턴은 상기 제2 지지막의 상면을 완전히 덮고; 및 상기 제1 마스크 패턴을 식각 마스크로 상기 제1 지지막을 패터닝하는 것을 포함하며, 상기 제2 지지막은 상기 제2 마스크 패턴에 의해 보호될 수 있다.
상기 제1 및 제2 몰드막들은 동시에 형성되고, 상기 제1 및 제2 지지막들은 동시에 형성될 수 있다.
상기 제조 방법은, 상기 제2 지지막 및 상기 제2 몰드막을 패터닝하여, 복수의 제2 홀들을 형성하는 것; 및 상기 제2 홀들 내에 제2 하부 전극들을 형성하는 것을 더 포함하되, 상기 제2 홀들은 상기 제1 홀들과 동시에 형성되고, 상기 제2 하부 전극들은 상기 제1 하부 전극들과 동시에 형성될 수 있다.
상기 제2 홀들 중 적어도 하나의 바닥면은, 상기 제2 하부 구조체의 상부와 수직적으로 이격될 수 있다.
각각의 상기 제1 및 제2 하부 구조체들을 형성하는 것은: 상기 기판에, 활성 영역을 정의하는 소자분리막을 형성하는 것; 상기 활성 영역을 가로지르는 게이트 라인을 형성하는 것; 및 상기 게이트 라인 양 측의 상기 활성 영역 내에 각각 제1 및 제2 불순물 영역들을 형성하는 것을 포함할 수 있다.
각각의 상기 제1 및 제2 하부 구조체들을 형성하는 것은, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인을 형성하는 것을 더 포함하고, 평면적 관점에서, 상기 비트 라인은 상기 게이트 라인과 교차할 수 있다.
각각의 상기 제1 및 제2 하부 구조체들을 형성하는 것은: 상기 제2 불순물 영역과 전기적으로 연결되는 매립 콘택을 형성하는 것; 및 상기 매립 콘택 상의 랜딩 패드를 형성하는 것을 더 포함하고, 상기 제1 홀들 중 적어도 하나는 상기 랜딩 패드를 노출할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 제1 칩 영역 및 제2 칩 영역을 포함하는 기판 상에, 트랜지스터들을 각각 형성하는 것; 상기 제1 및 제2 칩 영역들 상에 제1 몰드막 및 제2 몰드막을 각각 형성하는 것; 상기 제1 및 제2 몰드막들 상에 제1 지지막 및 제2 지지막을 각각 형성하는 것; 상기 제1 지지막 및 상기 제1 몰드막을 관통하여, 상기 트랜지스터들과 전기적으로 연결되는 제1 하부 전극들을 형성하는 것; 및 상기 제2 몰드막은 남겨두고 상기 제1 몰드막을 선택적으로 제거하는 것을 포함할 수 있다. 상기 제1 몰드막이 제거될 때, 상기 제2 몰드막에 리세스 영역이 형성될 수 있다.
상기 제2 칩 영역은 상기 기판의 가장자리에 위치할 수 있다.
상기 제조 방법은, 상기 제2 지지막은 남겨두고 상기 제1 지지막을 선택적으로 패터닝하여, 적어도 하나의 오프닝을 포함하는 지지 패턴을 형성하는 것을 더 포함하되, 상기 지지 패턴의 상면의 높이는 상기 제2 지지막의 상면의 높이와 실질적으로 동일하고, 상기 제1 몰드막은 상기 오프닝을 통한 등방성 식각액으로 제거될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 제1 칩 영역 및 제2 칩 영역을 포함하는 기판; 상기 제1 칩 영역 상에, 2차원적으로 배열된 제1 하부 전극들, 상기 제1 하부 전극들의 표면들을 덮는 제1 유전막, 및 상기 제1 유전막 상의 제1 상부 전극을 포함하는 제1 캐패시터; 상기 제1 하부 전극들의 측벽들과 연결되며, 적어도 하나의 오프닝을 포함하는 상부 지지 패턴; 상기 제2 칩 영역 상에, 제1 리세스 영역을 포함하는 하부 몰드막; 및 상기 하부 몰드막 상의 상부 지지막을 포함할 수 있다. 상기 상부 지지 패턴의 상면의 높이는 상기 상부 지지막의 상면의 높이와 실질적으로 동일할 수 있다.
상기 제2 칩 영역은 상기 기판의 가장자리에 위치할 수 있다.
상기 제2 유전막 및 상기 제2 상부 전극은 상기 제1 리세스 영역을 순차적으로 채울 수 있다.
상기 반도체 소자는, 상기 상부 지지 패턴 아래에, 상기 제1 하부 전극들의 측벽들과 연결되는 하부 지지 패턴; 및 상기 하부 몰드막과 상기 상부 지지막 사이에 순차적으로 적층된 하부 지지막 및 상부 몰드막을 더 포함하되, 상기 하부 지지 패턴의 상면의 높이는 상기 하부 지지막의 상면의 높이와 실질적으로 동일할 수 있다.
상기 상부 몰드막은 제2 리세스 영역을 포함하며, 상기 제2 유전막 및 상기 제2 상부 전극은 상기 제2 리세스 영역을 순차적으로 채울 수 있다.
평면적 관점에서, 상기 상부 지지 패턴과 상기 하부 지지 패턴은 실질적으로 서로 중첩될 수 있다.
상기 반도체 소자는, 상기 하부 몰드막을 관통하며 2차원적으로 배열된 제2 하부 전극들, 상기 제2 하부 전극들의 표면들을 덮는 제2 유전막, 및 상기 제2 유전막 상의 제2 상부 전극을 포함하는 제2 캐패시터를 더 포함할 수 있다.
상기 제2 하부 전극들 중 적어도 하나의 바닥면은, 상기 하부 몰드막의 바닥면으로부터 수직적으로 이격될 수 있다.
상기 반도체 소자는, 상기 제1 칩 영역 상에서, 상기 제1 하부 전극들과 전기적으로 연결되는 하부 구조체를 더 포함하되, 상기 하부 구조체는: 상기 기판의 활성 영역을 정의하는 소자 분리막; 상기 활성 영역을 가로지르는 게이트 라인; 및 상기 게이트 라인 양 측의 상기 활성 영역 내에 각각 제1 및 제2 불순물 영역들을 포함할 수 있다.
상기 하부 구조체는, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인을 더 포함하고, 평면적 관점에서, 상기 비트 라인은 상기 게이트 라인과 교차할 수 있다.
상기 하부 구조체는: 상기 제2 불순물 영역과 전기적으로 연결되는 매립 콘택; 및 상기 매립 콘택 상의 랜딩 패드를 더 포함하고, 상기 제1 하부 전극들 중 적어도 하나는 상기 랜딩 패드와 접촉할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 캐패시터 형성 시 웨이퍼 가장자리(edge)에서 발생할 수 있는 단차를 줄일 수 있다. 나아가, 웨이퍼 가장자리에서 발생할 수 있는 구조적 결함을 보완할 수 있다. 결과적으로, 본 발명은 웨이퍼 상에 캐패시터 형성 공정 및 후속 공정에서 발생할 수 있는 결함을 줄일 수 있으며, 반도체 소자의 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자가 형성된 웨이퍼를 나타내는 평면도이다.
도 2a는 본 발명의 실시예들에 따른 제1 칩 영역 상의 반도체 소자를 나타내는 평면도이고, 도 2b는 본 발명의 실시예들에 따른 제2 칩 영역 상의 반도체 소자를 나타내는 평면도이다.
도 3a는 도 2a의 I-I'에 따른 단면도이고, 도 3b는 도 2b의 II-II'에 따른 단면도이다.
도 4a, 6a, 8a, 10a는 본 발명의 실시예들에 따른 제1 칩 영역 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 4b, 6b, 8b, 10b는 본 발명의 실시예들에 따른 제2 칩 영역 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 5a, 7a, 9a, 11a, 12a는 각각 도 4a, 6a, 8a, 10a의 I-I'에 따른 단면도들이고, 도 5b, 7b, 9b, 11b, 12b는 각각 도 4b, 6b, 8b, 10b의 II-II'에 따른 단면도들이다.
도 13a는 본 발명의 실시예들에 따른 제1 칩 영역 상의 반도체 소자를 나타내는 평면도이고, 도 13b는 본 발명의 실시예들에 따른 제2 칩 영역 상의 반도체 소자를 나타내는 평면도이다.
도 14a는 도 13a의 I-I'에 따른 단면도이고, 도 14b는 도 13b의 II-II'에 따른 단면도이다.
도 15a 및 17a는 본 발명의 실시예들에 따른 제1 칩 영역 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 15b 및 17b는 본 발명의 실시예들에 따른 제2 칩 영역 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 16a 및 18a는 각각 도 15a 및 17a의 I-I'에 따른 단면도들이고, 도 16b 및 18b는 각각 도 15b 및 17b의 II-II'에 따른 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 소자가 형성된 웨이퍼를 나타내는 평면도이다. 도 2a는 본 발명의 실시예들에 따른 제1 칩 영역(ND) 상의 반도체 소자를 나타내는 평면도이고, 도 2b는 본 발명의 실시예들에 따른 제2 칩 영역(UD) 상의 반도체 소자를 나타내는 평면도이다. 도 3a는 도 2a의 I-I'에 따른 단면도이고, 도 3b는 도 2b의 II-II'에 따른 단면도이다.
도 1, 2a, 2b, 3a 및 3b를 참조하면, 제1 칩 영역들(ND)과 제2 칩 영역들(UD)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있으며, 예를 들어 도 1에 나타난 상기 기판(100)은 실리콘 웨이퍼일 수 있다.
상기 제2 칩 영역들(UD)은 상기 기판(100)의 가장자리에 배치된 영역들로, 반도체 소자들이 불완전하게 형성된 영역들일 수 있다. 따라서, 상기 제2 칩 영역들(UD)은 추후 커팅 공정에 의해 제거될 수 있다. 한편, 상기 제1 칩 영역들(ND)은 상기 제2 칩 영역들(UD)에 의해 둘러싸일 수 있다. 상기 제1 칩 영역들(ND)은 유효하게 반도체 소자들이 형성된 영역들일 수 있다. 따라서, 상기 제1 칩 영역들(ND)은 추후 커팅 공정에 의해 반도체 칩들로 가공될 수 있다.
어느 하나의 상기 제1 칩 영역들(ND) 상에는 제1 셀 영역(CRa)이 제공될 수 있고, 어느 하나의 상기 제2 칩 영역들(UD) 상에는 제2 셀 영역(CRb)이 제공될 수 있다. 이하, 먼저 상기 제1 셀 영역(CRa)을 중심으로 설명한다.
도 2a 및 도 3a를 다시 참조하면, 상기 기판(100) 상에 제1 하부 구조체(LSa)가 배치될 수 있다. 상기 제1 하부 구조체(LSa)는 선택 소자인 트랜지스터들을 포함할 수 있으며, 구체적으로는 아래와 같다.
상기 기판(100)에 활성 영역들(ACT)을 정의하는 소자분리막(102)이 제공될 수 있다. 상기 소자분리막(102)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 영역들(ACT)의 각각은 바(bar) 형태를 가지고, 제3 방향(D3)으로의 장축을 가질 수 있다. 상기 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2) 모두에 교차할 수 있다. 상기 제1 내지 제3 방향들(D1, D2, D3)은 모두 상기 기판(100)의 상면에 평행한 방향들일 수 있으며, 상기 제2 방향(D2)는 상기 제1 방향(D1)과 교차하는 방향일 수 있다.
상기 기판(100) 내에 상기 활성 영역들(ACT)을 가로지르는 게이트 라인들(GL)이 제공될 수 있다. 상기 게이트 라인들(GL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 게이트 라인들(GL)은 상기 기판(100) 내에 매립될 수 있다. 상기 게이트 라인들(GL)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
게이트 절연 패턴들(104)이 상기 게이트 라인들(GL)과 상기 활성 영역들(ACT) 사이, 및 상기 게이트 라인들(GL)과 상기 소자분리막(102) 사이에 개재될 수 있다. 상기 게이트 절연 패턴들(104)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 게이트 라인들(GL)의 상면들 상에 제1 캐핑 패턴들(108)이 각각 제공될 수 있다. 상기 제1 캐핑 패턴들(108)의 각각의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 캐핑 패턴들(108)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 일 실시예에 따르면, 상기 제1 캐핑 패턴들(108)의 각각의 하면은 상기 게이트 절연 패턴들(104)의 각각의 상면과 접하고, 상기 제1 캐핑 패턴들(108)의 각각의 양 측벽들은 상기 활성영역(ACT) 및/또는 상기 소자분리막(102)에 접할 수 있다. 그러나, 다른 실시예에 따르면, 상기 게이트 절연 패턴들(104)은 상기 제1 캐핑 패턴들(108)과 상기 활성영역(ACT) 사이 및/또는 상기 제1 캐핑 패턴들(108)과 상기 소자분리막(102) 사이로 연장될 수 있다. 이 경우, 상기 제1 캐핑 패턴들(108)은 실리콘 질화막을 포함하고, 상기 게이트 절연 패턴들(104)은 실리콘 산화막을 포함할 수 있다. 여기서, 상기 제1 캐핑 패턴들(108)과 상기 활성영역(ACT) 사이에 개재된 상기 게이트 절연 패턴들(104)은, 상기 활성영역(ACT)과 상기 제1 캐핑 패턴들(108) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다.
각각의 상기 활성 영역들(ACT)에 제1 불순물 영역(SD1), 및 상기 제1 불순물 영역(SD1)을 사이에 두고 서로 이격되는 제2 불순물 영역들(SD2)이 제공될 수 있다. 상기 제1 불순물 영역(SD1)은 서로 이웃하는 한 쌍의 게이트 라인들(GL) 사이의 상기 활성 영역(ACT) 내에 배치될 수 있다. 상기 제2 불순물 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)의 양 측의 상기 활성 영역(ACT) 내에 각각 배치될 수 있다. 즉, 상기 제2 불순물 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)을 사이에 두고 서로 이격될 수 있다. 상기 제1 불순물 영역(SD1)은 상기 제2 불순물 영역들(SD2)보다 상기 기판(100) 내부로 깊이 연장될 수 있다. 상기 제1 불순물 영역(SD1)은 상기 제2 불순물 영역(SD2)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 기판(100) 상에 상기 제1 불순물 영역(SD1)에 연결되는 제1 패드(122), 및 상기 제2 불순물 영역들(SD2)에 각각 연결되는 제2 패드들(124)이 제공될 수 있다. 상기 제1 패드(122) 및 상기 제2 패드들(124)은 도전막(일 예로, 불순물이 도핑된 폴리실리콘막 및/또는 불순물이 도핑된 실리콘 단결정막)을 포함할 수 있다. 상기 기판(100) 상에 상기 제1 패드(122) 및 상기 제2 패드들(124)을 덮는 제1 층간 절연막(126)이 제공될 수 있다. 상기 제1 층간 절연막(126)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 제1 층간 절연막(126) 상에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 각각의 상기 비트 라인들(BL)은 비트 라인 콘택(132)을 통하여 상기 제1 불순물 영역(SD1)에 전기적으로 연결될 수 있다. 상기 비트 라인 콘택(132)은 상기 제1 층간 절연막(126)을 관통하여 상기 제1 패드(122)에 연결될 수 있다. 상기 비트 라인들(BL)은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나를 포함할 수 있다. 상기 비트 라인 콘택(132)은 상기 비트 라인들(BL)과 동일한 물질을 포함할 수 있다.
제2 캐핑 패턴들(142)이 상기 비트 라인들(BL)의 상면들 상에 각각 제공될 수 있다. 상기 제2 캐핑 패턴들(142)은 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 비트 라인들(BL)의 각각의 양 측벽들 상에 비트 라인 스페이서들(144)이 제공될 수 있다. 상기 비트라인 스페이서들(144)은, 일 예로, 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 제1 층간 절연막(126) 상에, 상기 비트 라인들(BL), 상기 제2 캐핑 패턴들(142), 및 상기 비트 라인 스페이서들(144)을 덮는 제2 층간 절연막(136)이 제공될 수 있다. 상기 제2 층간 절연막(136)은 일 예로, 실리콘 산화막을 포함할 수 있다. 더하여, 상기 기판(100) 상에 상기 제1 및 제2 층간 절연막들(126, 136)을 관통하여 상기 제2 패드들(124)에 각각 연결되는 매립 콘택들(134)이 제공될 수 있다. 상기 매립 콘택들(134)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다.
상기 제2 층간 절연막(136) 상에 상기 매립 콘택들(134)에 각각 연결되는 랜딩 패드들(LP)이 제공될 수 있다. 상기 랜딩 패드들(LP)은 상기 기판(100) 상에 이차원적으로 배열될 수 있다. 평면적 관점에서, 상기 랜딩 패드(LP)의 크기는 상기 매립 콘택(134)의 크기보다 더 클 수 있다. 상기 랜딩 패드들(LP)은 상기 매립 콘택들(134)과 각각 수직적으로 일부 중첩될 수 있다. 다만, 상기 랜딩 패드들(LP)의 2차원적 배열은 상기 매립 콘택들(134)의 이차원적 배열과 일치하지 않을 수 있다.
상기 랜딩 패드들(LP)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 랜딩 패드들(LP) 사이를 채우는 절연 패턴(146)이 배치될 수 있다. 상기 절연 패턴(146)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
상기 랜딩 패드들(LP) 상에 제1 식각 정지 패턴(212a)이 배치될 수 있다. 상기 랜딩 패드들(LP) 상에, 캐패시터의 제1 하부 전극들(270a)이 배치될 수 있다. 상기 제1 하부 전극들(270a)은 상기 제1 식각 정지 패턴(212a)을 관통하여 상기 랜딩 패드들(LP)과 각각 접촉할 수 있다. 상세하게, 상기 캐패시터는 상기 제1 하부 전극들(270a), 제1 유전막(280a) 및 제1 상부 전극(290a)을 포함하며, 상기 캐패시터의 상기 제1 하부 전극들(270a)은 상기 제1 하부 구조체(LSa)의 선택 소자(트랜지스터들)와 전기적으로 연결될 수 있다. 구체적으로, 상기 제1 하부 전극들(270a)은 상기 랜딩 패드들(LP) 및 상기 매립 콘택들(134)을 통해 상기 제2 불순물 영역들(SD2)에 전기적으로 연결될 수 있다.
평면적 관점에서, 상기 제1 하부 전극들(270a)은, 도 2a에 도시된 것처럼, 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 이차원적으로 배열될 수 있다. 상기 제1 하부 전극들(270a)의 배열은 상기 랜딩 패드들(LP)의 배열에 대응될 수 있다. 일 실시예로, 상기 제1 하부 전극들(270a)은 상기 제1 방향(D1)을 따라 지그재그(zig zag) 형태로 배열될 수도 있다.
각각의 상기 제1 하부 전극들(270a)은, 바닥부 및 상기 바닥부로부터 수직적으로 연장된 측벽부를 갖는 실린더(cylinder) 형태일 수 있다. 상기 제1 하부 전극(270a)의 바닥부 및 측벽부는 실질적으로 동일한 두께를 가질 수 있다. 이와 달리, 도시되진 않았지만, 상기 제1 하부 전극(270a)은 기둥(pillar) 형태를 가질 수 있다. 이에 더하여, 상기 제1 하부 전극들(270a)의 상면들은 실질적으로 서로 공면(coplanar)을 이룰 수 있다. 그리고, 상기 제1 하부 전극들(270a)의 평면적 직경은 서로 실질적으로 동일할 수 있다.
상기 제1 하부 전극들(270a)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 어느 하나로 형성될 수 있다. 예를 들어, 상기 제1 하부 전극들(270a)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막을 포함할 수 있다. 또는, 상기 제1 하부 전극들(270a)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다. 또한, 상기 제1 하부 전극들(270a)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막을 포함할 수 있다. 또는, 상기 제1 하부 전극들(270a)은 PtO, RuO2, 또는 IrO2 와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막을 포함할 수 있다.
상기 캐패시터의 정전용량(capacitance)은 상기 제1 하부 전극들(270a)의 표면적에 비례하므로, 제한된 면적 내에 형성되는 제1 하부 전극(270a)의 표면적을 증가시키기 위해 상기 제1 하부 전극들(270a)의 높이가 증가될 수 있다. 따라서, 상기 캐패시터의 정전 용량이 증가될수록 상기 제1 하부 전극들(270a)의 종횡비(하부 전극의 폭에 대한 하부 전극의 높이 비)가 증가될 수 있다. 이에 따라, 상기 제1 하부 전극들(270a)의 휨 또는 쓰러짐을 방지하기 위해 상기 제1 하부 전극들(270a)을 수평적으로 지지하는 하부 및 상부 지지 패턴들(232, 252)이 제공될 수 있다. 각각의 상기 하부 및 상부 지지 패턴들(232, 252)은 상기 제1 하부 전극들(270a)의 측벽들의 일부에 연결될 수 있다. 상기 하부 및 상부 지지 패턴들(232, 252)은 서로 다른 높이에 위치할 수 있다. 한편, 상기 하부 및 상부 지지 패턴들(232, 252)의 수직적 높이는 자유롭게 조절될 수 있다. 본 발명의 실시예들에서, 상기 제1 하부 전극들(270a)을 지지하는 패턴들이 2개인 것으로 도시하고 있으나, 제1 하부 전극(270a)의 종횡비가 증가함에 따라 상기 지지 패턴들은 3개 이상 형성될 수도 있다.
구체적으로, 상기 하부 지지 패턴(232)은 상기 제1 하부 전극들(270a)의 하부 측벽들과 연결되며, 소정 영역들에서 하부 오프닝들을 가질 수 있다. 상부 지지 패턴(252)은 상기 제1 하부 전극들(270a)의 상부 측벽들과 연결되며, 소정 영역들에서 상부 오프닝들(251)을 가질 수 있다. 상기 하부 오프닝들 및 상기 상부 오프닝들(251)은 바(bar) 형태, 직사각형 형태 또는 라인 형태일 수 있다.
일 예로, 평면적 관점에서, 상기 하부 오프닝들 및 상기 상부 오프닝들(251)은 서로 실질적으로 중첩될 수 있다. 다시 말하면, 평면적 관점에서, 상기 하부 및 상부 지지 패턴들(232, 252)은 서로 실질적으로 중첩될 수 있다. 그리고, 각각의 상기 하부 오프닝들 및 상기 상부 오프닝들(251)의 최소 폭은 상기 제1 하부 전극들(270a) 간의 간격보다 클 수 있다.
나아가, 상기 하부 지지 패턴(232)의 두께와 상기 상부 지지 패턴(252)의 두께가 다를 수 있다. 예를 들어, 상기 하부 지지 패턴(232)은 상기 상부 지지 패턴(252)보다 얇을 수 있다. 이와 달리, 상기 하부 지지 패턴(232)과 상기 상부 지지 패턴(252)의 두께가 실질적으로 동일할 수도 있다. 일 예로, 상기 하부 지지 패턴(232)의 두께는 약 100Å ~ 500Å일 수 있으며, 상기 상부 지지 패턴(252)의 두께는 약 300Å ~ 1500Å 일 수 있다. 상기 하부 및 상부 지지 패턴들(232, 252)은 SiN, SiCN, TaO, 및 TiO2 중에서 적어도 하나를 포함할 수 있다.
상기 캐패시터의 상기 제1 유전막(280a)은 복수 개의 상기 제1 하부 전극들(270a)의 표면들 상에 균일한 두께로 제공될 수 있다. 또한, 상기 제1 유전막(280a)은 상기 하부 및 상부 지지 패턴들(232, 252)의 표면들 상에 균일한 두께로 제공될 수 있다. 예를 들어, 상기 제1 유전막(280a)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다. 그리고, 상기 제1 유전막(280a)은 약 50Å~150Å의 두께를 가질 수 있다.
상기 제1 상부 전극(290a)은 상기 제1 유전막(280a) 상에 제공되어 복수 개의 상기 제1 하부 전극들(270a)을 덮을 수 있다. 나아가, 상기 제1 상부 전극(290a)은 실린더 형태의 상기 제1 하부 전극(270a)의 내부를 채울 수 있다. 상기 제1 상부 전극(290a)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제1 상부 전극(290a)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막을 포함할 수 있다. 또는, 상기 제1 상부 전극(290a)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막을 포함할 수 있다. 또한, 상기 제1 상부 전극(290a)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막을 포함할 수 있다. 또한, 상기 제1 상부 전극(290a)은 PtO, RuO2, 또는 IrO2 와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막을 포함할 수 있다.
이하, 상기 제2 칩 영역(UD)의 상기 제2 셀 영역(CRa)을 중심으로 설명한다. 도 2b 및 도 3b를 다시 참조하면, 상기 기판(100) 상에 제2 하부 구조체(LSb)가 배치될 수 있다. 상기 제2 하부 구조체(LSb)는 선택 소자인 트랜지스터들을 포함할 수 있으며, 구체적으로는 앞서 도 2a 및 도 3a를 참조하여 설명한 상기 제1 하부 구조체(LSa)와 동일할 수 있다.
상기 제2 하부 구조체(LSb) 상에 제2 식각 정지 패턴(212b) 및 제2 하부 전극들(270b)이 배치될 수 있다. 상기 제2 하부 전극들(270b)의 구조, 배치 및 구성 물질은 앞서 제1 하부 전극들(270a)과 동일할 수 있다. 그러나, 상기 제2 하부 전극들(270b) 중 적어도 하나는 상기 제2 하부 구조체(LSb)의 랜딩 패드들(LP)로부터 수직적으로 이격될 수 있다. 일 예로, 어느 하나의 상기 제2 하부 전극(270b)은 상기 랜딩 패드(LP)와 제1 길이(L1)만큼 수직적으로 이격될 수 있고, 다른 하나의 상기 제2 하부 전극(270b)은 상기 랜딩 패드(LP)와 제2 길이(L2)만큼 수직적으로 이격될 수 있다. 상기 이격 길이들(L1, L2)은 서로 다를 수 있다. 일 예로, 상기 이격 길이들(L1, L2)은 상기 제2 셀 영역(CRb)의 중심에서 멀어질수록 더 커질 수 있다. 다시 말하면, 상기 이격 길이들(L1, L2)은 후술할 리세스 영역들(225, 245)에 인접할수록 더 커질 수 있다.
상기 제2 하부 전극들(270b)을 수평적으로 지지하는 제2 하부 지지막(230b) 및 제2 상부 지지막(250b)이 제공될 수 있다. 상기 제2 하부 지지막(230b)은 앞서 설명한 상기 하부 지지 패턴(232)과 실질적으로 동일한 높이에 있을 수 있고, 상기 제2 상부 지지막(250b)은 앞서 설명한 상기 상부 지지 패턴(252)과 실질적으로 동일한 높이에 있을 수 있다. 특히, 상기 제2 상부 지지막(250b)의 상면의 높이는 상기 상부 지지 패턴(252)의 상면의 높이와 실질적으로 동일할 수 있다.
한편, 상기 제2 하부 및 상부 지지막들(230b, 250b)은 상기 하부 및 상부 지지 패턴들(232, 252)과 달리 오프닝들을 포함하지 않을 수 있다. 즉, 상기 제2 하부 전극들(270b)이 평면적으로 넓게 펼쳐진 상기 제2 하부 및 상부 지지막들(230b, 250b)을 단순히 관통하고 있을 수 있다.
상기 제2 하부 구조체(LSb)와 상기 제2 하부 지지막(230b) 사이에 제2 하부 몰드막(220b)이 개재될 수 있고, 상기 제2 하부 지지막(230b)과 상기 제2 상부 지지막(250b) 사이에 제2 상부 몰드막(240b)이 개재될 수 있다. 각각의 상기 제2 하부 및 상부 몰드막들(220b, 240b)은 상기 제2 하부 전극들(270b)의 외측벽들을 감쌀 수 있다. 상기 제2 하부 및 상부 몰드막들(220b, 240b)은 실리콘 산화막, 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막 중 적어도 하나를 포함할 수 있다.
일 예로, 웨이퍼 가장자리의 상기 제2 칩 영역(UD)은 상기 제1 칩 영역(ND)에 비해 상대적으로 공정적 결함이 많이 발생할 수 있다. 따라서, 상기 제2 칩 영역(UD) 상에 상기 제2 하부 전극들(270b)이 형성될 경우, 상기 제2 하부 전극들(270b)이 제대로 고정되지 못하고 쓰러지거나 다른 영역으로 이동하면서, 인근 상기 제1 칩 영역(ND)에 결함을 초래할 수 있다. 그러나, 본 발명의 실시예들에 따르면, 상기 제2 하부 전극들(270b)이 상기 제2 하부 및 상부 지지막들(230b, 250b) 및 상기 제2 하부 및 상부 몰드막들(220b, 240b)에 의해 고정되어, 이러한 결함을 막을 수 있다.
상기 제2 하부 몰드막(220b)은 하부 리세스 영역(225)을 포함할 수 있고, 상기 제2 상부 몰드막(240b)은 상부 리세스 영역(245)을 포함할 수 있다. 상기 하부 및 상부 리세스 영역들(225, 245)은 상기 제2 셀 영역(CRb)의 중심을 향하여 함몰되는 형태일 수 있다. 한편, 상기 제2 하부 몰드막(220b)의 두께는 상기 제2 상부 몰드막(240b)의 두께보다 더 클 수 있으므로, 상기 하부 리세스 영역(225)은 상기 상부 리세스 영역(245)에 비해 수평적으로 더 리세스될 수 있다.
제2 유전막(280b)이 복수 개의 상기 제2 하부 전극들(270b)의 내측벽들 상에 균일한 두께로 제공될 수 있다. 나아가, 상기 제2 유전막(280b)은 상기 제2 상부 지지막(250b)의 상면을 덮을 수 있다. 상기 제2 유전막(280b)은 상기 제1 유전막(280a)과 동일한 물질을 포함할 수 있다. 제2 상부 전극(290b)이 상기 제2 유전막(280b) 상에 제공되어 복수 개의 상기 제2 하부 전극들(270b)의 내측벽들을 덮을 수 있다. 상기 제2 상부 전극(290b)은 상기 제1 상부 전극(290a)과 동일한 물질을 포함할 수 있다.
한편, 상기 제2 유전막(280b) 및 상기 제2 상부 전극(290b)이 각각의 상기 하부 및 상부 리세스 영역들(225, 245)을 순차적으로 채울 수 있다.
도 4a, 6a, 8a, 10a는 본 발명의 실시예들에 따른 제1 칩 영역(ND) 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 4b, 6b, 8b, 10b는 본 발명의 실시예들에 따른 제2 칩 영역(UD) 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 5a, 7a, 9a, 11a, 12a는 각각 도 4a, 6a, 8a, 10a의 I-I'에 따른 단면도들이고, 도 5b, 7b, 9b, 11b, 12b는 각각 도 4b, 6b, 8b, 10b의 II-II'에 따른 단면도들이다. 본 예에서는, 앞서 도 1a 내지 도 9a 및 도 1b 내지 도 9b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 4a, 4b, 5a 및 5b를 참조하면, 제1 칩 영역들(ND)과 제2 칩 영역들(UD)을 포함하는 기판(100)이 제공될 수 있다. 어느 하나의 상기 제1 칩 영역들(ND) 상에는 제1 셀 영역(CRa)이 제공될 수 있고, 어느 하나의 상기 제2 칩 영역들(UD) 상에는 제2 셀 영역(CRb)이 제공될 수 있다. 이하, 먼저 상기 제1 셀 영역(CRa)을 중심으로 설명한다.
도 4a 및 도 5a를 다시 참조하면, 상기 기판(100) 상에 제1 하부 구조체(LSa)가 형성될 수 있다. 구체적으로, 상기 제1 셀 영역(CRa)에 활성 영역들(ACT)을 정의하는 소자분리막(102)이 형성될 수 있다. 일 예로, 상기 소자분리막(102)은 STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(102)은 실리콘 질화막, 실리콘 산화막, 및/또는 실리콘 산화질화막으로 형성될 수 있다.
상기 기판(100) 내에 상기 활성영역들(ACT)을 가로지르는 게이트 라인들(GL)이 형성될 수 있다. 게이트 절연 패턴들(104)이 상기 게이트 라인들(GL)과 상기 활성 영역들(ACT) 사이, 및 상기 게이트 라인들(GL)과 상기 소자분리막(102) 사이에 형성될 수 있다. 상기 게이트 라인들(GL)의 상면들 상에 제1 캐핑 패턴들(108)이 각각 형성될 수 있다. 상기 게이트 라인들(GL) 및 상기 게이트 절연 패턴들(104)을 형성하는 것은, 상기 기판(100) 및 상기 소자분리막(102)을 식각하여 제2 방향(D2)으로 연장되는 라인 형태의 트렌치들을 형성하는 것, 각각의 상기 트렌치들의 일부를 채우는 게이트 절연막을 형성하는 것, 각각의 상기 트렌치들의 잔부를 채우는 제1 도전막을 형성하는 것, 및 상기 제1 도전막을 일부 식각하는 것을 포함할 수 있다. 상기 제1 캐핑 패턴들(108)을 형성하는 것은, 상기 게이트 라인들(GL) 상에 제1 캐핑막을 형성하는 것, 및 상기 기판(100)의 상면이 노출될 때까지 상기 제1 캐핑막을 평탄화하는 것을 포함할 수 있다.
각각의 상기 활성 영역들(ACT) 내에 이온 주입 공정을 수행하여, 제1 불순물 영역(SD1), 및 상기 제1 불순물 영역(SD1)을 사이에 두고 서로 이격되는 제2 불순물 영역들(SD2)이 형성될 수 있다. 상기 제1 및 제2 불순물 영역들(SD1, SD2)은 동일한 N형의 불순물로 도핑될 수 있다. 이때, 상기 제1 불순물 영역(SD1)은 상기 제2 불순물 영역들(SD2)보다 상기 기판(100) 내부로 깊게 형성될 수 있다.
상기 기판(100) 상에 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 단결정막 또는 도전막을 형성하고 패터닝하여, 제1 패드(122) 및 제2 패드들(124)이 형성될 수 있다. 상기 제1 패드(122)는 상기 제1 불순물 영역(SD1)과 연결될 수 있고, 상기 제2 패드들(124)은 상기 제2 불순물 영역들(SD2)과 각각 연결될 수 있다.
상기 제1 및 제2 패드들(122, 124) 상에 제1 층간 절연막(126)이 형성될 수 있다. 상기 제1 층간 절연막(126)은 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 제1 층간 절연막(126)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제1 층간 절연막(126)을 관통하여 상기 제1 패드(122)를 노출하는 비트 라인 콘택 홀이 형성될 수 있다. 상기 제1 층간 절연막(126) 상에 제2 도전막이 형성될 수 있다. 상기 제2 도전막은 상기 비트 라인 콘택 홀을 채울 수 있다. 일 예로, 상기 제2 도전막은 금속, 도핑된 반도체 등의 도전물질을 포함할 수 있다. 상기 제2 도전막 상에 제2 캐핑막이 형성될 수 있다. 일 예로, 상기 제2 캐핑막은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 제2 캐핑막 및 상기 제2 도전막을 패터닝하여 비트 라인(BL) 및 그 위에 배치되는 제2 캐핑 패턴(142)이 형성될 수 있다. 상기 비트 라인 콘택 홀 내에 비트 라인 콘택(132)이 형성될 수 있다. 상기 제1 층간 절연막(126) 상에 스페이서막을 콘포말하게 증착하고 이방성 식각하여 상기 비트 라인(BL)의 양 측벽들을 덮는 비트 라인 스페이서들(144)이 형성될 수 있다. 상기 비트 라인 스페이서들(144)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다.
상기 제1 층간 절연막(126) 상에 제2 층간 절연막(136)이 형성될 수 있다. 상기 제2 층간 절연막(136)은 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 제2 층간 절연막(136)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제2 층간 절연막(136) 및 상기 제1 층간 절연막(126)을 관통하여 상기 제2 패드들(124)을 각각 노출하는 매립 콘택 홀들이 형성될 수 있다. 상기 제2 층간 절연막(136) 상에 상기 매립 콘택 홀들을 채우는 제3 도전막을 증착하고, 상기 제2 층간 절연막(136)의 상면이 노출될 때까지 상기 제3 도전막을 평탄화하여, 상기 매립 콘택 홀들 내에 매립 콘택들(134)이 형성될 수 있다.
상기 제2 층간 절연막(136) 상에 절연막이 형성될 수 있다. 상기 절연막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 절연막을 패터닝하여 절연 패턴(146)이 형성될 수 있다. 상기 절연 패턴은 랜딩 패드 홀들을 포함할 수 있다. 상기 랜딩 패드 홀들을 도전 물질로 채워, 상기 매립 콘택들(134)과 접촉하는 랜딩 패드들(LP)이 형성될 수 있다. 상기 랜딩 패드들(LP)은 상기 매립 콘택들(134)을 통해 상기 제2 불순물 영역들(SD2)과 각각 전기적으로 연결될 수 있다.
상기 절연 패턴(146) 상에, 순차적으로 적층된 제1 식각 정지막(210a), 제1 하부 몰드막(220a), 제1 하부 지지막(230a), 제1 상부 몰드막(240a), 및 제1 상부 지지막(250a)이 형성될 수 있다.
상기 제1 식각 정지막(210a)은 상기 절연 패턴(146) 및 상기 제1 하부 몰드막(220a)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 식각 정지막(210a)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
일 예로, 상기 제1 하부 몰드막(220a)은 실리콘 산화막, 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소계 물질막 중 적어도 하나로 형성될 수 있다. 제1 하부 몰드막(220a)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다.
상기 제1 하부 지지막(230a)은 상기 제1 하부 및 상부 몰드막들(220a, 240a)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상기 제1 하부 지지막(230a)은 SiN, SiCN, TaO, 및 TiO2 중에서 적어도 하나를 이용하여 형성될 수 있다. 상기 제1 하부 지지막(230a)은 약 100Å 내지 500Å의 두께를 가질 수 있다.
상기 제1 상부 몰드막(240a)은 상기 제1 하부 몰드막(220a)과 동일한 물질 및 동일한 방법으로 형성될 수 있다. 일 예로, 상기 제1 상부 몰드막(240a)은 상기 제1 하부 몰드막(220a)과 실질적으로 동일한 두께를 갖거나 상기 제1 하부 몰드막(220a)보다 얇을 수 있다.
상기 제1 상부 지지막(250a)은 상기 제1 하부 지지막(230a)과 동일한 물질 및 동일한 방법으로 형성될 수 있다. 상기 제1 상부 지지막(250a)은 상기 제1 하부 지지막(230a)과 실질적으로 동일한 두께를 갖거나, 상기 제1 하부 지지막(230a) 보다 두꺼울 수 있다. 예를 들어, 상기 제1 상부 지지막(250a)은 약 300Å 내지 1500Å의 두께를 가질 수 있다.
한편, 도 4b 및 도 5b를 다시 참조하면, 상기 제2 셀 영역(CRb)의 상기 기판(100) 상에 제2 하부 구조체(LSb)가 형성될 수 있다. 상기 제2 하부 구조체(LSb)는, 앞서 도 4a 및 도 5a를 참조하여 설명한 상기 제1 하부 구조체(LSa)와 동일한 공정을 통해 동시에 형성될 수 있다.
상기 제2 하부 구조체(LSb)의 절연 패턴(146) 상에, 순차적으로 적층된 제2 식각 정지막(210b), 제2 하부 몰드막(220b), 제2 하부 지지막(230b), 제2 상부 몰드막(240b), 및 제2 상부 지지막(250b)이 형성될 수 있다. 이들은 각각 앞서 앞서 도 4a 및 도 5a를 참조하여 설명한 제1 식각 정지막(210a), 제1 하부 몰드막(220a), 제1 하부 지지막(230a), 제1 상부 몰드막(240a), 및 제1 상부 지지막(250a)과 동시에 형성될 수 있다.
도 6a, 6b, 7a 및 7b를 참조하면, 상기 제1 및 제2 상부 지지막들(250a, 250b) 상에 제1 마스크 패턴(260a) 및 제2 마스크 패턴(260b)이 각각 형성될 수 있다. 상기 제1 마스크 패턴(260a)은 후술할 제1 하부 전극 홀들(Ha)을 형성하기 위한 제1 오프닝들(OPa)을 가질 수 있다. 상기 제2 마스크 패턴(260b)은 후술할 제2 하부 전극 홀들(Hb)을 형성하기 위한 제2 오프닝들(OPb)을 가질 수 있다. 상기 제1 및 제2 마스크 패턴들(260a, 260b)은 상기 제1 및 제2 하부 전극 홀들(Ha, Hb)을 형성하기 위한 이방성 식각 공정 동안 상기 제1 및 제2 몰드막들(220a, 220b, 240a, 240b)과, 상기 제1 및 제2 지지막들(230a, 230b, 250a, 250b)에 대해 식각 선택성을 갖는 물질들로 형성될 수 있다. 일 예로, 상기 제1 및 제2 마스크 패턴들(260a, 260b)은 폴리 실리콘을 포함할 수 있다.
상기 제1 및 제2 오프닝들(OPa, OPb)은 도 6a 및 도 6b에 도시된 것처럼, 사선방향(즉, 제3 방향(D3))으로 배열될 수 있다. 다시 말해, 상기 제1 및 제2 오프닝들(OPa, OPb)은 제1 방향(D1)으로 지그재그 형태로 배열될 수 있다.
구체적으로, 상기 제1 및 제2 마스크 패턴들(260a, 260b)을 형성하는 것은, 먼저 마스크막 상에 제2 방향(D2)으로 연장되는 제1 스페이서 라인들(미도시), 및 상기 제1 스페이서 라인들 상에 제3 방향(D3)으로 연장되는 제2 스페이서 라인들(미도시)을 형성할 수 있다. 상기 제1 스페이서 라인들 및 상기 제2 스페이서 라인들은 각각 DPT(double patterning technology) 공정으로 형성될 수 있다. 이어서, 상기 제1 및 제2 스페이서 라인들을 식각 마스크로 상기 마스크막을 식각하여, 상기 제1 및 제2 마스크 패턴들(260a, 260b)이 형성될 수 있다. 그러나, 상기 제1 및 제2 마스크 패턴들(260a, 260b)의 형성 방법은 특별히 제한되지 않고 당업자가 적절히 변경할 수 있다.
도 8a, 8b, 9a 및 9b를 참조하면, 상기 제1 및 제2 마스크 패턴들(260a, 260b)을 이용하여, 상기 제1 및 제2 지지막들(230a, 230b, 250a, 250b) 및 상기 제1 및 제2 몰드막들(220a, 220b, 240a, 240b)을 이방성 식각할 수 있다. 이에 따라, 상기 제1 하부 및 상부 지지막들(230a, 250a) 및 상기 제1 하부 및 상부 몰드막들(220a, 240a)을 관통하는 제1 하부 전극 홀들(Ha)이 형성될 수 있고, 상기 제2 하부 및 상부 지지막들(230b, 250b) 및 상기 제2 하부 및 상부 몰드막들(220b, 240b)을 관통하는 제2 하부 전극 홀들(Hb)이 형성될 수 있다. 상기 제1 및 제2 하부 전극 홀들(Ha, Hb)을 형성할 때, 과식각(over etch)에 의해 상기 제1 및 제2 식각 정지막들(210a, 210b)도 함께 패터닝될 수 있다. 이로써, 제1 및 제2 식각 정지 패턴들(212a, 212b)이 형성될 수 있다. 상기 제1 및 제2 하부 전극 홀들(Ha, Hb)은 상기 제1 및 제2 오프닝들(OPa, OPb)에 대응하여 이차원적으로 배열될 수 있다.
상기 제1 하부 전극 홀들(Ha)은 상기 제1 하부 구조체(LSa)의 상기 랜딩 패드들(LP)을 각각 노출할 수 있다. 한편, 상기 제2 칩 영역(UD)은 웨이퍼의 가장자리에 배치되며, 따라서 제1 칩 영역(ND)에 비해 상기 이방성 식각이 충분히 수행되지 못할 수 있다. 따라서, 상기 제2 하부 전극 홀들(Hb) 중 일부는 상기 제2 하부 구조체(LSb)의 상기 랜딩 패드들(LP)을 노출시키지 못할 수 있다. 일 예로, 상기 제2 하부 전극 홀들(Hb) 중 어느 하나의 바닥면은 상기 랜딩 패드(LP)와 제1 길이(L1)만큼 수직적으로 이격될 수 있고, 상기 제2 하부 전극 홀들(Hb) 중 다른 하나의 바닥면은 상기 랜딩 패드(LP)와 제2 길이(L2)만큼 수직적으로 이격될 수 있다. 상기 이격 길이들(L1, L2)은 상기 제2 셀 영역(CRb)의 중심에서 멀어질수록 더 커질 수 있으며, 이는 중심으로부터 멀어질수록 식각률이 감소하기 때문이다.
상기 제1 및 제2 하부 전극 홀들(Ha, Hb)이 형성된 이후, 잔류하는 상기 제1 및 제2 마스크 패턴들(260a, 260b)은 제거될 수 있다.
도 10a, 10b, 11a 및 11b를 참조하면, 상기 제1 및 제2 하부 전극 홀들(Ha, Hb) 내에 제1 하부 전극들(270a) 및 제2 하부 전극들(270b)이 각각 형성될 수 있다. 상기 제1 및 제2 하부 전극들(270a, 270b)을 형성하는 것은, 상기 제1 및 제2 하부 전극 홀들(Ha, Hb) 내에 제4 도전막을 증착하고, 상기 제1 및 제2 상부 지지막들(250a, 250b)의 상면들이 노출될 때까지 상기 제4 도전막을 평탄화하는 것을 포함할 수 있다.
상기 제4 도전막을 증착하는 것은, 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용될 수 있다. 일 예로, 상기 제4 도전막은 상기 제1 및 제2 하부 전극 홀들(Ha, Hb)의 폭의 절반 이하의 두께로 형성될 수 있다. 이 경우, 상기 제4 도전막을 증착한 후, 상기 제4 도전막 상에 상기 제1 및 제2 하부 전극 홀들(Ha, Hb)을 완전히 채우는 희생막(미도시)이 추가로 형성될 수도 있다. 상기 제4 도전막은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
상기 제4 도전막의 평탄화 공정은, 화학적 기계적 연마 공정 또는 드라이 에치 백 공정(Dry Etch Back)을 포함할 수 있다. 평탄화 공정에 의해 실린더 형태의 상기 제1 및 제2 하부 전극들(270a, 270b)이 형성될 수 있다. 상기 제1 및 제2 하부 전극들(270a, 270b)의 상면들은 상기 제1 및 제2 상부 지지막들(250a, 250b)의 상면들과 공면을 이룰 수 있다.
이어서, 상기 제1 및 제2 상부 지지막들(250a, 250b) 상에 제3 마스크 패턴(265a) 및 제4 마스크 패턴(265b)이 각각 형성될 수 있다. 상기 제3 마스크 패턴(265a)은 하부 및 상부 지지 패턴들(232, 252)을 형성하기 위한 제3 오프닝들을 가질 수 있다. 그러나, 상기 제4 마스크 패턴(265b)은 오프닝 없이 상기 제2 상부 지지막(250b)의 상면을 완전히 덮을 수 있다.
상기 제3 마스크 패턴(265a)을 식각 마스크로 상기 제1 상부 및 하부 지지막들(250a, 230a)을 순차적으로 패터닝하여, 하부 및 상부 지지 패턴들(232, 252)이 형성될 수 있다. 상기 제3 마스크 패턴(265a)의 상기 제3 오프닝들에 의해, 상기 하부 및 상부 지지 패턴들(232, 252)은 각각 하부 오프닝들 및 상부 오프닝들(251)을 가질 수 있다. 상기 하부 오프닝들 및 상기 상부 오프닝들(251)은 바(bar) 형태, 직사각형 형태 또는 라인 형태로 형성될 수 있다. 한편, 상기 제1 상부 및 하부 지지막들(250a, 230a)을 패터닝할 때, 상기 제1 상부 몰드막(240a)의 일부가 함께 식각될 수 있다. 나아가, 상기 하부 오프닝들 및 상기 상부 오프닝들(251)에 의해 상기 제1 하부 및 상부 몰드막들(220a, 240a)의 일부분이 외부로 노출될 수 있다.
상기 제1 칩 영역(ND) 상에 상기 하부 및 상부 지지 패턴들(232, 252)이 형성될 동안, 상기 제2 칩 영역(UD) 상의 상기 제2 하부 및 상부 지지막들(230b, 250b)은 상기 제4 마스크 패턴(265b)에 의해 보호될 수 있다. 따라서, 상기 제2 하부 및 상부 지지막들(230b, 250b)은 상기 제2 칩 영역(UD) 상에서 평면적으로 넓게 펼쳐져 있을 수 있으며, 나아가 상기 제2 하부 및 상부 몰드막들(220b, 240b)이 외부로 노출되지 않도록 할 수 있다.
도 2a, 2b, 12a 및 12b를 참조하면, 잔류하는 상기 제3 및 제4 마스크 패턴들(265a, 265b)을 제거한 뒤, 상기 제1 하부 및 상부 몰드막들(220a, 240a)이 제거될 수 있다.
상기 제1 하부 및 상부 몰드막들(220a, 240a)을 제거하는 공정은 습식 식각 공정을 이용할 수 있다. 일 예로, 상기 제1 하부 및 상부 몰드막들(220a, 240a)이 실리콘 산화막으로 이루어진 경우, LAL(Limulus amoebocyte lysate) 용액을 이용한 습식 식각 공정이 수행될 수 있다. 다른 예로, 상기 제1 하부 및 상부 몰드막들(220a, 240a)이 반도체 계열의 물질로 이루어진 경우, 수산화칼륨(KOH), 수산화암모늄(NH4OH), 수산화나트륨(NaOH), 또는 TMAH(tetramethylammoniumhydroxide)이 식각액으로 이용될 수 있다.
식각액은 상기 상부 지지 패턴(252)의 상기 상부 오프닝들(251) 및 상기 하부 지지 패턴(232)의 상기 하부 오프닝들을 통해 침투하여, 상기 제1 하부 및 상부 몰드막들(220a, 240a)을 완전히 제거할 수 있다. 상기 제1 하부 및 상부 몰드막들(220a, 240a)이 제거됨으로써, 상기 제1 하부 전극들(270a)의 측벽들이 노출될 수 있다. 한편, 큰 종횡비(aspect ratio)를 갖는 상기 제1 하부 전극들(270a)은 상기 하부 및 상부 지지 패턴들(232, 252)에 의해 수평적으로 서로 연결되어 쓰러짐이 방지될 수 있다.
한편, 상기 습식 식각 공정 동안, 상기 제2 하부 및 상부 몰드막들(220b, 240b)은 상기 제2 하부 및 상부 지지막들(230b, 250b)에 의해 보호될 수 있다. 따라서, 상기 제2 하부 및 상부 몰드막들(220b, 240b)은 상기 제2 하부 및 상부 지지막들(230b, 250b) 아래에 각각 잔류할 수 있다.
그러나, 상기 제2 칩 영역(UD)과 인접하는 상기 제1 칩 영역(ND)으로부터 식각액이 수평적으로 침투하여, 상기 제2 하부 및 상부 몰드막들(220b, 240b)의 일부가 식각될 수 있다. 즉, 상기 습식 식각 공정 동안, 제2 하부 및 상부 몰드막들(220b, 240b)에 하부 리세스 영역(225) 및 상부 리세스 영역(245)이 각각 형성될 수 있다. 한편, 상기 하부 리세스 영역(225)은 상기 상부 리세스 영역(245)에 비해 수평적으로 더 리세스될 수 있다.
본 발명의 실시예들에 있어서, 상기 제2 칩 영역(UD) 상에, 상기 상부 지지 패턴(252)과 동일한 레벨에 배치되는 상기 제2 상부 지지막(250b)이 그대로 잔류할 수 있다. 이로써, 상기 제1 칩 영역(ND)과 상기 제2 칩 영역(UD)의 높이 단차가 동일하게 유지되어, 후속 공정들(예를 들어, 상부 전극 상에 금속 배선층들 형성)에서 발생될 수 있는 공정적 결함을 없앨 수 있다.
나아가, 상기 제4 마스크 패턴(265b)을 이용하여 상기 제2 하부 및 상부 지지막들(230a, 250b)이 패터닝되는 것을 막을 수 있기 때문에, 상기 제1 칩 영역(ND)과 달리 상기 제2 칩 영역(UD)에는 상기 제2 하부 및 상부 몰드막들(220b, 240b)이 잔류할 수 있다. 상기 제2 하부 및 상부 몰드막들(220b, 240b)이 상기 제2 칩 영역(UD)의 구조적 안정성을 높일 수 있어, 상기 제2 하부 전극들(270b)이 쓰러지거나 제1 칩 영역(ND)으로 이동해버리는 문제를 방지할 수 있다.
도 2a, 2b, 3a 및 3b를 다시 참조하면 상기 제1 하부 전극들(270a) 상에, 제1 유전막(280a) 및 제1 상부 전극(290a)이 순차적으로 형성될 수 있다. 한편, 상기 제2 하부 전극들(270b) 상에, 제2 유전막(280b) 및 제2 상부 전극(290b)이 순차적으로 형성될 수 있다. 상기 제1 및 제2 유전막들(280a, 280b)은 일체로 동시에 형성될 수 있고, 상기 제1 및 제2 상부 전극들(290a, 290b)은 일체로 동시에 형성될 수 있다.
상기 제1 및 제2 유전막들(280a, 280b) 및 상기 제1 및 제2 상부 전극들(290a, 290b)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
상기 제1 및 제2 유전막들(280a, 280b)은 금속 산화물과 페브로스카이트 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 상기 제1 및 제2 상부 전극들(290a, 290b)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나로 형성될 수 있다.
한편, 상기 제2 유전막(280b) 및 상기 제2 상부 전극(290b)은 단차 도포성이 우수한 공정으로 형성되므로, 이들은 상기 하부 및 상부 리세스 영역들(225, 245)을 순차적으로 채울 수 있다.
도 13a는 본 발명의 실시예들에 따른 제1 칩 영역(ND) 상의 반도체 소자를 나타내는 평면도이고, 도 13b는 본 발명의 실시예들에 따른 제2 칩 영역(UD) 상의 반도체 소자를 나타내는 평면도이다. 도 14a는 도 13a의 I-I'에 따른 단면도이고, 도 14b는 도 13b의 II-II'에 따른 단면도이다. 본 예에서는, 앞서 도 2a, 2b, 3a 및 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13a 및 도 14a에 나타난 제1 칩 영역(ND)의 제1 하부 구조체(LSa) 및 이의 상에 배치된 캐패시터는 앞서 도 2a 및 도 3a를 참조하여 설명한 것과 동일할 수 있다. 한편, 도 13b 및 도 14b를 참조하면, 앞서 도 2b 및 도 3b를 참조하여 설명한 제2 하부 전극들(270b)이 생략될 수 있다. 이로써, 제2 유전막(280b) 및 제2 상부 전극(290b)이 제2 상부 지지막(250b)의 상면을 순차적으로 덮을 수 있다.
도 15a 및 17a는 본 발명의 실시예들에 따른 제1 칩 영역(ND) 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 15b 및 17b는 본 발명의 실시예들에 따른 제2 칩 영역(UD) 상의 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 16a 및 18a는 각각 도 15a 및 17a의 I-I'에 따른 단면도들이고, 도 16b 및 18b는 각각 도 15b 및 17b의 II-II'에 따른 단면도들이다. 본 예에서는, 앞서 도 4a 내지 도 12a 및 도 4b 내지 도 12b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15a, 15b, 16a 및 16b를 참조하면, 앞서 도 4a, 4b, 5a 및 5b의 결과물 상에 제1 마스크 패턴(260a) 및 제2 마스크 패턴(260b)이 형성될 수 있다. 상기 제1 마스크 패턴(260a)은 앞서 도 4a 및 도 5a를 참조하여 설명한 제1 마스크 패턴(260a)과 동일할 수 있다. 그러나, 상기 제2 마스크 패턴(260b)은 오프닝을 포함하지 않고 제2 상부 지지막(250b)의 상면을 완전히 덮을 수 있다. 이로써, 제1 칩 영역(ND) 상에는 제1 하부 전극 홀들(Ha)이 형성될 수 있으나(도 8a 및 도 9a 참조), 제2 칩 영역(UD) 상에는 제2 하부 전극 홀들(Hb)이 형성되지 않을 수 있다. 이는, 상기 제2 마스크 패턴(260b)에 의해 하부 전극 홀들을 형성하기 위한 식각 공정으로부터 상기 제2 상부 지지막(250b)이 완전히 보호될 수 있기 때문이다.
도 17a, 17b, 17a 및 17b를 참조하면, 상기 제1 하부 전극 홀들(Ha) 내에 제1 하부 전극들(270a)이 각각 형성될 수 있다. 한편, 상기 제2 칩 영역(UD) 상에는 하부 전극들이 형성되지 않을 수 있다.
이어서, 제1 및 제2 상부 지지막들(250a, 250b) 상에 제3 마스크 패턴(265a) 및 제4 마스크 패턴(265b)이 각각 형성될 수 있다. 상기 제3 및 제4 마스크 패턴들(265a, 265b)은 앞서 도 10a, 10b, 11a 및 11b를 참조하여 설명한 제3 및 제4 마스크 패턴들(265a, 265b)과 동일할 수 있다.
이어서, 상기 제3 마스크 패턴(265a)을 식각 마스크로 제1 상부 및 하부 지지막들(250a, 230a)을 순차적으로 패터닝하여, 하부 및 상부 지지 패턴들(232, 252)이 형성될 수 있다. 그러나, 상기 제2 칩 영역(UD) 상의 제2 하부 및 상부 지지막들(230b, 250b)은 상기 제4 마스크 패턴(265b)에 의해 보호될 수 있다.
도 13a, 13b, 14a 및 14b를 다시 참조하면, 제1 하부 및 상부 몰드막들(220a, 240a)이 완전히 제거될 수 있다. 이와 동시에 제2 하부 및 상부 몰드막들(220b, 240b)에 하부 리세스 영역(225) 및 상부 리세스 영역(245)이 각각 형성될 수 있다. 이어서, 제1 및 제2 유전막들(280a, 280b) 및 제1 및 제2 상부 전극들(290a, 290b)이 순차적으로 형성될 수 있다.
본 실시예들에 따르면, 상기 제2 칩 영역(UD) 상에, 상기 상부 지지 패턴(252)과 동일한 레벨에 배치되는 상기 제2 상부 지지막(250b)이 그대로 잔류할 수 있다. 이로써, 상기 제1 칩 영역(ND)과 상기 제2 칩 영역(UD)의 높이 단차가 동일하게 유지될 수 있다. 나아가, 상기 제2 마스크 패턴(260b)을 이용하여 상기 제2 칩 영역(UD) 상에 하부 전극이 형성되는 것을 차단할 수 있다. 이로써, 상기 제2 칩 영역(UD)에 형성되는 하부 전극으로 인해 발생되는 공정적 결함을 원천적으로 차단할 수 있다.

Claims (20)

  1. 제1 칩 영역 및 제2 칩 영역을 포함하는 기판 상에, 선택 소자들을 포함하는 제1 하부 구조체 및 제2 하부 구조체를 각각 형성하는 것;
    상기 제1 및 제2 하부 구조체들 상에 제1 몰드막 및 제2 몰드막을 각각 형성하는 것;
    상기 제1 및 제2 몰드막들 상에 제1 지지막 및 제2 지지막을 각각 형성하는 것;
    상기 제1 지지막 및 상기 제1 몰드막을 패터닝하여, 상기 제1 하부 구조체를 노출시키는 복수의 제1 홀들을 형성하는 것;
    상기 제1 홀들 내에 제1 하부 전극들을 형성하는 것;
    상기 제2 지지막은 남겨두고 상기 제1 지지막을 선택적으로 패터닝하여, 적어도 하나의 오프닝을 포함하는 지지 패턴을 형성하는 것; 및
    상기 오프닝을 통해 상기 제1 몰드막을 제거하는 것을 포함하되,
    상기 지지 패턴의 상면의 높이는 상기 제2 지지막의 상면의 높이와 실질적으로 동일한 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 칩 영역은 상기 기판의 가장자리에 위치하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 몰드막이 제거될 때, 상기 제2 몰드막에 리세스 영역을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 하부 전극들의 표면들 및 상기 제2 지지막의 상면을 덮는 유전막을 형성하는 것; 및
    상기 유전막 상에 상부 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 유전막 및 상기 상부 전극은 상기 리세스 영역을 순차적으로 채우는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 지지 패턴을 형성하는 것은:
    상기 제1 및 제2 지지막들 상에 제1 마스크 패턴 및 제2 마스크 패턴을 각각 형성하는 것, 상기 제2 마스크 패턴은 상기 제2 지지막의 상면을 완전히 덮고; 및
    상기 제1 마스크 패턴을 식각 마스크로 상기 제1 지지막을 패터닝하는 것을 포함하며,
    상기 제2 지지막은 상기 제2 마스크 패턴에 의해 보호되는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 및 제2 몰드막들은 동시에 형성되고,
    상기 제1 및 제2 지지막들은 동시에 형성되는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 지지막 및 상기 제2 몰드막을 패터닝하여, 복수의 제2 홀들을 형성하는 것; 및
    상기 제2 홀들 내에 제2 하부 전극들을 형성하는 것을 더 포함하되,
    상기 제2 홀들은 상기 제1 홀들과 동시에 형성되고,
    상기 제2 하부 전극들은 상기 제1 하부 전극들과 동시에 형성되는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 홀들 중 적어도 하나의 바닥면은, 상기 제2 하부 구조체의 상부와 수직적으로 이격된 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    각각의 상기 제1 및 제2 하부 구조체들을 형성하는 것은:
    상기 기판에, 활성 영역을 정의하는 소자분리막을 형성하는 것;
    상기 활성 영역을 가로지르는 게이트 라인을 형성하는 것; 및
    상기 게이트 라인 양 측의 상기 활성 영역 내에 각각 제1 및 제2 불순물 영역들을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    각각의 상기 제1 및 제2 하부 구조체들을 형성하는 것은, 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인을 형성하는 것을 더 포함하고,
    평면적 관점에서, 상기 비트 라인은 상기 게이트 라인과 교차하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    각각의 상기 제1 및 제2 하부 구조체들을 형성하는 것은:
    상기 제2 불순물 영역과 전기적으로 연결되는 매립 콘택을 형성하는 것; 및
    상기 매립 콘택 상의 랜딩 패드를 형성하는 것을 더 포함하고,
    상기 제1 홀들 중 적어도 하나는 상기 랜딩 패드를 노출하는 반도체 소자의 제조 방법.
  13. 제1 칩 영역 및 제2 칩 영역을 포함하는 기판;
    상기 제1 칩 영역 상에, 2차원적으로 배열된 제1 하부 전극들, 상기 제1 하부 전극들의 표면들을 덮는 제1 유전막, 및 상기 제1 유전막 상의 제1 상부 전극을 포함하는 제1 캐패시터;
    상기 제1 하부 전극들의 측벽들과 연결되며, 적어도 하나의 오프닝을 포함하는 상부 지지 패턴;
    상기 제2 칩 영역 상에, 제1 리세스 영역을 포함하는 하부 몰드막; 및
    상기 하부 몰드막 상의 상부 지지막을 포함하되,
    상기 상부 지지 패턴의 상면의 높이는 상기 상부 지지막의 상면의 높이와 실질적으로 동일한 반도체 소자.
  14. 제13항에 있어서,
    상기 제2 칩 영역은 상기 기판의 가장자리에 위치하는 반도체 소자.
  15. 제13항에 있어서,
    상기 제2 유전막 및 상기 제2 상부 전극은 상기 제1 리세스 영역을 순차적으로 채우는 반도체 소자.
  16. 제13항에 있어서,
    상기 상부 지지 패턴 아래에, 상기 제1 하부 전극들의 측벽들과 연결되는 하부 지지 패턴; 및
    상기 하부 몰드막과 상기 상부 지지막 사이에 순차적으로 적층된 하부 지지막 및 상부 몰드막을 더 포함하되,
    상기 하부 지지 패턴의 상면의 높이는 상기 하부 지지막의 상면의 높이와 실질적으로 동일한 반도체 소자.
  17. 제16항에 있어서,
    상기 상부 몰드막은 제2 리세스 영역을 포함하며,
    상기 제2 유전막 및 상기 제2 상부 전극은 상기 제2 리세스 영역을 순차적으로 채우는 반도체 소자.
  18. 제13항에 있어서,
    상기 하부 몰드막을 관통하며 2차원적으로 배열된 제2 하부 전극들, 상기 제2 하부 전극들의 표면들을 덮는 제2 유전막, 및 상기 제2 유전막 상의 제2 상부 전극을 포함하는 제2 캐패시터를 더 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 제2 하부 전극들 중 적어도 하나의 바닥면은, 상기 하부 몰드막의 바닥면으로부터 수직적으로 이격된 반도체 소자.
  20. 제13항에 있어서,
    상기 제1 칩 영역 상에서, 상기 제1 하부 전극들과 전기적으로 연결되는 하부 구조체를 더 포함하되,
    상기 하부 구조체는:
    상기 기판의 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역을 가로지르는 게이트 라인; 및
    상기 게이트 라인 양 측의 상기 활성 영역 내에 각각 제1 및 제2 불순물 영역들을 포함하는 반도체 소자.
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