KR20070071613A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히, 실린더 커패시터의 형성시 네가티브 포토 레지스트를 이용하여 웨이퍼 에지의 디포커스(Defocus)로 인한 결함의 발생을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 웨이퍼 전면을 노광 및 현상하여 반도체 기판의 상부에 감광막 패턴을 형성하고, 감광막 패턴의 전면에 네가티브 포토 레지스트를 도포하며, 웨이퍼의 에지 영역에서 비 넷-다이 영역에 형성된 네가티브 포토 레지스트를 노광 및 현상하여 비 넷-다이 영역을 비노출시키고 웨이퍼의 넷-다이 영역에 형성된 스토로지 노드를 식각하여 넷-다이 영역을 오픈하도록 한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
도 1a 및 도 1b는 종래의 반도체 소자의 커패시터에서 디포커스에 의한 문제점을 설명하기 위한 도면.
도 2는 종래의 반도체 소자의 제조 방법에서 커패시터 붕괴를 설명하기 위한 도면.
도 3은 및 도 4는 종래의 웨이퍼 맵을 설명하기 위한 도면.
도 5는 본 발명에 따른 반도체 소자의 제조 방법에서 웨이퍼의 노광 맵을 설명하기 위한 도면.
도 6a 내지 도 6c는 본 발명에 따른 반도체 소자의 제조 방법에 관한 공정 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히, 실린더 커패시터의 형성시 네가티브 포토 레지스트를 이용하여 웨이퍼 에지의 디포커스(Defocus)로 인한 결함의 발생을 줄일 수 있도록 하는 기술이다.
일반적으로 커패시터는 디램과 같은 메모리 소자에서 소정의 데이터를 저장 하는 기억 소자로서, 하부 전극과 상부 전극 사이에 유전체막이 개재된 구조를 갖는다.
이러한 커패시터의 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격에 반비례한다. 따라서, 고용량의 커패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는 전극들 간의 거리를 줄이는 것이 필수이다.
그런데, 전극들 간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있기 때문에 고용량의 커패시터를 제조하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 넓히는 방식으로 진행되어 왔다. 예를 들어, 유전체막으로서 탄탈륨산화막(Ta2O5)를 이용하는 것은 유전율을 증가시키는 것에 의해 커패시터 용량을 증가시킨 경우이고, 핀(Fin) 구조, 스택(Stack) 구조 및 실린더(Cylinder) 구조 등은 전극 표면적을 넓히는 것에 의해 커패시터 용량을 증가시킨 경우이다.
여기서, 실린더 구조는 비교적 간단한 공정으로 넓은 전극 면적을 확보할 수 있다는 이점이 있기 때문에 현재 대부분의 커패시터는 실린더 구조로 제작되고 있다.
도 1a 및 도 1b는 종래의 반도체 소자에서 커패시터에 디포커스가 형성된 것을 나타낸 도면이다.
일반적으로 디램의 제조 공정에서 커패시터의 형성시 커패시터의 용량을 증가시키기 위한 방법으로 실린더 커패시터를 적용하는 것이 일반적인 추세이다.
그러나, 도 1a에서 같은 정상적인 실린더 커패시터에 디포커스의 발생시 웨이퍼 에지에서 디포커스가 발생하게 된다. 따라서, 도 1b에서와 같이 딥-아웃(Dip out) 이후에 버텀 선폭(Bottom CD)이 작아지거나 아예 확보되지 않는 경우가 발생하게 된다. 이에 따라, 실린더 커패시터가 쓰러지게 되고, 도 2에서와 같은 붕괴(Collapse)가 발생하여 결함의 원인이 됨으로써 반도체 소자의 수율을 감소시키게 된다. 이러한 결함이 실린더 커패시터의 패터닝시 해결해야할 큰 문제점 중의 하나가 된다.
그런데, 일반적인 웨이퍼의 중앙 부위는 공정의 제어가 잘 이루어질 경우 디포커스로 인한 문제점이 거의 없다. 하지만, 상술된 커패시터는 반도체 기판의 셀부에만 형성하게 되어 셀부는 커패시터의 높이 만큼 주변회로부 및 웨이퍼의 끝부분 보다 높은 단차를 가지게 된다. 이러한 구조적인 문제로 인하여 웨이퍼의 가장자리 부분의 패턴 디포커스 영역에는 다이 전체를 노광하지 못한다.
따라서, 웨이퍼 에지(Edge)에서 풀 필드(Full Field)를 찍을 경우 어쩔 수 없이 WEE(Wafer Edge Exposure)/EBR(Edge Beed Removal)의 단차로 인한 영향 때문에 디포커스가 발생하게 된다.
도 3은 종래의 반도체 소자에서 3×3 다이(Die) 풀 필드 맵(Map)을 나타낸 도면이다.
즉, 하나의 노광 필드에 한 개의 다이만 들어갈 경우 웨이퍼 에지를 형성하지 않아도 되기 때문에 디포커스로 인한 문제를 해결할 수 있다. 하지만, 도 3에서와 같이 하나의 노광 필드(1)에 여러 개의 다이(2)가 들어갈 경우 현재 디바이스 의 경향상 웨이퍼 에지의 디포커스는 해결하기 힘든 문제가 된다.
따라서, 이러한 문제점을 해결하기 위하여 도 4에서와 같이, 3×3 다이에서 풀 필드 노광을 수행할 수 있는 영역은 풀필드 노광을 수행하고, 1 다이에서 풀 필드 노광을 수행할 수 없는 영역은 한 개의 다이로 이루어진 레티클(Reticle)을 추가로 제작하여 웨이퍼 에지에서 넷-다이 영역을 형성하는 방법을 이용하게 된다.
그런데, 이렇게 하나의 다이만 찍는 레티클을 사용하여 노광하는 방식은 오버레이(Overlay) 보정이 불가능하다. 따라서, 레어이간 오버랩(Overlap) 중첩 정밀도를 보장할 수 없는 문제가 발생하게 되어 수율 향상에 걸림돌이 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 특히, 실린더 커패시터의 형성시 네가티브 포토 레지스트를 이용하여 웨이퍼 에지의 디포커스(Defocus)로 인한 결함의 발생을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 웨이퍼 상부에 스토리지 노드용 감광막 패턴을 형성하는 제 1단계; 감광막 패턴의 전면에 네가티브 포토 레지스트를 도포하는 제 2단계; 웨이퍼의 넷-다이 영역을 노출시키는 제 3단계; 및 웨이퍼의 넷-다이 영역에 노출된 감광막 패턴을 제거하는 제 4단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 반도체 소자의 제조 방법에서 웨이퍼의 노광 맵을 설명하기 위한 도면이다.
본 발명은 한번 빛에 반응한 포토 레지스트는 추가 반응을 하지 않는다는 점을 이용하여 스토리지 노드(SN) 마스크를 풀 필드(Full Field)로 하여 웨이퍼 전면을 노광한다. 이후에, 네가티브 포토 레지스트(Negative Photo Resist)를 도포한 후 웨이퍼 에지의 비(非) 넷-다이(Net-Die) 영역(B)을 노광하고 현상(Develop)한다. 이에 따라, 넷-다이 영역(A)은 오픈(Open)하고, 비 넷-다이 영역(B)을 비노출(Close)시킨다.
도 6a 내지 도 6c는 본 발명에 따른 반도체 소자의 제조 방법에 관한 공정 단면도이다.
먼저, 본 발명은 도 6a에서와 같이 스토리지 노드(SN) 마스크를 풀 필드(Full Field)로 하여 웨이퍼 전면을 노광하고 현상(Develop)한다. 이에 따라, 반도체 기판(100)의 상부에 스토로지 노드(SN)를 정의하는 감광막 패턴(102)이 형성된다. 이때, 노광 공정은 넷-다이 영역(A)을 노출시키는 풀 필드로 실시하게 된다.
이후에, 도 6b에서와 같이 감광막 패턴(102)의 전면에 네가티브 포토 레지스트(104)를 도포한다. 그 이후에, 도 6c에서와 같이, 웨이퍼 에지의 비(非) 넷-다이(Net-Die) 영역(B)에 형성된 네가티브 포토 레지스트(104)를 노광하고 현상하여 비 넷-다이 영역(B)을 비노출시킨다.
이어서, 넷-다이 영역(A)의 스토로지 노드(SN)를 식각하여 넷-다이 영역(A)을 오픈한다. 그리고, 웨이퍼의 넷-다이 영역(A)에 노출된 감광막 패턴을 제거한다.
이에 따라, 웨이퍼 에지의 디포커스 발생 우려 지역이 식각되지 않도록 한다. 따라서, 웨이퍼 전체를 풀 필드로 찍되, 웨이퍼 에지 영역에서 발생하는 디포커스로 인한 문제를 효과적으로 제거할 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 실린더 커패시터의 형성시 네가티브 포토 레지스트를 이용하여 웨이퍼 에지의 디포커스(Defocus)로 인한 결함의 발생을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 웨이퍼 상부에 스토리지 노드용 감광막 패턴을 형성하는 제 1단계;
    상기 감광막 패턴의 전면에 네가티브 포토 레지스트를 도포하는 제 2단계;
    상기 웨이퍼의 넷-다이 영역을 노출시키는 제 3단계; 및
    상기 웨이퍼의 넷-다이 영역에 노출된 상기 감광막 패턴을 제거하는 제 4단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 제 1단계의 노광 공정은 상기 넷-다이 영역을 노출시키는 풀 필드(Full Field)로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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