KR100315040B1 - 디램 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 이웃하는 스토리지 노드 전극 사이의 공간에 브릿지 발생 및 디펙트를 방지할 수 있는 디램 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명은, 셀 영역 및 외곽 영역이 한정된 스토리지 노드 콘택홀을 포함하는 층간 절연막이 형성된 반도체 기판을 제공하는 단계; 상기 스토리지 노드 콘택홀이 충진되도록 층간 절연막 상부에 스토리지 전극용 제 1 폴리실리콘막을 증착하는 단계; 상기 제 1 폴리실리콘막 상부에 코어 산화막을 형성하는 단계; 상기 코어 산화막 및 제 1 폴리실리콘막을 소정 부분 패터닝하여, 스토리지 구조물을 형성하는 단계; 상기 층간 절연막 및 스토리지 구조물 상부에 스토리지 전극용 제 2 폴리실리콘막을 증착하는 단계; 상기 제 2 폴리실리콘막 상부에 상기 스토리지 구조물 사이의 공간이 충분히 매립될 수 있도록 유기성 난반사 방지막을 형성하는 단계; 상기 유기성 난반사 방지막을 경화하는 단계; 상기 유기성 난반사 방지막이 상기 스토리지 구조물 사이의 공간 저부에 소정 부분 잔류하도록 현상하는 단계; 상기 제 2 폴리실리콘막 및 잔류하는 유기성 난반사 방지막 상부에 포토레지스트막을 도포하는 단계; 상기 셀 영역상의 포토레지스트막 만을 노광하는 단계; 및 노광된 포토레지스트막 및 잔류하는 유기성 난반사 방지막이 제거되도록 현상하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 디램 소자의 캐패시터 형성방법에 관한 것으로, 보다 구체적으로는 실린더형 캐패시터의 스페이서 형성방법에 관한 것이다.
메모리 소자의 집적도가 증가됨에 따라, 셀 면적 및 셀 사이의 간격은 축소되는 반면, 캐패시터는 일정 용량을 보유해야 하기 때문에, 좁은 면적에 큰 용량을가지는 캐패시터가 요구된다. 이러한 캐패시터 용량을 확보하기 위하여, 종래에는 실린더(cylinder) 또는 이너 실린더(inner cylinder) 구조로 스토리지 전극을 형성하였다. 또한, 상기한 구조의 스토리지 전극 표면에 MPS막(Metha stable Poly Silicon)을 표면적을 더욱더 증대시켰다.
도 1은 종래의 실린더 형태의 스토리지 전극을 나타낸 단면도이다.
도 1을 참조하여, 도전 영역(2)을 포함하며 셀 영역 및 외곽 영역(도시되지 않음)이 한정된 반도체 기판(1) 상부에 층간 절연막(3)을 형성한다음, 도전 영역(2)이 노출되도록 층간 절연막(3)의 소정 부분을 식각하여, 스토리지 노드 콘택홀(H)을 형성한다. 노출된 도전 영역(2)과 콘택되도록 층간 절연막(3) 상부에 스토리지 전극용 제 1 폴리실리콘막(4)을 증착한다음, 제 1 폴리실리콘막(4) 상부에 코어 산화막(도시되지 않음)을 형성한다. 이어서, 코어 산화막과 제 1 폴리실리콘막(4)을 캐패시터 형태로 패터닝한다. 그후에, 층간 절연막(3) 및 코어 산화막 상부에 제 2 폴리실리콘막을 증착한다. 그 다음, 외곽 영역(도시되지 않음) 상부에 포토레지스트 패턴(도시되지 않음)을 형성한다. 여기서, 포토레지스트 패턴은 후속의 제 2 폴리실리콘막의 식각, 코어 산화막의 식각 및 MPS층의 증착 공정으로 스크라이브 라인 지역의 얼라인먼트 키, 오버레이 박스 및 테스트 패턴등의 비교적 큰 패턴에 영향이 가해지는 것을 최소화하기 위하여 형성된다. 그후, 노출된 셀 영역의 제 2 폴리실리콘막을 비등방성 식각하여, 코어 산화막과 제 1 폴리실리콘막(4) 측벽에 스페이서(5)를 형성한다. 이로써, 스토리지 전극이 완성된다. 그후, 스토리지 전극 표면에 MPS막(6)을 증착하여, 스토리지 전극의 표면적을 증대시킨다. 그런다음, 포토레지스트 패턴 및 코어 산화막(도시되지 않음)을 공지의 방식으로 각각 제거한다. 그후, 스토리지 전극 및 층간 절연막 상부에 유전체층(6) 및 플레이트 전극(7)을 순차적으로 적층하여, 캐패시터를 완성한다.
그러나, 상기한 종래의 실린더형 캐패시터 즉, 스토리지 전극은 좁은 면적에도 높은 캐패시턴스를 확보하기 위하여, 매우 큰 높이를 갖는다. 이에따라, 셀 영역과 외곽 영역 사이에 큰 단차가 존재하게 된다.
이와같은 셀 영역과 외곽 영역간의 심한 단차로 인하여, 외곽 영역을 차폐하기 위하여 형성되는 포토레지스트 패턴 형성시, 노광장비의 포커싱 공정이 제대로 이루어지지 않아, 스토리지 전극 사이의 좁은 공간에 포토레지스트 찌꺼기(이하, 스컴)들이 군데군데 남아있게 된다. 또한, 이러한 스컴은 디펙트를 유발할 뿐만 아니라, 제 2 폴리실리콘막의 식각을 저해하여, 층간 절연막(3)상에 브릿지를 유발한다.
따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 이웃하는 스토리지 노드 전극 사이의 공간에 브릿지 발생 및 디펙트를 방지할 수 있는 디램 소자의 캐패시터 형성방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 실린더 형태의 스토리지 전극을 나타낸 단면도.
도 2a 내지 도 2d는 본 발명에 따른 디램 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11-반도체 기판 12-도전 영역
13-층간 절연막 14-스토리지 전극용 제 1 폴리실리콘막
15-코어 산화막 16-스토리지 전극용 제 2 폴리실리콘막
17,17a-유기성 난반사 방지막 18-포토레지스트막
상기한 본 발명의 목적을 달성하기 위한 본 발명은, 셀 영역 및 외곽 영역이 한정된 스토리지 노드 콘택홀을 포함하는 층간 절연막이 형성된 반도체 기판을 제공하는 단계; 상기 스토리지 노드 콘택홀이 충진되도록 층간 절연막 상부에 스토리지 전극용 제 1 폴리실리콘막을 증착하는 단계; 상기 제 1 폴리실리콘막 상부에 코어 산화막을 형성하는 단계; 상기 코어 산화막 및 제 1 폴리실리콘막을 소정 부분 패터닝하여, 스토리지 구조물을 형성하는 단계; 상기 층간 절연막 및 스토리지 구조물 상부에 스토리지 전극용 제 2 폴리실리콘막을 증착하는 단계; 상기 제 2 폴리실리콘막 상부에 상기 스토리지 구조물 사이의 공간이 충분히 매립될 수 있도록 유기성 난반사 방지막을 형성하는 단계; 상기 유기성 난반사 방지막을 경화하는 단계; 상기 유기성 난반사 방지막이 상기 스토리지 구조물 사이의 공간 저부에 소정 부분 잔류하도록 현상하는 단계; 상기 제 2 폴리실리콘막 및 잔류하는 유기성 난반사 방지막 상부에 포토레지스트막을 도포하는 단계; 상기 셀 영역상의 포토레지스트막 만을 노광하는 단계; 및 노광된 포토레지스트막 및 잔류하는 유기성 난반사 방지막이 제거되도록 현상하는 단계를 포함하는 것을 특징으로 한다.
상기 유기성 난반사 방지막은 약 5000 내지 8000Å 두께로 형성하고, 약 180 내지 250℃ 온도에서 경화한다.
또한, 상기 유기 난반사 방지막을 현상하는 단계는 약 2초 내지 10초 동안 진행되고, 상기 포토레지스트막 및 잔류된 유기 난반사 방지막을 현상하는 단계는 약 50초 이상동안 진행된다.
본 발명에 의하면, 스토리지 전극용 제 2 폴리실리콘막을 형성하는 단계와, 포토레지스트 패턴을 형성하는 단계 사이에, 현상속도가 빠른 유기성 난반사 방지막으로 인접하는 스토리지 전극 사이의 공간에 단차 완화층을 형성한다. 이에따라, 포토레지스트 패턴을 형성하기 위한 현상 공정시, 단차가 완화되어 포토레지스트패턴의 찌거기가 잔류하지 않는다. 이에따라, 포토레지스트 패턴의 찌거기로 인한 브릿지 현상 및 디펙트를 방지할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 본 발명에 따른 디램 소자의 캐패시터 형성방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하여, 도전 영역(12)을 포함하며 셀 영역 및 외곽 영역(도시되지 않음)이 한정된 반도체 기판(11) 상부에 층간 절연막(13)을 형성한다. 이어서, 도전 영역(12)이 노출되도록 층간 절연막(13)의 소정 부분을 식각하여, 스토리지 노드 콘택홀(H)을 형성한다. 노출된 도전 영역(12)과 콘택되도록 층간 절연막(13) 상부에 스토리지 전극용 제 1 폴리실리콘막(14)을 증착한다음, 제 1 폴리실리콘막(14) 상부에 코어 산화막(15)을 형성한다. 이때, 코어 산화막(15)으로는 PSG막과 같이 습식 식각율이 우수한 물질이 이용된다. 코어 산화막(15)과 제 1 폴리실리콘막(14)을 캐패시터 형태로 소정 부분 패터닝한다. 그후에, 층간 절연막(13) 및 코어 산화막(14) 상부에 제 2 폴리실리콘막(16)을 증착한다. 그후, 제 2 폴리실리콘막(16) 상부에 유기성 난반사 방지막(organic bottom ARC:17)을, 패터닝된 코어 산화막(15) 및 제 1 폴리실리콘막(14)으로 된 스토리지 구조물 사이의 공간(이하 스페이스 S라 칭함)이 충분히 매립될 수 있도록 약 5000 내지 8000Å 두께로 코팅한다. 이때, 유기성 난반사 방지막(17)은 현상 용액에 빠르게 반응, 제거되는 성질을 갖는다. 그 다음, 유기성 난반사 방지막(17)을 180 내지 250℃ 사이의 온도에서 베이킹하여, 유기성 난반사 방지막(17)을 경화시킨다. 이때, 유기성 난반사 방지막(17)을 경화시키게 되면 현상 속도를 늦출 수 있으며, 상기와 같이 경화를 실시하였을때, 스페이스(S) 상부 보다 저부 부분이 더 빨리 경화된다. 아울러, 상대적으로 더 많이 경화된 부분의 현상 속도가 덜 경화된 부분보다 늦다.
그후에, 도 2b에 도시된 바와 같이, 경화된 유기성 난반사 방지막(17)을 노광 공정없이 10초 이하로 현상한다. 그러면, 상대적으로 덜 경화된 스페이스(S) 상부 부분의 유기성 난반사 방지막(17)은 대부분 현상,제거되고, 스페이스(S) 저부 부분의 유기성 난반사 방지막(17a)만이 잔류하게 된다. 이때, 유기성 난반사 방지막(17a)은 스페이스(S) 공간에 잔류함으로써, 단차를 완화시키는 역할을 한다.
도 2c에 도시된 바와 같이, 결과물 상부에 포토레지스트막을 코팅한다. 그후, 셀 영역의 포토레지스트막 만이 노출되도록 레티클(도시되지 않음)을 배치한다음, 포토레지스트막을 노광한다.
그리고나서, 도 2d에 도시된 바와 같이, 노광된 셀 영역의 포토레지스트막을 현상하여 제거한다. 이때, 잔류하는 유기성 난반사 방지막(17a)에 의하여 단차가 완화되었으므로, 현상 공정을 50초 이상 실시하여주게 되면, 노광된 포토레지스트막은 물론, 그 하부의 경화된 유기성 난반사 방지막(17a)도 완전히 제거된다. 이에따라, 잔류하는 스컴이 발생되지 않게 된다.
그후, 도면에 도시되지 않았지만, 노출된 제 2 폴리실리콘막(16)을 비등방성 식각하여 스페이서를 형성하므로써 스토리지 전극을 형성한다. 그후, 코어 산화막을 공지의 방법으로 제거한다음, 스토리지 전극 상부에 MPS층을 형성하고, 포토레지스트 패턴을 제거한다. 그리고나서, 유전체층, 플레이트 전극을 순차적으로 적층하여, 캐패시터를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스토리지 전극용 제 2 폴리실리콘막을 형성하는 단계와, 포토레지스트 패턴을 형성하는 단계 사이에, 현상속도가 빠른 유기성 난반사 방지막으로 인접하는 스토리지 전극 사이의 공간에 단차 완화층을 형성한다. 이에따라, 포토레지스트 패턴을 형성하기 위한 현상 공정시, 단차가 완화되어 포토레지스트 패턴의 찌거기가 잔류하지 않는다. 이에따라, 포토레지스트 패턴의 찌거기로 인한 브릿지 현상 및 디펙트를 방지할 수 있다.
Claims (5)
- 셀 영역 및 외곽 영역이 한정된 스토리지 노드 콘택홀을 포함하는 층간 절연막이 형성된 반도체 기판을 제공하는 단계;상기 스토리지 노드 콘택홀이 충진되도록 층간 절연막 상부에 스토리지 전극용 제 1 폴리실리콘막을 증착하는 단계;상기 제 1 폴리실리콘막 상부에 코어 산화막을 형성하는 단계;상기 코어 산화막 및 제 1 폴리실리콘막을 소정 부분 패터닝하여, 스토리지 구조물을 형성하는 단계;상기 층간 절연막 및 스토리지 구조물 상부에 스토리지 전극용 제 2 폴리실리콘막을 증착하는 단계;상기 제 2 폴리실리콘막 상부에 상기 스토리지 구조물 사이의 공간이 충분히 매립될 수 있도록 유기성 난반사 방지막을 형성하는 단계;상기 유기성 난반사 방지막을 경화하는 단계;상기 유기성 난반사 방지막이 상기 스토리지 구조물 사이의 공간 저부에 소정 부분 잔류하도록 현상하는 단계;상기 제 2 폴리실리콘막 및 잔류하는 유기성 난반사 방지막 상부에 포토레지스트막을 도포하는 단계;상기 셀 영역상의 포토레지스트막 만을 노광하는 단계; 및노광된 포토레지스트막 및 잔류하는 유기성 난반사 방지막이 제거되도록 현상하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 유기성 난반사 방지막은 약 5000 내지 8000Å 두께로 형성하는 것을 특징으로 하는 디램 소자의 캐패시터 형성방법.
- 제 1 항에 있어서, 상기 유기성 난반사 방지막은 180 내지 250℃ 온도에서 경화하는 것을 특징으로 하는 디램 소자의 캐패시터 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 유기 난반사 방지막을 현상하는 단계는 약 2초 내지 10초 동안 진행되는 것을 특징으로 하는 디램 소자의 캐패시터 형성방법.
- 제 4 항에 있어서, 상기 포토레지스트막 및 잔류된 유기 난반사 방지막을 현상하는 단계는 약 50초 이상동안 진행되는 것을 특징으로 하는 디램 소자의 캐패시터 형성방법.
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