KR20070071615A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히, 실린더 커패시터의 형성시 웨이퍼 에지의 디포커스(Defocus)로 인한 결함의 발생을 줄일 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 제 2스토리지 노드 콘택 레벨에서 제 2스토리지 노드 콘택 폴리층의 증착 후 블랭크(Blank) 마스크를 이용하여 비(非) 넷-다이(Net-Die) 영역의 폴리층을 남기고 후속하는 커패시터 마스크에서 풀-필드(Full Field) 레티클로 웨이퍼의 전면을 노광하고, 블랭크 마스크를 이용하여 비 넷 다이 영역의 감광제를 제거하여, 스토리지 노드의 식각 및 딥-아웃(Dip-Out) 공정시 제 2스토리지 노드의 폴리가 베리어(Barrier)로 작용하여 하부 레이어에 손상을 방지할 수 있도록 한다.
Description
도 1a 및 도 1b는 종래의 반도체 소자의 커패시터에서 디포커스에 의한 문제점을 설명하기 위한 도면.
도 2는 종래의 반도체 소자의 제조 방법에서 커패시터 붕괴를 설명하기 위한 도면.
도 3은 및 도 4는 종래의 웨이퍼 맵을 설명하기 위한 도면.
도 5는 본 발명에 따른 반도체 소자의 제조 방법에서 웨이퍼의 노광 맵을 설명하기 위한 도면.
도 6은 본 발명에 따른 반도체 소자의 제조 방법의 공정 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히, 실린더 커패시터의 형성시 웨이퍼 에지의 디포커스(Defocus)로 인한 결함의 발생을 줄일 수 있도록 하는 기술이다.
일반적으로 커패시터는 디램과 같은 메모리 소자에서 소정의 데이터를 저장하는 기억 소자로서, 하부 전극과 상부 전극 사이에 유전체막이 개재된 구조를 갖 는다.
이러한 커패시터의 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격에 반비례한다. 따라서, 고용량의 커패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대시키거나, 또는 전극들 간의 거리를 줄이는 것이 필수이다.
그런데, 전극들 간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있기 때문에 고용량의 커패시터를 제조하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 넓히는 방식으로 진행되어 왔다. 예를 들어, 유전체막으로서 탄탈륨산화막(Ta2O5)를 이용하는 것은 유전율을 증가시키는 것에 의해 커패시터 용량을 증가시킨 경우이고, 핀(Fin) 구조, 스택(Stack) 구조 및 실린더(Cylinder) 구조 등은 전극 표면적을 넓히는 것에 의해 커패시터 용량을 증가시킨 경우이다.
여기서, 실린더 구조는 비교적 간단한 공정으로 넓은 전극 면적을 확보할 수 있다는 이점이 있기 때문에 현재 대부분의 커패시터는 실린더 구조로 제작되고 있다.
도 1a 및 도 1b는 종래의 반도체 소자에서 커패시터에 디포커스가 형성된 것을 나타낸 도면이다.
일반적으로 디램의 제조 공정에서 커패시터의 형성시 커패시터의 용량을 증가시키기 위한 방법으로 실린더 커패시터를 적용하는 것이 일반적인 추세이다.
그러나, 도 1a에서 같은 정상적인 실린더 커패시터에 디포커스의 발생시 웨 이퍼 에지에서 디포커스가 발생하게 된다. 따라서, 도 1b에서와 같이 딥-아웃(Dip out) 이후에 버텀 선폭(Bottom CD)이 작아지거나 아예 확보되지 않는 경우가 발생하게 된다. 이에 따라, 실린더 커패시터가 쓰러지게 되고, 도 2에서와 같은 붕괴(Collapse)가 발생하여 결함의 원인이 됨으로써 반도체 소자의 수율을 감소시키게 된다. 이러한 결함이 실린더 커패시터의 패터닝시 해결해야할 큰 문제점 중의 하나가 된다.
그런데, 일반적인 웨이퍼의 중앙 부위는 공정의 제어가 잘 이루어질 경우 디포커스로 인한 문제점이 거의 없다. 하지만, 상술된 커패시터는 반도체 기판의 셀부에만 형성하게 되어 셀부는 커패시터의 높이 만큼 주변회로부 및 웨이퍼의 끝부분 보다 높은 단차를 가지게 된다. 이러한 구조적인 문제로 인하여 웨이퍼의 가장자리 부분의 패턴 디포커스 영역에는 다이 전체를 노광하지 못한다.
따라서, 웨이퍼 에지(Edge)에서 풀 필드(Full Field)를 찍을 경우 어쩔 수 없이 WEE(Wafer Edge Exposure)/EBR(Edge Beed Removal)의 단차로 인한 영향 때문에 디포커스가 발생하게 된다.
도 3은 종래의 반도체 소자에서 3×3 다이(Die) 풀 필드 맵(Map)을 나타낸 도면이다.
즉, 하나의 노광 필드에 한 개의 다이만 들어갈 경우 웨이퍼 에지를 형성하지 않아도 되기 때문에 디포커스로 인한 문제를 해결할 수 있다. 하지만, 도 3에서와 같이 하나의 노광 필드(1)에 여러 개의 다이(2)가 들어갈 경우 현재 디바이스의 경향상 웨이퍼 에지의 디포커스는 해결하기 힘든 문제가 된다.
따라서, 이러한 문제점을 해결하기 위하여 도 4에서와 같이, 3×3 다이에서 풀 필드 노광을 수행할 수 있는 영역은 풀필드 노광을 수행하고, 1 다이에서 풀 필드 노광을 수행할 수 없는 영역은 한 개의 다이로 이루어진 레티클(Reticle)을 추가로 제작하여 웨이퍼 에지에서 넷-다이 영역을 형성하는 방법을 이용하게 된다.
그런데, 이렇게 하나의 다이만 찍는 레티클을 사용하여 노광하는 방식은 오버레이(Overlay) 보정이 불가능하다. 따라서, 레어이간 오버랩(Overlap) 중첩 정밀도를 보장할 수 없는 문제가 발생하게 되어 수율 향상에 걸림돌이 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 특히, 제 2스토리지 노드의 에치 백 공정 이전에 감광제를 도포하여 넷-다이의 뱅크 마스크를 오픈 한 상태에서 에치백 공정을 수행하고, 스토리지 노드 마스크에서 비 넷-다이 영역을 블랭크 마스크로 노광하여 웨이퍼 에지의 디포커스(Defocus)로 인한 결함의 발생을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판상에 제 1스토리지 노드 콘택 플러그가 형성된 제 1절연막을 형성하는 제 1단계; 구조물 상부에 제 2절연막을 형성하고, 이를 통하여 제 1스토리지 노드 콘택 플러그를 노출시키는 제 2스토리지 노드 콘택홀을 넷-다이 영역에만 형성하는 제 2단계; 넷-다이 영역에만 제 2스토리지 노드 콘택 홀을 매립하여 제 2스토리지 노드 콘택 플러그를 형성하고 그 외의 영역에 상기 제 2스토리지 노드 콘택 플러그 물질을 남기는 제 3단계; 구조물 전면에 커패시터 옥사이드를 증착하는 제 4단계; 스토리지 노드 마스크를 이용하여 넷-다이 영역에 스토리지 노드 영역을 형성하는 제 5단계; 및 스토리지 노드 영역의 표면에 스트리지 노드를 형성하는 제 6단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 반도체 소자의 제조 방법에서 웨이퍼의 노광 맵을 설명하기 위한 도면이다.
본 발명은 제 2스토리지 노드 레벨에서 제 2스토리지 노드 폴리층의 증착 후 블랭크 에치 백(Blank Etch Back) 공정을 수행하는 것이 아니라, 블랭크(Blank) 마스크를 이용하여 비(非) 넷-다이(Net-Die) 영역(B)의 폴리층을 남기고 후속하는 커패시터 마스크 공정에서 풀-필드(Full Field) 레티클로 웨이퍼의 전면을 노광한다.
이후에, 블랭크 마스크를 이용하여 비 넷 다이 영역(B)의 감광제를 제거하면, 스토리지 노드의 식각 및 딥-아웃(Dip-Out) 공정시 제 2스토리지 노드의 폴리가 베리어(Barrier)로 작용하여 하부 레이어에 손상을 방지할 수 있도록 한다.
도 5에서 (B) 영역은 제 2스토리지 노드 콘택 플러그의 에치 백 공정 이전에 감광제로 베리어를 형성하게 되는 부분을 나타내고, (A) 영역은 스토리지 마스크에서 제거해야 하는 블랭크 오픈 영역을 나타낸다.
따라서, 본 발명은 1-다이 레티클을 사용하여 하부 레이어와의 중첩도에 대 한 위험 요소를 갖는 공정을 사용하지 않고 웨이퍼 에지의 디포커스로 인한 결함의 발생을 효과적으로 제거할 수 있도록 한다.
도 6은 본 발명에 따른 반도체 소자의 제조 방법에 관한 공정 단면도이다.
여기서, 본 발명의 실린더 커패시터(100)는 평면 구조상 원형 타입이라고 가정한다. 그리고, 제 1스토리지 노드 콘택 플러그(108)와 실린더 커패시터(100) 간에 두 노드를 연결하는 레이어가 필요하게 되는데, 이를 제 2스토리지 노드 콘택 플러그(104)라고 정의한다.
먼저, 반도체 기판상에 제 1스토리지 노드 콘택 플러그용 감광막 패턴을 형성하고, 스토리지 노드 커패시터의 스페이서(Spacer)를 형성한다. 이후에, 제 1스토리지 노드 콘택 플러그(108)가 형성된 제 1절연막(ILD;Inter Layer Dielectrics;106)을 형성한 후 에치-백 공정을 수행하여 노드를 분리하게 된다. )을 통해 서로 분리된다.
이어서, 옥사이드 계열의 제 2절연막(110)를 증착한 이후에 제 1스토리지 노드 콘택 플러그(108)를 노출시키는 제 2스토리지 노드 콘택 홀을 넷-다이 영역(A)에만 형성한다. 그리고, 제 2스토리지 노드 콘택 홀을 매립하는 제 2스토리지 노드 콘택 플러깅 물질을 상기 구조물 상에 증착한 이후에, 에치-백 공정을 수행하여 제 2스토리지 노드 콘택 플러그(104)를 형성한다. 여기서, 제 1스토리지 노드 콘택 플러그(108)와 제 2스토리지 노드 콘택 플러그(104)의 플러깅 물질은 통상적으로 폴리(Poly)를 사용하는 것이 바람직하다.
여기서, 제 2스토리지 노드 콘택 플러그(104)의 에치-백 식각 공정 이전에 감광제를 도포하여 넷-다이 영역(A)만 블랭크 마스크로 오픈하고 에치-백 공정을 수행하게 된다. 이에 따라, 웨이퍼 에지의 비 넷-다이 영역(B)은 제 2스토리지 노드 플러깅 물질(112)이 두껍게 남게 된다.
다음에, 넷-다이 영역(A)에서 제 2스토리지 노드 콘택 플러그(104) 플러깅 물질의 상부에 스토리지 노드 스토퍼(Stopper) 물질(102)을 증착한 후, 커패시터 옥사이드를 증착한다. 여기서, 스토리지 노드 스토퍼 물질(102)은 질화막(Nitride)으로 이루이며, 커패시터 옥사이드는 PSG(Phosphorous Silicate Glass) 또는 PETEOS(Plasma Enhanced Tetra Etyl Ortho Silicate) 중 어느 하나가 사용될 수 있다.
이후에, 커패시터 옥사이드의 표면에 폴리 또는 비정질 카본(α-Carbon) 등의 하드마스크 물질을 증착한다. 이어서, 스토리지 노드 마스크를 이용하여 넷-다이 영역(A)에 스토리지 노드 영역을 형성한 후, 커패시터 옥사이드를 제거한다. 이때, 스토리지 노드 마스크를 풀 필드 레티클로 하여 웨이퍼 전면을 노광하게 된다. 그리고, 스토리지 노드 마스크에서는 비 넷-다이 영역(B)을 블랭크 마스크로 노광하여 웨이퍼 에지에서 발생하는 디포커스로 인한 패턴들을 모두 제거할 수 있게 된다.
그리고, 제 1스토리지 노드 콘택 플러그(108)의 식각 공정시 비 넷-다이 영역(B)의 제 2절연막(110) 및 스토리지 노드 스토퍼 물질(102)까지 제거될 수 있지만, 제 2스토리지 노드 플러깅 물질(112)이 남아있게 되어 제 2스토리지 노드 콘택 플러그(104)가 노출되지 않게 된다. 이에 따라, 후술하는 딥-아웃 공정시에 제 2 스토리지 노드 콘택 플러그(104)가 베리어로 작용하여 하부 레이어에 손상을 주지 않도록 한다.
이어서, 하부전극을 증착하고 에치-백 공정을 수행하여 하부전극을 분리한다. 그리고, 딥-아웃 공정 이후에 커패시터 물질을 증착하고 상부전극을 증착하여 실린더 커패시터(100)를 형성한다.
따라서, 본 발명은 상술된 과정을 통해 풀-필드 노광을 웨이퍼 전면에 수행하면서도, 딥-아웃(Dip-Out) 이후에 패턴의 쓰러짐이 없는 웨이퍼의 제작이 가능하게 된다.
이상에서 설명한 바와 같이, 본 발명은 실린더 커패시터의 형성시 패턴의 쓰러짐 현상을 개선하여 디팩트 소스를 제거하고, 풀-필드 레티클과 1 다이 레티클 사용시 발생 가능한 미스얼라인(Misalign)을 근본적으로 개선하여 웨이퍼 수율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 반도체 기판상에 제 1스토리지 노드 콘택 플러그가 형성된 제 1절연막을 형성하는 제 1단계;상기 구조물 상부에 제 2절연막을 형성하고, 이를 통하여 상기 제 1스토리지 노드 콘택 플러그를 노출시키는 제 2스토리지 노드 콘택홀을 넷-다이 영역에만 형성하는 제 2단계;상기 넷-다이 영역에만 상기 제 2스토리지 노드 콘택 홀을 매립하여 제 2스토리지 노드 콘택 플러그를 형성하고 그 외의 영역에 상기 제 2스토리지 노드 콘택 플러그 물질을 남기는 제 3단계;상기 구조물 전면에 커패시터 옥사이드를 증착하는 제 4단계;스토리지 노드 마스크를 이용하여 상기 넷-다이 영역에 스토리지 노드 영역을 형성하는 제 5단계; 및상기 스토리지 노드 영역의 표면에 스트로지 노드를 형성하는 제 6단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1스토리지 노드 콘택 플러그와 상기 제 2스토리지 노드 콘택 플러그는 폴리로 형성됨을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 3단계 후 스토리지 노드 스토퍼 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3항에 있어서, 상기 스토리지 노드 스토퍼 물질은 질화막으로 형성됨을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 커패시터 옥사이드는 PSG, PETEOS 중 어느 하나로 형성됨을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 4단계 후 상기 커패시터 옥사이드 표면에 하드 마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서, 상기 하드 마스크층은 폴리 또는 비정질(α)-카본 중 어느 하나로 형성됨을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|
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Cited By (3)
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|---|---|---|---|---|
| US9659940B2 (en) | 2015-09-10 | 2017-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| US11217457B2 (en) | 2019-08-16 | 2022-01-04 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
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2005
- 2005-12-30 KR KR1020050135242A patent/KR20070071615A/ko not_active Application Discontinuation
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