JP6892747B2 - 半導体素子及びその製造方法 - Google Patents

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Description

本発明は、半導体素子及びその製造方法に関し、より詳しくはキャパシターを含む半導体素子及びその製造方法に関する。
半導体装置が高集積化されることによって、制限された面積内で充分な静電容量（ｃａｐａｃｉｔａｎｃｅ）を有するキャパシターが要求される。キャパシターの静電容量は、電極の表面積及び誘電膜の誘電率に比例し、誘電膜の等価酸化膜厚に反比例する。したがって、制限された面積内でキャパシターの静電容量を増加させる方法としては、３次元構造のキャパシターを形成して電極の表面積を増加させるか、誘電膜の等価酸化膜厚（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を減少させるか、又は誘電率（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）が高い誘電膜を利用する方法がある。
電極の表面積を増加させる方法としては、下部（又はストレージ（ｓｔｏｒａｇｅ））電極の高さを増加させるか、ＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ）を利用して下部電極の有効表面積を広くするか、又は１つのシリンダー形状のストレージ（ＯＣＳ：Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔｏｒａｇｅ）電極を使用してシリンダー内面及び外面の表面積を使用する方法等がある。そして、高誘電率を有する誘電膜としてはＴｉＯ２、Ｔａ２Ｏ５のような金属酸化膜又はＰＺＴ（ＰｂＺｒＴｉＯ３）、ＢＳＴ（ＢａＳｒＴｉＯ３）のようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）が利用される。
米国特許第６６０７９８３号明細書 米国特許第６４６１９４１号明細書 米国特許第７１０１７５２号明細書 米国特許第７４６０２１１号明細書 韓国公開特許第２００９−００３２８７５号公報
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、より安定な構造を有するキャパシターを含む半導体素子を提供することにある。また、本発明の目的は、工程欠陥を最小化又は防止できる半導体素子の製造方法を提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体素子の製造方法は、第１チップ領域及び第２チップ領域を含む基板上に、選択素子を含む第１下部構造体及び第２下部構造体をそれぞれ形成する工程と、前記第１下部構造体及び第２下部構造体上に第１モールド膜及び第２モールド膜をそれぞれ形成する工程と、前記第１モールド膜及び第２モールド膜上に第１支持膜及び第２支持膜をそれぞれ形成する工程と、前記第１支持膜及び前記第１モールド膜をパターニングして、前記第１下部構造体を露出させる複数の第１ホールを形成する工程と、前記複数の第１ホール内に第１下部電極をそれぞれ形成する工程と、前記第２支持膜を残して前記第１支持膜を選択的にパターニングして、少なくとも１つのオープニングを含む支持パターンを形成する工程と、前記少なくとも１つのオープニングを通じて前記第１モールド膜を除去する工程と、を有し、前記支持パターンの上面は、前記第２支持膜の上面と同一レベルに位置することを特徴とする。
前記第２チップ領域は、前記基板の縁部に位置し得る。
前記製造方法は、前記第１モールド膜が除去される時に前記第２モールド膜にリセス領域を形成する工程をさらに含み得る。
前記製造方法は、前記第１下部電極の表面及び前記第２支持膜の上面を覆う誘電膜を形成する工程と、前記誘電膜上に上部電極を形成する工程と、をさらに含み得る。
前記誘電膜及び前記上部電極は、前記リセス領域を満たすように順次形成され得る。
前記支持パターンを形成する工程は、前記第１及び第２支持膜上に第１マスクパターン及び第２マスクパターンをそれぞれ形成する工程と、前記第１マスクパターンをエッチングマスクとして前記第１支持膜をパターニングする工程と、を含み、前記第２マスクパターンは前記第２支持膜の上面を完全に覆い、前記第２支持膜は、前記第１支持膜がパターニングされる時に前記第２マスクパターンによって保護され得る。
前記第１及び第２モールド膜は同時に形成され、前記第１及び第２支持膜は、同時に形成され得る。
前記製造方法は、前記第２支持膜及び前記第２モールド膜をパターニングして、前記第２チップ領域上に複数の第２ホールを形成する工程と、前記複数の第２ホール内に第２下部電極をそれぞれ形成する工程と、をさらに含み、前記第２ホールは、前記第１ホールと同時に形成され、前記第２下部電極は、前記第１下部電極と同時に形成され得る。
前記第２ホールの中の少なくとも１つの底面は、前記第２下部構造体の上部から垂直方向に離隔され得る。
前記第１及び第２下部構造体の各々を形成する工程は、前記基板内に、活性領域を定義する素子分離膜を形成する工程と、前記活性領域を横切るゲートラインを形成する工程と、前記ゲートライン両側の前記活性領域内に第１及び第２不純物領域をそれぞれ形成する工程と、を含む。
前記第１及び第２下部構造体の各々を形成する工程は、前記第１不純物領域と電気的に連結されるビットラインを形成する工程をさらに含み、前記ビットラインは、平面上から見た場合、前記ゲートラインと交差し得る。
前記第１及び第２下部構造体の各々を形成する工程は、前記第２不純物領域に電気的に連結される埋め込みコンタクトを形成する工程と、前記埋め込みコンタクト上にランディングパッドを形成する工程と、をさらに含み、前記第１ホールの中の少なくとも１つは前記ランディングパッドを露出する。
上記目的を達成するためになされた本発明の他の態様による半導体素子の製造方法は、基板の第１チップ領域上及び第２チップ領域の各々の上に、トランジスタを形成する工程と、前記第１チップ領域及び第２チップ領域上に第１モールド膜及び第２モールド膜をそれぞれ形成する工程と、前記第１モールド膜及び第２モールド膜上に第１支持膜及び第２支持膜をそれぞれ形成する工程と、前記第１支持膜及び前記第１モールド膜を貫通して、前記第１チップ領域の前記トランジスタに電気的に連結される第１下部電極を形成する工程と、前記第２モールド膜を残して前記第１モールド膜を選択的に除去する工程と、を有し、前記第１モールド膜が除去される時に前記第２モールド膜にリセス領域が形成されることを特徴とする。
前記第２チップ領域は前記基板の縁部に位置する。
前記製造方法は、前記第２支持膜を残して前記第１支持膜を選択的にパターニングして、少なくとも１つのオープニングを含む支持パターンを形成する工程をさらに含み、前記支持パターンの上面は、前記第２支持膜の上面と同一レベルに位置し、前記第１モールド膜は、前記少なくとも１つの前記オープニングを通じて供給された等方性エッチング液で除去される。
上記目的を達成するためになされた本発明の一態様による半導体素子は、第１チップ領域及び第２チップ領域を含む基板と、前記第１チップ領域上に２次元的に配列された第１下部電極、前記第１下部電極の表面を覆う第１誘電膜、及び前記第１誘電膜上の第１上部電極を含む第１キャパシターと、前記第１下部電極の側壁に連結されて少なくとも１つのオープニングを含む上部支持パターンと、前記第２チップ領域上に位置し、第１リセス領域を含む下部モールド膜と、前記下部モールド膜上の上部支持膜と、を備え、前記上部支持パターンの上面は、前記上部支持膜の上面と同一レベルに位置することを特徴とする。
前記第２チップ領域は前記基板の縁部に位置する。
前記第２チップ領域上の第２誘電膜及び第２上部電極をさらに含み、前記第２誘電膜及び前記第２上部電極は、前記第１リセス領域を満たして順次位置し得る。
前記半導体素子は、前記上部支持パターン下に位置し、前記第１下部電極の側壁に連結された下部支持パターンと、前記下部モールド膜と前記上部支持膜との間に順次積層された下部支持膜及び上部モールド膜をさらに含み、前記下部支持パターンの上面は、前記下部支持膜の上面の高さと同一である。
前記上部モールド膜は、第２リセス領域を含み、前記第２誘電膜及び前記第２上部電極は、前記第２リセス領域を満たして順次に位置し得る。
前記上部支持パターンと前記下部支持パターンとは、平面上から見た場合、互いに重畳し得る。
前記半導体素子は、前記下部モールド膜を貫通して２次元的に配列された第２下部電極、前記第２下部電極の表面を覆う第２誘電膜、及び前記第２誘電膜上の第２上部電極を含む第２キャパシターをさらに含み得る。
前記第２下部電極の中の少なくとも１つの底面は、前記下部モールド膜の底面から垂直方向に離隔され得る。
前記半導体素子は、前記第１チップ領域上に位置し、前記第１下部電極に電気的に連結された下部構造体をさらに含み、前記下部構造体は、前記基板の活性領域を定義する素子分離膜と、前記活性領域を横切るゲートラインと、前記ゲートラインの両側の前記活性領域内にそれぞれ位置する第１不純物領域及び第２不純物領域と、を含む。
前記下部構造体は、前記第１不純物領域に電気的に連結されたビットラインをさらに含み、前記ビットラインは、平面上から見た場合に前記ゲートラインと交差する。
前記下部構造体は、前記第２不純物領域に電気的に連結された埋め込みコンタクトと、前記埋め込みコンタクト上のランディングパッドと、をさらに含み、前記第１下部電極の中の少なくとも１つは前記ランディングパッドと接触し得る。
本発明の半導体素子の製造方法によれば、キャパシターを形成する時、ウエハー縁部（ｅｄｇｅ）で発生する段差を減らすことができ、ウエハーの縁部で発生する構造的な欠陥を補完することができる。よって、ウエハー上にキャパシター形成工程及び後続工程で発生する欠陥を減らすことができ、半導体素子の収率を向上させることができる。
本発明の一実施形態による半導体素子が形成されたウエハーを示す平面図である。 本発明の一実施形態による第１チップ領域上の半導体素子を示す平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子を示す平面図である。 図２のＩ−Ｉ’に沿った断面図である。 図３のＩＩ−ＩＩ’に沿った断面図である。 本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。 図６のＩ−Ｉ’に沿った断面図である。 図７のＩＩ−ＩＩ’に沿った断面図である。 本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。 図１０のＩ−Ｉ’に沿った断面図である。 図１１のＩＩ−ＩＩ’に沿った断面図である。 本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。 図１４のＩ−Ｉ’に沿った断面図である。 図１５のＩＩ−ＩＩ’に沿った断面図である。 本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。 図１８のＩ−Ｉ’に沿った断面図である。 図１９のＩＩ−ＩＩ’に沿った断面図である。 図２のＩ−Ｉ’に対応する断面図である。 図３のＩＩ−ＩＩ’に対応する断面図である。 本発明の一実施形態による第１チップ領域上の半導体素子を示す平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子を示す平面図である。 図２４のＩ−Ｉ’に沿った断面図である。 図２５のＩＩ−ＩＩ’に沿った断面図である。 本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。 図２８のＩ−Ｉ’に沿った断面図である。 図２９のＩＩ−ＩＩ’に沿った断面図である。 本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図である。 本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。 図３２のＩ−Ｉ’に沿った断面図である。 図３３のＩＩ−ＩＩ’に沿った断面図である。
以下、本発明の構成及び効果が十分に理解されるように、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。但し、本発明は、以下に示す実施形態に限定されるものではなく、多様な形態で具現され、多様に変更を加えることができる。本実施形態は、単に説明を通じて本発明の開示を完全にし、本発明が属する技術分野の通常の知識を有する者に発明の技術範囲を完全に知らせるために提供される。
本明細書で、いずれかの構成要素が他の構成要素上にあると記載している場合、それは他の構成要素上に直接形成されるか、又はこれらの間に第３の構成要素が介在することを意味する。また、図面において、構成要素の厚さは技術的内容の効果的な説明のために誇張されたものである。明細書の全体に亘って同一の参照番号で表示された部分は同一の構成要素を示す。
本明細書に記載する実施形態は、本発明の理想的な例である断面図及び／又は平面図を参照して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、図面に示された領域は概略的な属性を有し、図面に示された領域の模様は素子の領域の特定形態を示すものであって、発明の技術的範囲を制限するものではない。本明細書の多様な実施形態において、第１、第２、第３等の用語が多様な構成要素を記載するために使用されるが、これらの構成要素は膜がこのような用語によって限定されない。これらの用語は単なるいずれかの構成要素を他の構成要素と区別するために使用される。ここで説明される実施形態はその相補的な実施形態も含む。
本明細書で使用される用語は実施形態を説明するためのものであり、本発明を制限するものではない。本明細書で、単数形は特に記載しない限り、複数形も含む。本明細書で使用する「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「包含する（ｃｏｍｐｒｉｓｉｎｇ）」は、記載された構成要素、段階、動作、及び／又は素子が、１つ以上の他の構成要素、段階、動作、及び／又は素子の存在又は追加を排除しない。
図１は、本発明の一実施形態による半導体素子が形成されたウエハーを示す平面図である。図２は、本発明の一実施形態による第１チップ領域上の半導体素子を示す平面図であり、図３は、本発明の一実施形態による第２チップ領域上の半導体素子を示す平面図である。図４は、図２のＩ−Ｉ’に沿った断面図であり、図５は、図３のＩＩ−ＩＩ’に沿った断面図である。
図１〜図５を参照すると、第１チップ領域ＮＤと第２チップ領域ＵＤとを含む基板１００が提供される。基板１００は、シリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板である。例えば、図１に示す基板１００は、シリコンウエハーである。
第２チップ領域ＵＤは、基板１００の縁部（ｅｄｇｅ）に形成された領域であり、半導体素子が不完全に形成された領域である。したがって、第２チップ領域ＵＤは、その後のカッティング工程によって除去される。一方、第１チップ領域ＮＤは、第２チップ領域ＵＤによって囲まれる。第１チップ領域ＮＤは、有効に半導体素子が形成された領域である。したがって、第１チップ領域ＮＤは、その後のカッティング工程によって半導体チップとして加工される。
各々の第１チップ領域ＮＤ上には第１セル領域ＣＲａが形成され、各々の第２チップ領域ＵＤ上には第２セル領域ＣＲｂが形成される。以下、先ず第１セル領域ＣＲａを中心に説明する。
図２及び図４を参照すると、基板１００上に第１下部構造体ＬＳａが形成される。第１下部構造体ＬＳａは、選択素子であるトランジスタを含み、具体的には以下に記載の通りである。
基板１００に活性領域ＡＣＴを定義する素子分離膜１０２が形成される。素子分離膜１０２は、例えば、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。平面から見た場合、活性領域ＡＣＴの各々は、バー（ｂａｒ）形状を有し、第３方向Ｄ３に長軸を有する。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２のいずれにも交差する。第１〜第３方向（Ｄ１〜Ｄ３）は、全て基板１００の上面に平行な方向であり、第２方向Ｄ２は、第１方向Ｄ１と交差する方向である。
基板１００内に活性領域ＡＣＴを横切るゲートラインＧＬが形成される。ゲートラインＧＬは、第２方向Ｄ２に延長され、第１方向Ｄ１に沿って配列される。ゲートラインＧＬは、基板１００内に埋め込まれる。ゲートラインＧＬは導電物質を含む。例えば、導電物質は、ドーピングされた半導体物質（ドーピングされたシリコン又はドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム又は窒化タンタル等）、金属（タングステン、チタニウム、又はタンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、又はチタニウムシリサイド等）の中のいずれか１つである。
ゲート絶縁パターン１０４が、ゲートラインＧＬと活性領域ＡＣＴとの間及びゲートラインＧＬと素子分離膜１０２との間に形成される。ゲート絶縁パターン１０４は、例えば、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
各ゲートラインＧＬの上面上に第１キャッピングパターン１０８が各々形成される。第１キャッピングパターン１０８の各々の上面は、基板１００の上面と実質的に同一平面をなす。第１キャッピングパターン１０８は、例えば、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。本実施形態において、第１キャッピングパターン１０８の各々の下面は、ゲート絶縁パターン１０４の各々の上面と接し、第１キャッピングパターン１０８の各々の両側壁は活性領域ＡＣＴ及び／又は素子分離膜１０２に接する。しかし、他の実施形態では、ゲート絶縁パターン１０４は、第１キャッピングパターン１０８と活性領域ＡＣＴとの間及び／又は第１キャッピングパターン１０８と素子分離膜１０２との間に延長される。この場合、第１キャッピングパターン１０８は、シリコン窒化膜を含み、ゲート絶縁パターン１０４は、シリコン酸化膜を含む。ここで、第１キャッピングパターン１０８と活性領域ＡＣＴとの間に介在するゲート絶縁パターン１０４は、活性領域ＡＣＴと第１キャッピングパターン１０８との間のストレスを緩和するバッファの役割を果たす。
各々の活性領域ＡＣＴに、第１不純物領域ＳＤ１、及び第１不純物領域ＳＤ１を挟んで互いに離隔した第２不純物領域ＳＤ２が形成される。第１不純物領域ＳＤ１は、互いに隣接する一対のゲートラインＧＬの間の活性領域ＡＣＴ内に形成される。第２不純物領域ＳＤ２は、上述した一対のゲートラインＧＬの両外側の活性領域ＡＣＴ内に各々形成される。即ち、第２不純物領域ＳＤ２は、上述した一対のゲートラインＧＬを挟んで互いに離隔する。第１不純物領域ＳＤ１は、第２不純物領域ＳＤ２より基板１００の内部に深く形成される。第１不純物領域ＳＤ１は、第２不純物領域ＳＤ２と同一導電形の不純物を含む。
基板１００上に第１不純物領域ＳＤ１に連結される第１パッド１２２、及び第２不純物領域ＳＤ２に連結される第２パッド１２４が形成される。第１パッド１２２及び第２パッド１２４は、導電膜（例えば、不純物がドーピングされたポリシリコン膜及び／又は不純物がドーピングされたシリコン単結晶膜）を含む。基板１００上に第１パッド１２２及び第２パッド１２４を覆う第１層間絶縁膜１２６が形成される。第１層間絶縁膜１２６は、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
第１層間絶縁膜１２６上にビットラインＢＬが形成される。ビットラインＢＬは、第１方向Ｄ１に延長され、第２方向Ｄ２に沿って配列される。各々のビットラインＢＬは、ビットラインコンタクト１３２を通じて第１不純物領域ＳＤ１に電気的に連結される。ビットラインコンタクト１３２は、第１層間絶縁膜１２６を貫通して第１パッド１２２に連結される。ビットラインＢＬは、例えば、ドーピングされた半導体物質（ドーピングされたシリコン又はドーピングされたゲルマニウム等）、導電性金属窒化物（窒化チタニウム又は窒化タンタル等）、金属（タングステン、チタニウム、又はタンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、又はチタニウムシリサイド等）の中のいずれか１つを含む。ビットラインコンタクト１３２は、ビットラインＢＬと同一の物質を含む。
第２キャッピングパターン１４２が、ビットラインＢＬの上面上に形成される。第２キャッピングパターン１４２は、例えば、シリコン窒化膜、シリコン酸化膜、及び／又はシリコン酸窒化膜を含む。各ビットラインＢＬの両側壁上にビットラインスペーサー１４４が形成される。ビットラインスペーサー１４４は、例えば、シリコン窒化膜、シリコン酸化膜、及び／又はシリコン酸窒化膜を含む。第１層間絶縁膜１２６上に、ビットラインＢＬ、第２キャッピングパターン１４２、及びビットラインスペーサー１４４を覆う第２層間絶縁膜１３６が形成される。第２層間絶縁膜１３６は、例えば、シリコン酸化膜を含む。加えて、基板１００上に第１及び第２層間絶縁膜（１２６、１３６）を貫通して第２パッド１２４に連結される埋め込みコンタクト１３４が形成される。埋め込みコンタクト１３４は、ドーピングされたシリコン又は金属等のような導電物質を含む。
第２層間絶縁膜１３６上に各々の埋め込みコンタクト１３４に連結されるランディングパッドＬＰが形成される。ランディングパッドＬＰは、第２層間絶縁膜１３６上に２次元的に配列される。平面から見た場合、ランディングパッドＬＰの大きさは、埋め込みコンタクト１３４の大きさより大きい。ランディングパッドＬＰは、各埋め込みコンタクト１３４と一部が重畳する。但し、ランディングパッドＬＰの２次元的配列は、埋め込みコンタクト１３４の２次元的配列と一致しない。
ランディングパッドＬＰは導電物質を含む。例えば、導電物質は、ドーピングされた半導体物質（ドーピングされたシリコン又はドーピングされたゲルマニウム等）、導電性金属窒化膜（窒化チタニウム又は窒化タンタル等）、金属（タングステン、チタニウム、又はタンタル等）、及び金属−半導体化合物（タングステンシリサイド、コバルトシリサイド、又はチタニウムシリサイド等）の中のいずれか１つである。
ランディングパッドＬＰの間を満たす絶縁パターン１４６が第２層間絶縁膜１３６上に形成される。絶縁パターン１４６は、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。
ランディングパッドＬＰ上に第１エッチストップ膜２１２ａのパターンが形成される。ランディングパッドＬＰ上に、キャパシターの第１下部電極２７０ａが形成される。第１下部電極２７０ａは、第１エッチストップ膜２１２ａを貫通してランディングパッドＬＰと接触する。キャパシターは、第１下部電極２７０ａ、第１誘電膜２８０ａ、及び第１上部電極２９０ａを含み、キャパシターの第１下部電極２７０ａは、第１下部構造体ＬＳａの選択素子（トランジスタ）と電気的に連結される。具体的に、第１下部電極２７０ａは、ランディングパッドＬＰ及び埋め込みコンタクト１３４を通じて第２不純物領域ＳＤ２に電気的に連結される。
図２に示すように、平面から見た場合、第１下部電極２７０ａは、第１方向Ｄ１及び第２方向Ｄ２に沿って２次元的に配列される。第１下部電極２７０ａの配列は、ランディングパッドＬＰの配列に対応する。本実施形態では、互いに隣接する２列を構成する第１下部電極２７０ａは、第１方向Ｄ１に沿ってジグザグ（ｚｉｇ ｚａｇ）形態に配列される。
第１下部電極２７０ａは、底部及び底部の縁から垂直に延長された側壁部を有するシリンダー（ｃｙｌｉｎｄｅｒ）形状である。第１下部電極２７０ａの底部及び側壁部は実質的に同一の厚さを有する。これと異なり、図示しないが、第１下部電極２７０ａは、柱（ｐｉｌｌａｒ）形状であってもよい。第１下部電極２７０ａの上面は、実質的に互いに同一平面（ｃｏｐｌａｎａｒ）をなす。そして、第１下部電極２７０ａの平面の直径は互いに実質的に同一である。
第１下部電極２７０ａは、金属物質、金属窒化膜、及び金属シリサイドの中の少なくともいずれか１つで形成される。例えば、第１下部電極２７０ａは、コバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属膜を含む。又は、第１下部電極２７０ａは、チタニウム窒化膜（ＴｉＮ）、チタニウムシリコン窒化膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、及びタングステン窒化膜（ＷＮ）のような金属窒化膜を含む。また、第１下部電極２７０ａは、白金（Ｐｔ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）からなるグループから選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜を含む。又は、第１下部電極２７０ａは、ＰｔＯ、ＲｕＯ２、又はＩｒＯ２のような伝導性貴金属酸化膜と、ＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣｏのような伝導性酸化膜を含む。
キャパシターの静電容量（ｃａｐａｃｉｔａｎｃｅ）は、第１下部電極２７０ａの表面積に比例するので、制限された面積内に形成される第１下部電極２７０ａの表面積を増加させるため、第１下部電極２７０ａの高さを増加する。したがって、キャパシターの静電容量が増加するほど、第１下部電極２７０ａの横縦比（下部電極の幅に対する下部電極の高さ比）が増加する。このため、第１下部電極２７０ａの歪み又は倒れを防止するために、第１下部電極２７０ａを水平的に支持する下部及び上部支持パターン（２３２、２５２）が形成される。各々の下部及び上部支持パターン（２３２、２５２）は第１下部電極２７０ａの側壁の一部に連結される。下部及び上部支持パターン（２３２、２５２）は互に異なる高さに位置する。一方、下部及び上部支持パターン（２３２、２５２）の垂直高さは自由に調節される。本実施形態では、第１下部電極２７０ａを支持するパターンが２つである例を図示しているが、第１下部電極２７０ａの横縦比が増加することによって支持パターンは３つ以上形成され得る。
具体的に、下部支持パターン２３２は、第１下部電極２７０ａの下部側壁に連結され、所定の領域で下部オープニングを有する。上部支持パターン２５２は第１下部電極２７０ａの上部側壁に連結され、所定領域で上部オープニング２５１を有する。下部オープニング及び上部オープニング２５１は平面から見た場合、バー（ｂａｒ）形状、長方形状、又はライン形状である。
本実施形態では、平面から見た場合、下部オープニング及び上部オープニング２５１は互いに実質的に重畳する。言い換えると、平面から見た場合、下部及び上部支持パターン（２３２、２５２）は、互いに実質的に重畳する。そして、下部オープニング及び上部オープニング２５１の各々の最小幅は、第１下部電極２７０ａの間の間隔より大きい。
また、下部支持パターン２３２の厚さと上部支持パターン２５２の厚さとは異なる。例えば、下部支持パターン２３２は、上部支持パターン２５２より薄い。これと異なり、下部支持パターン２３２及び上部支持パターン２５２の厚さが実質的に同一であってもよい。例えば、下部支持パターン２３２の厚さは、約１００Å〜約５００Åであり、上部支持パターン２５２の厚さは、約３００Å〜約１５００Åである。下部及び上部支持パターン（２３２、２５２）は、ＳｉＮ、ＳｉＣＮ、ＴａＯ、及びＴｉＯ２の中の少なくとも１つを含む。
キャパシターの第１誘電膜２８０ａは、複数個の第１下部電極２７０ａの表面上に均一な厚さに形成される。また、第１誘電膜２８０ａは、下部及び上部支持パターン（２３２、２５２）の表面上に均一な厚さに形成される。例えば、第１誘電膜２８０ａは、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３、及びＴｉＯ２のような金属酸化物と、ＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質と、の中から選択されたいずれか１つの単一膜又はこれら２つの物質の多層膜を含む。そして、第１誘電膜２８０ａは約５０Å〜約１５０Åの厚さを有する。
第１上部電極２９０ａは、第１誘電膜２８０ａ上に形成されて複数個の第１下部電極２７０ａを覆う。さらに、第１上部電極２９０ａは、シリンダー形状の第１下部電極２７０ａの内部を満たす。第１上部電極２９０ａは、不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを含む。例えば、第１上部電極２９０ａは、コバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属膜を含む。又は、第１上部電極２９０ａは、チタニウム窒化膜（ＴｉＮ）、チタニウムシリコン窒化膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、及びタングステン窒化膜（ＷＮ）のような金属窒化膜を含む。また、第１上部電極２９０ａは、白金（Ｐｔ）、ルテニウム（Ｒｕ）及びイリジウム（Ｉｒ）からなるグループから選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜を含む。また、第１上部電極２９０ａは、ＰｔＯ、ＲｕＯ２、又はＩｒＯ２のような伝導性貴金属酸化膜と、ＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣｏのような伝導性酸化膜を含む。
以下、第２チップ領域ＵＤの第２セル領域ＣＲｂを中心に説明する。図３及び図５を参照すると、基板１００上に第２下部構造体ＬＳｂが形成される。第２下部構造体ＬＳｂは、選択素子であるトランジスタを含み、具体的には先に図２及び図４を参照して説明した第１下部構造体ＬＳａと同一である。
第２下部構造体ＬＳｂ上に第２エッチストップ膜２１２ｂのパターン及び第２下部電極２７０ｂが形成される。第２下部電極２７０ｂの構造、配置、及び構成物質は、先の第１下部電極２７０ａと同一である。しかし、第２下部電極２７０ｂの中の少なくとも１つは、第２下部構造体ＬＳｂのランディングパッドＬＰから垂直方向に離隔される。例えば、いずれか１つの第２下部電極２７０ｂは、ランディングパッドＬＰの中の対応する１つから垂直方向に第１長さＬ１離隔され、他の１つの第２下部電極２７０ｂは、ランディングパッドＬＰの中の対応する１つから垂直方向に第２長さＬ２離隔される。離隔される長さ（Ｌ１、Ｌ２）は互いに異なる。例えば、離隔される長さ（Ｌ１、Ｌ２）は、第２セル領域ＣＲｂの中心から遠くなるほど、より大きい。言い換えると、離隔される長さ（Ｌ１、Ｌ２）は、後述するリセス領域（２２５、２４５）に隣接するほど、大きい。
第２下部電極２７０ｂを水平に支持する第２下部支持膜２３０ｂ及び第２上部支持膜２５０ｂが形成される。第２下部支持膜２３０ｂは、先に説明した下部支持パターン２３２と実質的に同一の高さであり、第２上部支持膜２５０ｂは先に説明した上部支持パターン２５２と実質的に同一の高さである。特に、第２上部支持膜２５０ｂの上面の高さは、上部支持パターン２５２の上面の高さと実質的に同一である。
一方、第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）は、下部及び上部支持パターン（２３２、２５２）とは異なり、オープニングを含まない。即ち、第２下部電極２７０ｂが、平面に広く拡がった第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）を単純に貫通する。
第２下部構造体ＬＳｂと第２下部支持膜２３０ｂとの間に第２下部モールド膜２２０ｂが形成され、第２下部支持膜２３０ｂと第２上部支持膜２５０ｂとの間に第２上部モールド膜２４０ｂが形成される。第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）は、第２下部電極２７０ｂの外側壁を囲む。第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）は、シリコン酸化膜、結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素（ｃａｒｂｏｎ）系物質膜の中の少なくとも１つを含む。
本実施形態において、ウエハー縁部の第２チップ領域ＵＤは、第１チップ領域ＮＤに比べて相対的に工程欠陥が多く発生する。したがって、第２チップ領域ＵＤ上に第２下部電極２７０ｂが形成される場合、第２下部電極２７０ｂが正しく固定されず、倒れるか、又は他の領域に移動して、隣接する第１チップ領域ＮＤに欠陥をもたらす。しかし、本実施形態によれば、第２下部電極２７０ｂが第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）及び第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）によって固定されるので、このような欠陥を防ぐことができる。
第２下部モールド膜２２０ｂは、下部リセス領域２２５を含み、第２上部モールド膜２４０ｂは、上部リセス領域２４５を含む。下部及び上部リセス領域（２２５、２４５）は、第２セル領域ＣＲｂの中心に向かって横方向に陥没した形状である。一方、第２下部モールド膜２２０ｂの厚さは、第２上部モールド膜２４０ｂの厚さより大きいので、下部リセス領域２２５は上部リセス領域２４５に比べて水平方向にさらにリセスされる。
第２誘電膜２８０ｂは、複数個の第２下部電極２７０ｂの内側壁上に均一な厚さで形成される。さらに、第２誘電膜２８０ｂは、第２上部支持膜２５０ｂの上面を覆う。第２誘電膜２８０ｂは、第１誘電膜２８０ａと同一の物質を含む。第２上部電極２９０ｂは、第２誘電膜２８０ｂ上に形成されて複数個の第２下部電極２７０ｂの内側壁を覆う。第２上部電極２９０ｂは、第１上部電極２９０ａと同一の物質を含む。
一方、第２誘電膜２８０ｂ及び第２上部電極２９０ｂは、各々下部及び上部リセス領域（２２５、２４５）を順次に満たす。
図６、図１０、図１４、図１８は、本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図であり、図７、図１１、図１５、図１９は、本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。図８、図１２、図１６、図２０、図２２は、各々図６、図１０、図１４、図１８のＩ−Ｉ’に沿った断面図であり、図９、図１３、図１７、図２１、図２３は、各々図７、図１１、図１５、図１９のＩＩ−ＩＩ’に沿った断面図である。
図４〜図９を参照すると、第１チップ領域ＮＤと第２チップ領域ＵＤとを含む基板１００が提供される。各々の第１チップ領域ＮＤ上には第１セル領域ＣＲａが形成され、各々の第２チップ領域ＵＤ上には第２セル領域ＣＲｂが形成される。以下、先ず第１セル領域ＣＲａを中心に説明する。
図６及び図８を参照すると、基板１００上に第１下部構造体ＬＳａが形成される。具体的に、第１セル領域ＣＲａに活性領域ＡＣＴを定義する素子分離膜１０２が形成される。例えば、素子分離膜１０２、はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を利用して形成される。素子分離膜１０２は、シリコン窒化膜、シリコン酸化膜、及び／又はシリコン酸窒化膜で形成される。
基板１００内に活性領域ＡＣＴを横切るゲートラインＧＬが形成される。ゲート絶縁パターン１０４がゲートラインＧＬと活性領域ＡＣＴとの間、及びゲートラインＧＬと素子分離膜１０２との間に形成される。ゲートラインＧＬの上面上に第１キャッピングパターン１０８が形成される。ゲートラインＧＬ及びゲート絶縁パターン１０４を形成する工程は、基板１００及び素子分離膜１０２をエッチングして第２方向Ｄ２に延長されたライン形状のトレンチを形成する工程と、各トレンチの内部表面を覆うゲート絶縁膜を形成する工程と、各トレンチの内部を満たす第１導電膜を形成する工程と、第１導電膜を一部エッチングする工程とを含む。ゲートラインＧＬの上面は、トレンチの上端より低い。第１キャッピングパターン１０８を形成する工程は、ゲートラインＧＬ上に第１キャッピング膜を形成する工程と、基板１００の上面が露出されるまで第１キャッピング膜を平坦化する工程を含む。
各活性領域ＡＣＴ内にイオン注入工程を実行して、第１不純物領域ＳＤ１、及び第１不純物領域ＳＤ１を挟んで互いに離隔した第２不純物領域ＳＤ２が形成される。第１及び第２不純物領域（ＳＤ１、ＳＤ２）は同一のＮ型不純物でドーピングされる。この時、第１不純物領域ＳＤ１は、第２不純物領域ＳＤ２より基板１００内部に深く形成される。
基板１００上に不純物がドーピングされたポリシリコン膜、不純物がドーピングされた単結晶シリコン膜、又は導電膜を形成し、これをパターニングして、第１パッド１２２及び第２パッド１２４が形成される。第１パッド１２２は、第１不純物領域ＳＤ１に連結され、第２パッド１２４は、第２不純物領域ＳＤ２に連結される。
第１及び第２パッド（１２２、１２４）上に第１層間絶縁膜１２６が形成される。第１層間絶縁膜１２６は、化学気相成長（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程等を利用して形成される。第１層間絶縁膜１２６は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。
第１層間絶縁膜１２６を貫通して第１パッド１２２を露出するビットラインコンタクトホールが形成される。第１層間絶縁膜１２６上に第２導電膜が形成される。第２導電膜は、ビットラインコンタクトホールを満たす。例えば、第２導電膜は、金属又はドーピングされた半導体等の導電物質を含む。第２導電膜上に第２キャッピング膜が形成される。例えば、第２キャッピング膜は、シリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜の中のいずれか１つを含む。第２キャッピング膜及び第２導電膜をパターニングしてビットラインＢＬ及びその上に配置された第２キャッピングパターン１４２が形成される。ビットラインコンタクトホール内にビットラインコンタクト１３２が形成される。第１層間絶縁膜１２６上にスペーサー膜をコンフォーマルに成長し、異方性エッチングしてビットラインＢＬの両側壁を覆うビットラインスペーサー１４４が形成される。ビットラインスペーサー１４４は、シリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜の中のいずれか１つを含む。
第１層間絶縁膜１２６上に第２層間絶縁膜１３６が形成される。第２層間絶縁膜１３６は、化学気相成長（Ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程等を利用して形成される。第２層間絶縁膜１３６は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。第２層間絶縁膜１３６及び第１層間絶縁膜１２６を貫通して第２パッド１２４を各々露出する埋め込みコンタクトホールが形成される。第２層間絶縁膜１３６上に埋め込みコンタクトホールを満たす第３導電膜を成長し、第２層間絶縁膜１３６の上面が露出されるまで第３導電膜を平坦化して、埋め込みコンタクトホール内に埋め込みコンタクト１３４が形成される。
第２層間絶縁膜１３６上に絶縁膜が形成される。絶縁膜は、シリコン酸化膜、シリコン窒化膜、及び／又はシリコン酸窒化膜を含む。絶縁膜をパターニングしてランディングパッドホールを含む絶縁パターン１４６が形成される。ランディングパッドホールを導電物質で満たして、埋め込みコンタクト１３４に接触するランディングパッドＬＰが形成される。ランディングパッドＬＰは埋め込みコンタクト１３４を通じて第２不純物領域ＳＤ２と電気的に連結される。
絶縁パターン１４６上に、順次に積層された第１エッチストップ膜２１０ａ、第１下部モールド膜２２０ａ、第１下部支持膜２３０ａ、第１上部モールド膜２４０ａ、及び第１上部支持膜２５０ａが形成される。
第１エッチストップ膜２１０ａは、絶縁パターン１４６及び第１下部モールド膜２２０ａに対してエッチング選択性を有する物質で形成される。例えば、第１エッチストップ膜２１０ａは、シリコン窒化膜又はシリコン酸窒化膜で形成される。
例えば、第１下部モールド膜２２０ａは、シリコン酸化膜、結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素系物質膜の中の少なくとも１つで形成される。第１下部モールド膜２２０ａは、化学気相成長着（ＣＶＤ）又は物理的気相成長（ＰＶＤ）のような成膜工程を利用して形成される。
第１下部支持膜２３０ａは、第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）に対してエッチング選択性を有する物質で形成される。例えば、第１下部支持膜２３０ａは、ＳｉＮ、ＳｉＣＮ、ＴａＯ、及びＴｉＯ２の中の少なくとも１つを利用して形成される。第１下部支持膜２３０ａは、約１００Å〜約５００Åの厚さを有する。
第１上部モールド膜２４０ａは、第１下部モールド膜２２０ａと同一の物質及び同一の方法で形成される。例えば、第１上部モールド膜２４０ａは、第１下部モールド膜２２０ａと実質的に同一の厚さを有するか、又は第１下部モールド膜２２０ａより薄い。
第１上部支持膜２５０ａは、第１下部支持膜２３０ａと同一の物質及び同一の方法で形成される。第１上部支持膜２５０ａは、第１下部支持膜２３０ａと実質的に同一の厚さを有するか、又は第１下部支持膜２３０ａより厚い。例えば、第１上部支持膜２５０ａは約３００Å〜約１５００Åの厚さを有する。
一方、図７及び図９を参照すると、第２セル領域ＣＲｂの基板１００上に第２下部構造体ＬＳｂが形成される。第２下部構造体ＬＳｂは、先に図６及び図８を参照して説明した第１下部構造体ＬＳａと同一の工程を通じて同時に形成される。
第２下部構造体ＬＳｂの絶縁パターン１４６上に、順次に積層された第２エッチストップ膜２１０ｂ、第２下部モールド膜２２０ｂ、第２下部支持膜２３０ｂ、第２上部モールド膜２４０ｂ、及び第２上部支持膜２５０ｂが形成される。これらは各々先に図６及び図８を参照して説明した第１エッチストップ膜２１０ａ、第１下部モールド膜２２０ａ、第１下部支持膜２３０ａ、第１上部モールド膜２４０ａ、及び第１上部支持膜２５０ａと同時に形成される。
図１０〜図１３を参照すると、第１及び第２上部支持膜（２５０ａ、２５０ｂ）上に第１マスクパターン２６０ａ及び第２マスクパターン２６０ｂが各々形成される。第１マスクパターン２６０ａは、後述する第１下部電極ホールＨａを形成するための第１オープニングＯＰａを有する。第２マスクパターン２６０ｂは、後述する第２下部電極ホールＨｂを形成するための第２オープニングＯＰｂを有する。第１及び第２マスクパターン（２６０ａ、２６０ｂ）は、第１及び第２下部電極ホール（Ｈａ、Ｈｂ）を形成するための異方性エッチング工程の間に第１及び第２（下部／上部）モールド膜（２２０ａ、２２０ｂ、２４０ａ、２４０ｂ）と、第１及び第２（下部／上部）支持膜（２３０ａ、２３０ｂ、２５０ａ、２５０ｂ）に対してエッチング選択性を有する物質で形成される。例えば、第１及び第２マスクパターン（２６０ａ、２６０ｂ）は、ポリシリコンを含む。
第１及び第２オープニング（ＯＰａ、ＯＰｂ）は、図１０及び図１１に示すように、斜線方向（即ち、第３方向Ｄ３）に配列される。言い換えると、第１及び第２オープニング（ＯＰａ、ＯＰｂ）は第１方向Ｄ１にジグザグ形状に配列される。
具体的に、第１及び第２マスクパターン（２６０ａ、２６０ｂ）を形成する工程は、先ずマスク膜上に第２方向Ｄ２に延長される第１スペーサーライン（図示せず）、及び第１スペーサーライン上に第３方向Ｄ３に延長される第２スペーサーライン（図示せず）を形成する。第１スペーサーライン及び第２スペーサーラインは各々ＤＰＴ（ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ ｔｅｃｈｎｏｌｏｇｙ）工程で形成される。続いて、第１及び第２スペーサーラインをエッチングマスクとしてマスク膜をエッチングして、第１及び第２マスクパターン（２６０ａ、２６０ｂ）が形成される。しかし、第１及び第２マスクパターン（２６０ａ、２６０ｂ）の形成方法は、これに制限されず、当業者が適切に変更することができる。
図１４〜図１７を参照すると、第１及び第２マスクパターン（２６０ａ、２６０ｂ）を利用して、第１及び第２（下部／上部）支持膜（２３０ａ、２３０ｂ、２５０ａ、２５０ｂ）及び第１及び第２（下部／上部）モールド膜（２２０ａ、２２０ｂ、２４０ａ、２４０ｂ）を異方性エッチングする。これにより、第１下部及び第１上部支持膜（２３０ａ、２５０ａ）及び第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）を貫通する第１下部電極ホールＨａが形成され、第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）及び第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）を貫通する第２下部電極ホールＨｂが形成される。第１及び第２下部電極ホール（Ｈａ、Ｈｂ）を形成する時、オーバエッチング（ｏｖｅｒ−ｅｔｃｈｉｎｇ）によって、第１及び第２エッチストップ膜（２１０ａ、２１０ｂ）も共にパターニングされる。したがって、第１及び第２エッチストップ膜（２１２ａ、２１２ｂ）のパターンが形成される。第１及び第２下部電極ホール（Ｈａ、Ｈｂ）は、第１及び第２オープニング（ＯＰａ、ＯＰｂ）に対応して２次元的に配列される。
第１下部電極ホールＨａは、第１下部構造体ＬＳａのランディングパッドＬＰを各々露出する。一方、第２チップ領域ＵＤは、ウエハーの縁部に配置され、したがって第１チップ領域ＮＤに比べて異方性エッチングが十分に行われない。したがって、第２下部電極ホールＨｂの中の一部は、第２下部構造体ＬＳｂのランディングパッドＬＰを露出させることができない。例えば、第２下部電極ホールＨｂの中のいずれか１つの底面は、ランディングパッドＬＰから垂直に第１長さＬ１離隔され、第２下部電極ホールＨｂ中の他の１つの底面は、ランディングパッドＬＰから垂直に第２長さＬ２離隔される。離隔される長さ（Ｌ１、Ｌ２）は、第２セル領域ＣＲｂの中心から遠くなるほど、より大きくなる。これは中心から遠くなるほど、エッチング率が減少するためである。
第１及び第２下部電極ホール（Ｈａ、Ｈｂ）が形成された後、残留する第１及び第２マスクパターン（２６０ａ、２６０ｂ）は除去される。
図１８〜図２１を参照すると、第１及び第２下部電極ホール（Ｈａ、Ｈｂ）内に第１下部電極２７０ａ及び第２下部電極２７０ｂが各々形成される。第１及び第２下部電極（２７０ａ、２７０ｂ）を形成する工程は、第１及び第２下部電極ホール（Ｈａ、Ｈｂ）内に第４導電膜を成長し、第１及び第２上部支持膜（２５０ａ、２５０ｂ）の上面が露出されるまで第４導電膜を平坦化する工程を含む。
第４導電膜を成長する工程は、化学気相成長（ＣＶＤ）又は原子層堆積（ＡＬＤ）等のような段差被覆性（ａ ｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）に優れた膜形成技術が使用される。例えば、第４導電膜は、第１及び第２下部電極ホール（Ｈａ、Ｈｂ）の幅の半分以下の厚さに形成される。この場合、第４導電膜を成長した後、第４導電膜上に第１及び第２下部電極ホール（Ｈａ、Ｈｂ）を完全に満たす犠牲膜（図示せず）が追加で形成される。第４導電膜は、不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを含む。
第４導電膜の平坦化工程は、化学的機械研磨（ＣＭＰ）工程又はドライエッチバック工程（Ｄｒｙ Ｅｔｃｈ Ｂａｃｋ）を含む。平坦化工程によってシリンダー形状の第１及び第２下部電極（２７０ａ、２７０ｂ）が形成される。第１及び第２下部電極（２７０ａ、２７０ｂ）の上面は、第１及び第２上部支持膜（２５０ａ、２５０ｂ）の上面と同一平面をなす。
次に、第１及び第２上部支持膜（２５０ａ、２５０ｂ）上に第３マスクパターン２６５ａ及び第４マスクパターン２６５ｂが各々形成される。第３マスクパターン２６５ａは、下部及び上部支持パターン（２３２、２５２）を形成するための第３オープニングを有する。しかし、第４マスクパターン２６５ｂは、オープニング無しで第２上部支持膜２５０ｂの上面を完全に覆う。
第３マスクパターン２６５ａをエッチングマスクとして第１上部及び第１下部支持膜（２５０ａ、２３０ａ）を順次にパターニングして、下部及び上部支持パターン（２３２、２５２）が形成される。第３マスクパターン２６５ａの第３オープニングによって、下部及び上部支持パターン（２３２、２５２）は各々下部オープニング及び上部オープニング２５１を有する。下部オープニング及び上部オープニング２５１は、バー（ｂａｒ）形状、長方形状、又はライン形状に形成される。一方、第１上部及び第１下部支持膜（２５０ａ、２３０ａ）をパターニングする時、第１上部モールド膜２４０ａの一部が共にエッチングされる。さらに、下部オープニング及び上部オープニング２５１によって第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）の一部分が外部に露出される。
第１チップ領域ＮＤ上に下部及び上部支持パターン（２３２、２５２）が形成される間に、第２チップ領域ＵＤ上の第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）は第４マスクパターン２６５ｂによって保護される。したがって、第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）は、第２チップ領域ＵＤ上で平面的に広く拡がり、さらに第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）が外部に露出されないようにする。
図２、図３、図２２、及び図２３を参照すると、残留する第３及び第４マスクパターン（２６５ａ、２６５ｂ）を除去した後、第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）が除去される。
第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）を除去する工程は、ウェットエッチング工程を利用する。例えば、第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）がシリコン酸化膜で形成された場合、ＬＡＬ（Ｌｉｍｕｌｕｓ ａｍｏｅｂｏｃｙｔｅ ｌｙｓａｔｅ）溶液を利用するウェットエッチング工程が実行される。他の例として、第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）が半導体系の物質で形成された場合、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）、水酸化ナトリウム（ＮａＯＨ）、又はＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍｈｙｄｒｏｘｉｄｅ）がエッチング液として利用される。
エッチング液は、上部支持パターン２５２の上部オープニング２５１及び下部支持パターン２３２の下部オープニングを通じて浸透して、第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）を完全に除去する。第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）が除去されることによって、第１下部電極２７０ａの側壁が露出される。一方、大きい横縦比（ａｓｐｅｃｔ ｒａｔｉｏ）を有する第１下部電極２７０ａは、下部及び上部支持パターン（２３２、２５２）によって水平に互いに連結されて倒れることが防止される。
一方、ウェットエッチング工程の間に、第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）は、第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）によって保護される。したがって、第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）は、第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）の下に各々残留する。
しかし、第２チップ領域ＵＤに隣接する第１チップ領域ＮＤからエッチング液が水平に浸透して、第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）の一部がエッチングされる。即ち、ウェットエッチング工程の間に、第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）に下部リセス領域２２５及び上部リセス領域２４５が各々形成される。一方、下部リセス領域２２５は、上部リセス領域２４５に比べて水平にさらにリセスされる。
本実施形態において、第２チップ領域ＵＤ上に、上部支持パターン２５２と同一のレベルに形成される第２上部支持膜２５０ｂがそのまま残留する。したがって、第１チップ領域ＮＤと第２チップ領域ＵＤとの高さに段差が発生しないので、後続工程（例えば、上部電極上に金属配線層の形成）で発生し得る工程欠陥を無くすことができる。
さらに、第４マスクパターン２６５ｂを利用して第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）がパターニングされるのを防止するので、第１チップ領域ＮＤと異なり、第２チップ領域ＵＤには第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）が残留する。第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）が第２チップ領域ＵＤの構造的安定性を向上させるので、第２下部電極２７０ｂが倒れるか、又は第１チップ領域ＮＤに移動する問題を防止する。
図２〜図４を参照すると、第１下部電極２７０ａ上に、第１誘電膜２８０ａ及び第１上部電極２９０ａが順次に形成される。一方、第２下部電極２７０ｂ上に、第２誘電膜２８０ｂ及び第２上部電極２９０ｂが順次に形成される。第１及び第２誘電膜（２８０ａ、２８０ｂ）は、一体に同時形成され、第１及び第２上部電極（２９０ａ、２９０ｂ）は同時に形成される。
第１及び第２誘電膜（２８０ａ、２８０ｂ）及び第１及び第２上部電極（２９０ａ、２９０ｂ）は、化学気相成長（ＣＶＤ）又は原子層堆積（ＡＬＤ）等のような段差被覆性が優れた膜形成技術を使用して形成される。
第１及び第２誘電膜（２８０ａ、２８０ｂ）は、金属酸化物とペロブスカイト構造の誘電物質からなされた組合から選択されたいずれか１つの単一膜又はこれらの膜の組み合わせで形成される。第１及び第２上部電極（２９０ａ、２９０ｂ）は、不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つで形成される。
一方、第２誘電膜２８０ｂ及び第２上部電極２９０ｂは、段差被覆性が優れた工程で形成されるので、これらは下部及び上部リセス領域（２２５、２４５）を順次に満たす。
図２４は、本発明の一実施形態による第１チップ領域上の半導体素子を示す平面図であり、図２５は、本発明の一実施形態による第２チップ領域上の半導体素子を示す平面図である。図２６は、図２４のＩ−Ｉ’に沿った断面図であり、図２７は、図２５のＩＩ−ＩＩ’に沿った断面図である。本実施形態では、先に図２〜図５を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点について詳細に説明する。
図２４及び図２６に示す第１チップ領域ＮＤの第１下部構造体ＬＳａ及びその上に形成されたキャパシターは、先に図２及び図４を参照して説明したことと同一である。一方、図２５及び図２７を参照すると、先に図３及び図５を参照して説明した第２下部電極２７０ｂが省略される。したがって、第２誘電膜２８０ｂ及び第２上部電極２９０ｂが第２上部支持膜２５０ｂの上面を順次に覆う。
図２８及び図３２は、本発明の一実施形態による第１チップ領域上の半導体素子の製造方法を説明するための平面図であり、図２９及び図３３は、本発明の一実施形態による第２チップ領域上の半導体素子の製造方法を説明するための平面図である。図３０及び図３４は、各々図２８及び図３２のＩ−Ｉ’に沿った断面図であり、図３１及び図３５は、各々図２９及び図３３のＩＩ−ＩＩ’に沿った断面図である。本実施形態では、先に図６〜図２２及び図７〜図２３を参照して説明したことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。
図２８〜図３１を参照すると、先に図６〜図９の結果物上に第１マスクパターン２６０ａ及び第２マスクパターン２６０ｂが形成される。第１マスクパターン２６０ａは、先に図６及び図８を参照して説明した第１マスクパターン２６０ａと同一である。しかし、第２マスクパターン２６０ｂは、オープニングを含まず、第２上部支持膜２５０ｂの上面を完全に覆う。したがって、第１チップ領域ＮＤの上には第１下部電極ホールＨａが形成できるが（図１４及び図１６参照）、第２チップ領域ＵＤの上には第２下部電極ホールＨｂが形成されない。これは、第２マスクパターン２６０ｂによって下部電極ホールを形成するためのエッチング工程から第２上部支持膜２５０ｂが完全に保護されるためである。
図３２〜図３５を参照すると、第１下部電極ホールＨａ内に第１下部電極２７０ａが各々形成される。一方、第２チップ領域ＵＤの上には下部電極が形成されない。
続いて、第１及び第２上部支持膜（２５０ａ、２５０ｂ）上に第３マスクパターン２６５ａ及び第４マスクパターン２６５ｂが各々形成される。第３及び第４マスクパターン（２６５ａ、２６５ｂ）は、先に図１８〜図２１を参照して説明した第３及び第４マスクパターン（２６５ａ、２６５ｂ）と同一である。
次に、第３マスクパターン２６５ａをエッチングマスクに第１上部及び第１下部支持膜（２５０ａ、２３０ａ）を順次にパターニングして、下部及び上部支持パターン（２３２、２５２）が形成される。しかし、第２チップ領域ＵＤ上の第２下部及び第２上部支持膜（２３０ｂ、２５０ｂ）は、第４マスクパターン２６５ｂによって保護される。
図２４〜図２７を参照すると、第１下部及び第１上部モールド膜（２２０ａ、２４０ａ）が完全に除去される。これと同時に第２下部及び第２上部モールド膜（２２０ｂ、２４０ｂ）に下部リセス領域２２５及び上部リセス領域２４５が各々形成される。続いて、第１及び第２誘電膜（２８０ａ、２８０ｂ）及び第１及び第２上部電極（２９０ａ、２９０ｂ）が順次に形成される。
本実施形態によれば、第２チップ領域ＵＤ上に、上部支持パターン２５２と同一のレベルに形成される第２上部支持膜２５０ｂがそのまま残留する。したがって、第１チップ領域ＮＤと第２チップ領域ＵＤとの高さに段差が発生しない。さらに、第２マスクパターン２６０ｂを利用して第２チップ領域ＵＤ上に下部電極が形成されることを防止することができる。したがって、第２チップ領域ＵＤに形成される下部電極によって発生する工程欠陥を根本的に防止することができる。
１００ 基板
１０２ 素子分離膜
１０４ ゲート絶縁パターン
１０８ 第１キャッピングパターン
１２２ 第１パッド
１２４ 第２パッド
１２６ 第１層間絶縁膜
１３２ ビットラインコンタクト
１３４ 埋め込みコンタクト
１３６ 第２層間絶縁膜
１４２ 第２キャッピングパターン
１４４ ビットラインスペーサー
１４６ 絶縁パターン
２１０ａ、２１２ａ 第１エッチストップ膜
２１０ｂ、２１２ｂ 第２エッチストップ膜
２２０ａ 第１下部モールド膜
２２０ｂ 第２下部モールド膜
２２５ （下部）リセス領域
２３０ａ 第１下部支持膜
２３０ｂ 第２下部支持膜
２３２ 下部支持パターン
２４０ａ 第１上部モールド膜
２４０ｂ 第２上部モールド膜
２４５ （上部）リセス領域
２５０ａ 第１上部支持膜
２５０ｂ 第２上部支持膜
２５１ 上部オープニング
２５２ 上部支持パターン
２６０ａ 第１マスクパターン
２６０ｂ 第２マスクパターン
２６５ａ 第３マスクパターン
２６５ｂ 第４マスクパターン
２７０ａ 第１下部電極
２７０ｂ 第２下部電極
２８０ａ 第１誘電膜
２８０ｂ 第２誘電膜
２９０ａ 第１上部電極
２９０ｂ 第２上部電極
ＡＣＴ 活性領域
ＢＬ ビットライン
ＣＲａ 第１セル領域
ＣＲｂ 第２セル領域
ＧＬ ゲートライン
Ｈａ 第１下部電極ホール
Ｈｂ 第２下部電極ホール
ＬＰ ランディングパッド
ＬＳａ 第１下部構造体
ＬＳｂ 第２下部構造体
ＮＤ 第１チップ領域
ＯＰａ 第１オープニング
ＯＰｂ 第２オープニング
ＳＤ１ 第１不純物領域
ＳＤ２ 第２不純物領域
ＵＤ 第２チップ領域

Claims (21)

  1. 基板の第１チップ領域及び第２チップ領域上に、選択素子を含む第１下部構造体及び第２下部構造体をそれぞれ形成する工程と、
    前記第１下部構造体及び第２下部構造体上に第１モールド膜及び第２モールド膜をそれぞれ形成する工程と、
    前記第１モールド膜及び第２モールド膜上に第１支持膜及び第２支持膜をそれぞれ形成する工程と、
    前記第１支持膜及び前記第１モールド膜をパターニングして、前記第１下部構造体を露出させる複数の第１ホールを形成する工程と、
    前記第２支持膜及び前記第２モールド膜をパターニングして、前記第２チップ領域上に複数の第２ホールを形成する工程と、
    前記複数の第１ホール内及び前記複数の第２ホール内に導電膜を成長して、前記導電膜を前記第１支持膜及び前記第２支持膜の上面が露出されるまで平坦に除去し、前記複数の第１ホール内及び前記複数の第２ホール内に第１下部電極及び第２下部電極をそれぞれ形成する工程と、
    前記第２支持膜を残して前記第１支持膜を選択的にパターニングして、少なくとも１つのオープニングを含む支持パターンを形成する工程と、
    前記少なくとも１つのオープニングを通じて前記第１モールド膜を除去する工程と、を有し、
    前記第２ホールは、前記第１ホールと同時に形成され、
    前記第２下部電極は、前記第１下部電極と同時に形成され、
    前記支持パターンの上面は、前記第２支持膜の上面と同一レベルに位置し、
    前記第２チップ領域は、前記基板の縁部に位置することを特徴とする半導体素子の製造方法。
  2. 前記第１モールド膜が除去される時に前記第２モールド膜にリセス領域を形成する工程をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第１下部電極の表面及び前記第２支持膜の上面を覆う誘電膜を形成する工程と、
    前記誘電膜上に上部電極を形成する工程と、をさらに含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記誘電膜及び前記上部電極は、前記リセス領域を満たすように順次形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記支持パターンを形成する工程は、
    前記第１及び第２支持膜上に第１マスクパターン及び第２マスクパターンをそれぞれ形成する工程と、
    前記第１マスクパターンをエッチングマスクとして前記第１支持膜をパターニングする工程と、を含み、
    前記第２マスクパターンは、前記第２支持膜の上面を完全に覆い、
    前記第２支持膜は、前記第１支持膜がパターニングされる時に前記第２マスクパターンによって保護されることを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記第１及び第２モールド膜は、同時に形成され、
    前記第１及び第２支持膜は、同時に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記第２ホールの中の少なくとも１つの底面は、前記第２下部構造体の上端から垂直方向に離隔されることを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記第１及び第２下部構造体の各々を形成する工程は、
    前記基板内に、活性領域を定義する素子分離膜を形成する工程と、
    前記活性領域を横切るゲートラインを形成する工程と、
    前記ゲートラインの両側の前記活性領域内に第１及び第２不純物領域をそれぞれ形成する工程と、を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記第１及び第２下部構造体の各々を形成する工程は、前記第１不純物領域に電気的に連結されるビットラインを形成する工程をさらに含み、
    前記ビットラインは、平面上から見た場合に前記ゲートラインと交差することを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記第１及び第２下部構造体の各々を形成する工程は、
    前記第２不純物領域に電気的に連結される埋め込みコンタクトを形成する工程と、
    前記埋め込みコンタクト上にランディングパッドを形成する工程と、をさらに含み、
    前記第１ホールの中の少なくとも１つは、前記ランディングパッドを露出させることを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 基板の第１チップ領域及び第２チップ領域の各々の上に、トランジスタを形成する工程と、
    前記第１チップ領域及び第２チップ領域上に第１モールド膜及び第２モールド膜をそれぞれ形成する工程と、
    前記第１モールド膜及び第２モールド膜上に第１支持膜及び第２支持膜をそれぞれ形成する工程と、
    前記第１支持膜及び前記第１モールド膜を貫通して、前記第１チップ領域の前記トランジスタに電気的に連結され、上面が前記第１支持膜の上面と同一平面をなすように第１下部電極を形成する工程と、
    前記第２モールド膜を残して前記第１モールド膜を選択的に除去する工程と、を有し、
    前記第１モールド膜が除去される時に前記第２モールド膜にリセス領域が形成され、
    前記第２チップ領域は、前記基板の縁部に位置することを特徴とする半導体素子の製造方法。
  12. 前記第２支持膜を残して前記第１支持膜を選択的にパターニングして、少なくとも１つのオープニングを含む支持パターンを形成する工程をさらに含み、
    前記支持パターンの上面は、前記第２支持膜の上面と同一レベルに位置し、
    前記第１モールド膜は、前記少なくとも１つのオープニングを通じて供給されたエッチング液で等方的に除去されることを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 第１チップ領域及び第２チップ領域を含む基板と、
    前記第１チップ領域上に２次元的に配列された第１下部電極、前記第１下部電極の表面を覆う第１誘電膜、及び前記第１誘電膜上の第１上部電極を含む第１キャパシターと、
    前記第１下部電極の側壁に連結されて少なくとも１つのオープニングを含む上部支持パターンと、
    前記第２チップ領域上に位置し、第１リセス領域を含む下部モールド膜と、
    前記下部モールド膜上の上部支持膜と、を備え、
    前記第１下部電極の上面は、前記上部支持パターンの上面と同一レベルに位置し、
    前記上部支持パターンの上面は、前記上部支持膜の上面と同一レベルに位置し、
    前記第２チップ領域は、前記基板の縁部に位置することを特徴とする半導体素子。
  14. 前記第２チップ領域上の第２誘電膜及び第２上部電極をさらに含み、
    前記第２誘電膜及び前記第２上部電極は、前記第１リセス領域を満たして順次位置することを特徴とする請求項１３に記載の半導体素子。
  15. 前記上部支持パターン下に位置し、前記第１下部電極の側壁に連結された下部支持パターンと、
    前記下部モールド膜と前記上部支持膜との間に順次積層された下部支持膜及び上部モールド膜と、をさらに含み、
    前記下部支持パターンの上面は、前記下部支持膜の上面と同一レベルに位置することを特徴とする請求項１３に記載の半導体素子。
  16. 前記第２チップ領域上の第２誘電膜及び第２上部電極をさらに含み、
    前記上部モールド膜は、第２リセス領域を含み、
    前記第２誘電膜及び前記第２上部電極は、前記第１及び第２リセス領域の各々を満たして順次に位置することを特徴とする請求項１５に記載の半導体素子。
  17. 前記上部支持パターンと前記下部支持パターンとは、平面上から見た場合に互いに重畳することを特徴とする請求項１５に記載の半導体素子。
  18. 前記下部モールド膜を貫通して２次元的に配列された第２下部電極、前記第２下部電極の表面を覆う第２誘電膜、及び前記第２誘電膜上の第２上部電極を含む第２キャパシターをさらに含むことを特徴とする請求項１３に記載の半導体素子。
  19. 前記第２下部電極の中の少なくとも１つの底面は、前記下部モールド膜の底面から垂直方向に離隔されることを特徴とする請求項１８に記載の半導体素子。
  20. 前記第１チップ領域上に位置し、前記第１下部電極に電気的に連結された下部構造体をさらに含み、
    前記下部構造体は、
    前記基板の活性領域を定義する素子分離膜と、
    前記活性領域を横切るゲートラインと、
    前記ゲートラインの両側の前記活性領域内にそれぞれ位置する第１不純物領域及び第２不純物領域と、を含むことを特徴とする請求項１３に記載の半導体素子。
  21. 前記下部構造体は、前記第１不純物領域に電気的に連結されたビットラインをさらに含み、
    前記ビットラインは、平面上から見た場合に前記ゲートラインと交差することを特徴とする請求項２０に記載の半導体素子。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854614B2 (en) * 2017-12-22 2020-12-01 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
WO2019151043A1 (ja) * 2018-02-05 2019-08-08 東京エレクトロン株式会社 Ｄｒａｍ及びその製造方法
KR102557019B1 (ko) * 2018-07-02 2023-07-20 삼성전자주식회사 반도체 메모리 소자
KR102661837B1 (ko) * 2018-07-23 2024-05-02 삼성전자주식회사 반도체 장치
KR20200101762A (ko) * 2019-02-20 2020-08-28 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20210056778A (ko) 2019-11-11 2021-05-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20210103814A (ko) * 2020-02-14 2021-08-24 삼성전자주식회사 반도체 소자 및 그 제조방법
CN114171464A (zh) * 2020-09-11 2022-03-11 长鑫存储技术有限公司 半导体结构及其制作方法
US11469231B2 (en) 2020-10-15 2022-10-11 Nanya Technology Corporation Semiconductor device with protruding contact and method for fabricating the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100343286B1 (ko) * 1999-11-05 2002-07-15 윤종용 웨이퍼 가장자리의 결함 요인 처리 방법
KR100627529B1 (ko) 1999-12-30 2006-09-22 주식회사 하이닉스반도체 반도체소자의 형성방법
KR100500934B1 (ko) 2000-05-31 2005-07-14 주식회사 하이닉스반도체 웨이퍼 가장자리의 과도 연마를 방지할 수 있는 반도체소자 제조 방법
KR100965012B1 (ko) 2002-01-22 2010-06-21 앳슈랜드 라이센싱 앤드 인텔렉츄얼 프라퍼티 엘엘씨 방사선경화된, 가요성 라미네이트 패키징 물질 및 방사선 경화성 접착제 조성물
KR100958702B1 (ko) 2003-03-24 2010-05-18 삼성전자주식회사 반도체 웨이퍼의 가장자리 칩들에 기인하는 결함들을제거하기 위한 반도체 공정
US7074710B2 (en) 2004-11-03 2006-07-11 Lsi Logic Corporation Method of wafer patterning for reducing edge exclusion zone
KR100589078B1 (ko) * 2004-11-29 2006-06-12 삼성전자주식회사 커패시터 제조 방법 및 이를 채용한 디램 장치의 제조 방법
KR20070071613A (ko) 2005-12-30 2007-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20070071615A (ko) 2005-12-30 2007-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20070071614A (ko) 2005-12-30 2007-07-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20090032875A (ko) 2007-09-28 2009-04-01 주식회사 하이닉스반도체 반도체 소자의 리소그래피 방법
KR101589912B1 (ko) * 2009-03-20 2016-02-01 삼성전자주식회사 커패시터 및 이의 제조 방법
KR101131890B1 (ko) * 2009-10-09 2012-04-03 주식회사 하이닉스반도체 매립게이트를 구비한 반도체 장치 제조방법
KR101049298B1 (ko) 2010-05-14 2011-07-14 국민대학교산학협력단 커패시터가 없는 에스비이 디램 셀 트랜지스터의 제조 방법
KR101800419B1 (ko) * 2011-03-14 2017-11-23 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2012209350A (ja) * 2011-03-29 2012-10-25 Elpida Memory Inc 半導体装置の製造方法
JP2013069779A (ja) * 2011-09-21 2013-04-18 Elpida Memory Inc 半導体装置及びその製造方法
KR101934093B1 (ko) * 2012-08-29 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2014096475A (ja) * 2012-11-09 2014-05-22 Ps4 Luxco S A R L 半導体装置の製造方法
KR102190675B1 (ko) * 2013-10-10 2020-12-15 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR102421733B1 (ko) * 2015-09-08 2022-07-15 삼성전자주식회사 에지 칩을 갖는 반도체 소자 형성 방법 및 관련된 소자

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