KR20210144128A - 서포터 패턴을 갖는 반도체 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 28
- 238000002955 isolation Methods 0.000 claims description 23
- 238000000926 separation method Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 127
- 125000006850 spacer group Chemical group 0.000 description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 229910008482 TiSiN Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- -1 HfO 2 Chemical class 0.000 description 3
- 229910004166 TaN Inorganic materials 0.000 description 3
- 229910004200 TaSiN Inorganic materials 0.000 description 3
- 229910010037 TiAlN Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910008938 W—Si Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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Abstract
반도체 소자는 기판 상에 배치되는 하부 전극들, 상기 하부 전극들을 서로 연결하며 제1 서포터 홀들 및 제2 서포터 홀들을 포함하는 서포터 패턴, 상기 각 제1 서포터 홀 및 제2 서포터 홀은 인접하는 3개의 하부 전극들을 오픈시키며, 상기 하부 전극들과 상기 서포터 패턴의 표면 상에 배치되는 유전층, 및 상기 유전층 상에 배치되는 상부 전극을 포함한다. 상기 제1 서포터 홀들 및 제2 서포터 홀들은 서로 일정한 거리로 이격되어 격자 패턴을 이룬다.
Description
본 개시의 기술적 사상은 서포터 패턴을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 커패시터의 크기 또한 미세화되고 있다. 이에 따라, 미세한 패턴 내에 배치되는 커패시터가 소정의 캐패시턴스를 확보하기 위해 고종횡비를 갖는 하부 전극이 요구된다. 따라서, 공정 중에 하부 전극의 쓰러짐을 방지하기 위해 하부 전극을 지지하는 서포터 패턴이 필요하다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 격자 패턴으로 배치된 서포터 홀을 갖는 서포터 패턴을 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상에 배치되는 하부 전극들; 상기 하부 전극들을 서로 연결하며 제1 서포터 홀들 및 제2 서포터 홀들을 포함하는 서포터 패턴, 상기 각 제1 서포터 홀 및 제2 서포터 홀은 인접하는 3개의 하부 전극들을 오픈시키며; 상기 하부 전극들과 상기 서포터 패턴의 표면 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 제1 서포터 홀들 및 제2 서포터 홀들은 서로 일정한 거리로 이격되어 격자 패턴을 이룰 수 있다.
본 개시의 실시예들에 따르면, 상대적으로 넓은 간격으로 서포터 홀들을 패터닝할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다.
도 2는 도 1의 선 I-I'을 따른 반도체 소자의 수직 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 4 및 도 5는 본 개시의 다른 실시예에 다른 반도체 소자의 일부 확대도이다.
도 6 내지 도 19는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도들 및 단면도들이다.
도 20은 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다.
도 2는 도 1의 선 I-I'을 따른 반도체 소자의 수직 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 4 및 도 5는 본 개시의 다른 실시예에 다른 반도체 소자의 일부 확대도이다.
도 6 내지 도 19는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도들 및 단면도들이다.
도 20은 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 레이아웃이다. 도 2는 도 1의 선 I-I'을 따른 반도체 소자의 수직 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 랜딩 패드(102), 패드 분리 절연층(104), 식각 저지층(110), 제1 서포터 패턴(130), 제2 서포터 패턴(132), 제3 서포터 패턴(134), 하부 전극(140), 유전층(160) 및 상부 전극(170)을 포함할 수 있다.
랜딩 패드들(102)은 패드 분리 절연층(104)에 매립될 수 있다. 랜딩 패드들(102)의 상면은 패드 분리 절연층(104)의 상면과 동일한 레벨에 위치할 수 있다. 그러나, 이에 제한되지 않으며, 일 실시예에서 랜딩 패드(102)의 상면은 패드 분리 절연층(104)의 상면보다 낮은 레벨에 위치할 수 있다. 랜딩 패드(102)는 하부 전극(140)과 전기적으로 연결될 수 있다. 패드 분리 절연층(104)은 랜딩 패드들(102)을 전기적으로 절연시킬 수 있다. 랜딩 패드(102)는 도전성 물질을 포함할 수 있다. 패드 분리 절연층(104)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
식각 저지층(110)은 패드 분리 절연층(104) 상에 배치될 수 있다. 일 실시예에서, 식각 저지층(110)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 또한 식각 저지층(110)은 습식 식각 공정 시 식각액이 하부 전극(140)의 아래로 흘러들어가는 것을 방지하여 패드 분리 절연층(104)이 식각 되는 것을 방지할 수 있다.
제1 서포터 패턴(130), 제2 서포터 패턴(132) 및 제3 서포터 패턴(134)은 하부 전극들(140) 사이에 배치될 수 있다. 제1 서포터 패턴(130), 제2 서포터 패턴(132) 및 제3 서포터 패턴(134)은 수직 방향으로 서로 이격되어 배치될 수 있으며, 제2 서포터 패턴(132)은 제1 서포터 패턴(130) 상에 배치되고 제3 서포터 패턴(134)은 제2 서포터 패턴(132) 상에 배치될 수 있다. 제3 서포터 패턴(134)의 상면은 하부 전극(140)의 상면과 동일한 레벨에 위치할 수 있다. 제1 서포터 패턴(130), 제2 서포터 패턴(132) 및 제3 서포터 패턴(134)은 하부 전극들(140)을 서로 연결하여 지지할 수 있다.
도 1에 도시된 바와 같이, 제3 서포터 패턴(134)은 일정한 간격으로 배치된 서포터 홀들(SH)을 포함할 수 있다. 제1 서포터 패턴(130), 제2 서포터 패턴(132) 및 제3 서포터 패턴(134)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
제3 서포터 패턴(134)의 두께는 제1 서포터 패턴(130) 및 제2 서포터 패턴(132)의 두께보다 클 수 있다. 제1 서포터 패턴(130) 및 제2 서포터 패턴(132)은 제3 서포터 패턴(134)의 서포터 홀들(SH)과 대응하는 개구부들을 포함할 수 있다. 예를 들어, 제1 서포터 패턴(130) 및 제2 서포터 패턴(132)의 개구부들을 제3 서포터 패턴(134)의 서포터 홀들(SH)과 수직 방향으로 정렬될 수 있다.
하부 전극들(140)은 각각 랜딩 패드들(102) 상에 배치될 수 있다. 하부 전극(140)은 랜딩 패드(102)와 전기적으로 연결될 수 있다. 도 1을 참조하면, 상방에서 본 평면도에서 하부 전극들(140)은 일정한 간격으로 배치될 수 있다. 일 실시예에서, 하부 전극들(140)은 육각형의 중심 및 각 꼭지점들에 배치되는 허니컴(honeycomb) 구조를 가질 수 있다. 하부 전극(140)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시예에서, 하부 전극(140)은 TiN을 포함할 수 있다. 일 실시예에서, 하부 전극(140)은 필러 형상을 가질 수 있으나, 이에 제한되지 않는다.
유전층(160)은 하부 전극(140)과 상부 전극(170) 사이에 배치될 수 있다. 예를 들어, 식각 저지층(110), 하부 전극(140), 제1 서포터 패턴(130), 제2 서포터 패턴(132) 및 제3 서포터 패턴(134)의 표면에 컨포멀하게 배치될 수 있다. 유전층(160)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다.
상부 전극(170)은 유전층(160) 상에 배치될 수 있다. 상부 전극(170)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시예에서, 상부 전극(170)은 TiN을 포함할 수 있다.
도 3은 도 1에 도시된 반도체 소자(100)의 일부 확대도이다.
도 3을 참조하면, 하부 전극들(140) 사이의 거리는 3.0F일 수 있다. 예를 들어, 제1 수평 방향(D1)으로 서로 이격된 인접한 하부 전극들(140)의 중심 사이의 거리는 3.0F일 수 있다.
서포터 홀들(SH)은 하부 전극들(140) 사이에 일정한 패턴으로 배치될 수 있다. 예를 들어, 각 서포터 홀(SH)은 인접하는 3개의 하부 전극들(140) 사이에 배치될 수 있다. 즉, 각 서포터 홀(SH)은 3개의 하부 전극들(140)을 오픈시킬 수 있다. 인접하는 4개의 서포터 홀들(SH) 사이에 배치된 하부 전극(140)은 오픈되지 않을 수 있다. 일 실시예에서, 서포터 홀들(SH)은 격자 패턴으로 배치될 수 있다. 예를 들어, 서포터 홀들(SH)은 제1 수평 방향(D1)으로 일정한 거리만큼 이격될 수 있으며, 또한 제2 수평 방향(D2)으로 일정한 거리만큼 이격될 수 있다. 인접한 서포터 홀들(SH) 사이의 제1 수평 방향(D1) 거리는 6.0F일 수 있으며, 인접한 서포터 홀들(SH)의 제2 수평 방향(D2) 거리는 약 5.2F일 수 있다. 여기에서 F는 최소 리소그라피 피쳐 사이즈(minimum lithographic feature size)를 의미할 수 있다.
서포터 홀(SH)은 제1 서포터 홀(SH1) 및 제2 서포터 홀(SH2)을 포함할 수 있다. 각 제1 서포터 홀(SH1)은 제2 서포터 홀들(SH2) 사이에 배치될 수 있다. 예를 들어, 제1 수평 방향(D1)을 따라 제1 서포터 홀들(SH1)과 제2 서포터 홀들(SH2)은 교대로 배치될 수 있다. 또한, 제2 수평 방향(D2)을 따라 제1 서포터 홀들(SH1)과 제2 서포터 홀들(SH2)이 교대로 배치될 수 있다. 각 제1 서포터 홀(SH1)은 인접하는 4개의 제2 서포터 홀들(SH2)에 둘러싸일 수 있으며, 각 제2 서포터 홀(SH2)은 인접하는 4개의 제1 서포터 홀들(SH1)에 둘러싸일 수 있다. 인접하는 제1 서포터 홀들(SH1) 사이의 거리 또는 인접하는 제2 서포터 홀들(SH2) 사이의 거리는 7.9F일 수 있다. 제1 서포터 홀들(SH1)은 제3 수평 방향(D3)을 따라 배치될 수 있다. 제3 수평 방향(D3)은 제1 수평 방향(D1)과 제2 수평 방향(D2) 사이의 방향일 수 있다. 또한, 제2 서포터 홀들(SH2)은 제3 수평 방향(D3)을 따라 배치될 수 있다.
후술되는 공정과 같이, 제1 서포터 홀들(SH1)은 제2 서포터 홀들(SH2)과 다른 공정으로 형성될 수 있다. 또한, 제1 서포터 홀들(SH1) 사이의 거리 및 제2 서포터 홀들(SH2) 사이의 거리는 7.9F로서 상대적 넓은 간격으로 형성되므로 소자의 크기가 작아져도 서포터 홀들(SH1, SH2)의 패터닝이 가능할 수 있다.
도 4 및 도 5는 본 개시의 다른 실시예에 다른 반도체 소자의 일부 확대도이다.
도 4를 참조하면, 제1 서포터 홀(SH1)은 및 제2 서포터 홀(SH2)은 오정렬(misalign)되어 배치될 수 있다. 예를 들어, 정렬된 제1 서포터 홀(SH1) 및 제2 서포터 홀(SH2)의 중심이 인접하는 3개의 하부 전극들(140)로부터 동일한 거리에 위치하도록 제1 서포터 홀들(SH1) 및 제2 서포터 홀들(SH2)이 정렬될 수 있다. 그러나, 오정렬된 제1 서포터 홀(SH1) 및 제2 서포터 홀(SH2)의 중심은 상기 제1 서포터 홀(SH1) 및 제2 서포터 홀(SH2)의 중심과 어긋나게 배치될 수 있다. 제1 서포터 홀들(SH1)은 서로 동일한 식각 공정에서 형성될 수 있으며, 제2 서포터 홀들(SH2)은 서로 동일한 식각 공정에서 형성될 수 있다. 따라서, 일 실시예에서, 오정렬된 각 제1 서포터 홀(SH1)이 정렬된 제1 서포터 홀(SH1)과 어긋나는 방향은 동일할 수 있다. 또한, 오정렬된 각 제2 서포터 홀(SH2)이 정렬된 제2 서포터 홀(SH2)과 어긋나는 방향은 동일할 수 있다.
도 5를 참조하면, 하부 전극(140)은 실린더 형상을 가질 수 있다. 예를 들어, 하부 전극(140)은 일정한 두께를 갖는 실린더 형상을 가질 수 있다. 일 실시예에서, 하부 전극(140)은 필러 형상 상에 배치된 실린더 형상을 가질 수 있다.
도 6 내지 도 19는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도들 및 단면도들이다. 도 8, 도 10, 및 도 12는 반도체 소자의 제조 방법을 설명하기 위한 레이아웃이며, 도 9, 도 11, 및 도 13은 각각 도 8, 도 10, 및 도 12에 도시된 선 I-I'을 따른 수직 단면도들이다.
도 6을 참조하면, 랜딩 패드(102) 및 패드 분리 절연층(104)이 제공될 수 있다. 랜딩 패드들(102) 사이에 패드 분리 절연층(104)이 배치될 수 있다. 랜딩 패드(102)는 도전성 물질을 포함할 수 있다. 예를 들어, 랜딩 패드(102)는 도핑된 폴리실리콘과 같은 도핑된 반도체 물질, WSi2와 같은 금속-반도체 화합물, TiN, TaN 과 같은 금속질화물 또는 Ti, W, Ta 과 같은 금속을 포함할 수 있다. 패드 분리 절연층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
랜딩 패드(102) 및 패드 분리 절연층(104) 상에 식각 저지층(110), 제1 몰드층(120), 제1 서포터층(130a), 제2 몰드층(122), 제2 서포터층(132a), 제3 몰드층(124), 제3 서포터층(134a) 및 마스크 층(M1)이 순차적으로 적층될 수 있다.
식각 저지층(110)은 랜딩 패드(102) 및 패드 분리 절연층(104)을 덮을 수 있다. 식각 저지층(110)은 제1 몰드층(120), 제2 몰드층(122) 및 제3 몰드층(124) 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 식각 저지층(110)은 실리콘 질화물을 포함할 수 있다.
제1 몰드층(120), 제2 몰드층(122) 및 제3 몰드층(124)은 제1 서포터층(130a), 제2 서포터층(132a) 및 제3 서포터층(134a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 몰드층(120), 제2 몰드층(122) 및 제3 몰드층(124)은 실리콘 산화물을 포함할 수 있으며, 제1 서포터층(130a), 제2 서포터층(132a) 및 제3 서포터층(134a)은 실리콘 질화물을 포함할 수 있다.
마스크 층(M1)은 제3 서포터층(134a)의 일부를 노출시킬 수 있다. 마스크 층(M1)은 하부 전극(140)이 배치되는 영역을 정의할 수 있다. 마스크 층(M1)은 비정질카본 또는 폴리실리콘을 포함할 수 있다.
도 7을 참조하면, 식각 저지층(110), 제1 몰드층(120), 제1 서포터층(130a), 제2 몰드층(122), 제2 서포터층(132a), 제3 몰드층(124) 및 제3 서포터층(134a)을 수직으로 관통하는 관통 홀(TH)이 형성될 수 있다.
관통 홀(TH)은 일정한 수평 폭을 가질 수 있으며, 다른 실시예에서 관통 홀(TH)은 상부에서 하부로 갈수록 수평 폭이 좁아지는 테이퍼 형상을 가질 수 있다. 관통 홀(TH)은 마스크 층(M1)을 식각 마스크로 하는 건식 식각 공정에 의해 형성될 수 있다. 예를 들어, 제3 서포터층(134a), 제3 몰드층(124), 제2 서포터층(132a), 제2 몰드층(122), 제1 서포터층(130a), 및 제1 몰드층(120)이 순차적으로 이방성 식각된 후에, 랜딩 패드(102)가 노출되도록 식각 저지층(110)이 일부 제거될 수 있다.
도 8 및 도 9를 참조하면, 관통 홀(TH)의 내부에 하부 전극(140)이 형성될 수 있다. 하부 전극(140)은 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 PEALD(plasma enhanced ALD) 등의 공정으로 형성될 수 있다. 하부 전극(140)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 하부 전극(140) 형성 후 평탄화 공정이 진행될 수 있다. 상기 평탄화 공정에 의해 하부 전극(140)의 일부 및 마스크 층이 제거될 수 있다.
제3 서포터층(134a) 및 하부 전극(140) 상에 마스크 층(M2) 및 포토 레지스트(150)가 형성될 수 있다. 마스크 층(M2)은 비정질카본 또는 폴리실리콘을 포함할 수 있다.
도 10 및 도 11을 참조하면, 포토 레지스트(150)가 일부 식각되어 제1 개구부(OP1)가 형성될 수 있다. 일 실시예에서, 포토 레지스트(150)는 포토 마스크를 이용한 노광 공정에 의해 패터닝될 수 있다. 패터닝된 포토 레지스트(150)는 복수의 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)는 마스크 층(M2)의 일부를 노출시킬 수 있다. 평면도에서, 각 제1 개구부(OP1)는 하부 전극들(140) 사이에 배치될 수 있다. 예를 들어, 각 제1 개구부(OP1)는 인접하는 3개의 하부 전극들(140) 사이에 배치될 수 있다. 제1 개구부들(OP1)은 제1 수평 방향(D1) 및 제2 수평 방향(D2)을 따라 소정의 간격으로 이격되어 배치될 수 있다. 인접하는 제1 개구부들(OP1)은 제1 수평 방향(D1)으로 12.0F 이격되며, 제2 수평 방향(D2)으로 10.4F 이격될 수 있다.
인접하는 제1 개구부들(OP1)을 연결하는 직선의 방향을 제3 수평 방향(D3)으로 정의할 수 있으며, 제3 수평 방향(D3)은 제1 수평 방향(D1)과 제2 수평 방향(D2) 사이에 놓일 수 있다. 제3 수평 방향(D3)으로 연장되는 직선들 사이의 거리는 7.86F일 수 있다.
도 12 및 도 13을 참조하면, 포토 레지스트(150)가 일부 식각되어 제2 개구부(OP2)가 형성될 수 있다. 일 실시예에서, 제2 개구부들(OP2)은 제1 개구부들(OP1)과 유사한 방식으로 배치될 수 있다. 평면도에서, 각 제2 개구부(OP2)는 하부 전극들(140) 사이에 배치될 수 있으며, 예를 들어, 각 제2 개구부(OP2)는 인접하는 3개의 하부 전극들(140) 사이에 배치될 수 있다.
각 제2 개구부(OP2)는 제1 개구부들(OP1) 사이에 배치될 수 있다. 예를 들어, 제1 수평 방향(D1)을 따라 제1 개구부들(OP1)과 제2 개구부들(OP2)은 교대로 배치될 수 있다. 또한, 제2 수평 방향(D2)을 따라 제1 개구부들(OP1)과 제2 개구부들(OP2)이 교대로 배치될 수 있다. 각 제1 개구부(OP1)는 인접하는 4개의 제2 개구부들(OP2)에 둘러싸일 수 있으며, 각 제2 개구부(OP2)는 인접하는 4개의 제1 개구부들(OP1)에 둘러싸일 수 있다. 인접하는 제1 개구부들(OP1) 사이의 거리 또는 인접하는 제2 개구부들(OP2) 사이의 거리는 7.9F일 수 있다. 또한, 제2 개구부들(OP2)은 제3 수평 방향(D3)을 따라 배치될 수 있다.
도 14를 참조하면, 포토 레지스트(150)가 제거될 수 있으며, 마스크 층(M2)을 이용하여 제3 서포터층(134a)이 일부 식각되어 제3 서포터 패턴(134)이 형성될 수 있다. 제3 서포터 패턴(134)은 제1 서포터 홀(SH1) 및 제2 서포터 홀(SH2)을 포함할 수 있다. 제1 서포터 홀(SH1) 및 제2 서포터 홀(SH2)은 각각 대응하는 제1 개구부(OP1) 및 제2 개구부(OP2)와 수직 방향으로 정렬될 수 있다. 제3 서포터 패턴(134)은 이방성 식각 공정에 의해 형성될 수 있다. 패터닝 공정시 제3 서포터 패턴(134)과 선택비를 갖는 하부 전극(140)은 식각되지 않을 수 있다. 그러나 이에 제한되지 않으며, 다른 실시예에서, 하부 전극(140)의 일부가 식각될 수도 있다. 제3 몰드층(124)은 상부 서포터 패턴에 의해 부분적으로 노출될 수 있다.
도 15를 참조하면, 제3 몰드층(124)이 제거될 수 있다. 제3 몰드층(124)은 습식 식각 공정과 같은 등방성 식각 공정에 의해 제거될 수 있다. 예를 들어, 제3 몰드층(124)이 실리콘 산화물을 포함하는 경우, HF, NH4F 등을 포함하는 용액을 이용하여 식각 공정이 진행될 수 있다. 제3 몰드층(124)이 제거되어 제2 서포터층(132a)이 노출될 수 있다. 식각 공정시, 제3 몰드층(124)과 선택비를 갖는 제2 서포터층(132a) 및 제3 서포터 패턴(134)은 제거되지 않을 수 있다.
도 16을 참조하면, 이방성 식각 공정에 의해 제2 서포터층(132a)이 일부 식각되어 제2 서포터 패턴(132)이 형성될 수 있다. 제2 서포터 패턴(132)은 제3 서포터 패턴(134)과 동일하거나 유사한 패턴을 가질 수 있다. 제2 몰드층(122)은 제2 서포터 패턴(132)에 의해 부분적으로 노출될 수 있다.
도 17을 참조하면, 습식 식각 공정에 의해 제2 몰드층(122)이 제거될 수 있으며, 제1 서포터층(130a)이 노출될 수 있다.
도 18을 참조하면, 이방성 식각 공정에 의해 제1 서포터층(130a)이 일부 식각되어 제1 서포터 패턴(130)이 형성될 수 있다. 제1 서포터 패턴(130)은 제2 서포터 패턴(132) 및 제3 서포터 패턴(134)과 동일하거나 유사한 패턴을 가질 수 있다. 제1 몰드층(120)은 제1 서포터 패턴(130)에 의해 부분적으로 노출될 수 있다.
도 19를 참조하면, 제1 몰드층(120) 및 마스크 층(M2)이 제거될 수 있다. 제1 서포터 패턴(130), 제2 서포터 패턴(132), 및 제3 서포터 패턴(134)은 하부 전극(140)이 넘어지지 않도록 지지할 수 있다.
도 2를 다시 참조하면, 유전층(160) 및 상부 전극(170)이 형성될 수 있다. 유전층(160)은 식각 저지층(110), 하부 전극(140), 제1 서포터 패턴(130), 제2 서포터 패턴(132), 및 제3 서포터 패턴(134)의 표면을 따라 컨포멀하게 형성될 수 있다. 유전층(160)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 유전층(160)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
상부 전극(170)은 유전층(160) 상에 형성될 수 있으며, 하부 전극(140), 제1 서포터 패턴(130), 제2 서포터 패턴(132), 및 제3 서포터 패턴(134)을 덮을 수 있다. 상부 전극(170)은 하부 전극들(140) 사이의 공간 및 제1 서포터 패턴(130), 제2 서포터 패턴(132), 및 제3 서포터 패턴(134) 사이의 공간들을 채울 수 있다. 하부 전극(140), 유전층(160) 및 상부 전극(170)은 커패시터로서의 기능을 할 수 있다. 상부 전극(170)은 하부 전극(140)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 전극(170)은 TiN을 포함할 수 있다. 상부 전극(170)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
도 20은 본 개시의 일 실시예에 따른 반도체 소자의 수직 단면도이다. 도 1 및 도 2와 동일하거나 유사한 구성에 대해서는 자세한 설명이 생략될 수 있다. 반도체 소자는 메모리 셀을 포함할 수 있다. 메모리 셀은 기판(10), 층간 절연층(20), 비트 라인 구조체(30), 리세스 필러(40), 이너 스페이서(61), 스토리지 컨택(51), 컨택 버퍼층(55), 비트 라인 스페이서(60), 랜딩 패드 배리어 층(70), 및 패드 분리 절연층(104)을 포함할 수 있다.
기판(10)은 아이솔레이션 영역(15), 소스 영역(S) 및 드레인 영역(D)을 포함할 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 일 실시예에서, 기판은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 아이솔레이션 영역(15)은 STI(shallow trench isolation) 구조를 가질 수 있으며, 절연 물질을 포함할 수 있다. 예를 들어, 아이솔레이션 영역(15)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 소스 영역(S) 및 드레인 영역(D)은 N형의 불순물을 포함할 수 있다.
층간 절연층(20)은 기판(10)의 상면에 배치될 수 있다. 일 실시예에서, 층간 절연층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
비트 라인 구조체(30)는 기판(10) 상에 배치될 수 있다. 예를 들어, 비트 라인 구조체(30)는 층간 절연층(20)의 상면에 배치되거나, 기판(10)의 상부를 일부 관통하여 배치될 수 있다. 비트 라인 구조체(30)는 순서대로 적층되는 비트 라인 컨택(31), 비트 라인 배리어 층(33), 비트 라인(35), 및 비트 라인 캡핑층(37)을 포함할 수 있다.
비트 라인 컨택(31)은 소스 영역(S)과 접할 수 있다. 비트 라인(35)은 비트 라인 컨택(31) 및 비트 라인 배리어 층(33)을 통해 소스 영역(S)과 전기적으로 연결될 수 있다. 비트 라인 컨택(31)은 도핑된 다결정 실리콘과 같은 전도체를 포함할 수 있다. 비트 라인 배리어 층(33)은 티타늄 질화물(TiN)과 같은 배리어 금속을 포함할 수 있다. 비트 라인(35)은 텅스텐(W)과 같은 금속을 포함할 수 있다. 비트 라인 캡핑층(37)은 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
리세스 필러(40)는 기판(10)의 상면에 형성된 컨택 리세스(R)의 내부를 채울 수 있다. 리세스 필러(40)는 비트 라인 구조체(30)에 인접하게 배치될 수 있다. 예를 들어, 리세스 필러(40)는 비트 라인 컨택(31)의 양측에 배치될 수 있다. 리세스 필러(40)의 상면은 층간 절연층(20)의 상면과 공면을 이룰 수 있다. 이너 스페이서(41)는 리세스 필러(40)의 하면 및 비트 라인 구조체(30)의 측면을 감싸도록 컨포멀하게 형성될 수 있다. 일 실시예에서, 리세스 필러(40)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 이너 스페이서(41)는 실리콘 질화물을 포함할 수 있다.
스토리지 컨택(51)은 비트 라인 구조체(30)와 인접하게 배치될 수 있으며, 기판(10)의 상부를 부분적으로 관통할 수 있다. 스토리지 컨택(51)은 드레인 영역(D)과 접할 수 있다. 컨택 버퍼층(55)은 스토리지 컨택(51) 상에 배치될 수 있다. 스토리지 컨택(51)은 도핑된 폴리실리콘과 같은 도전성 물질을 포함할 수 있다. 컨택 버퍼층(55)은 텅스텐 실리사이드(W-Si), 티타늄 실리사이드(Ti-Si), 탄탈륨 실리사이드(Ta-Si), 니켈 실리사이드(Ni-Si), 코발트 실리사이드(Co-Si), 또는 기타 다양한 금속 실리사이드 중 하나를 포함할 수 있다. 일 실시예에서, 컨택 버퍼층(55)은 티타늄 질화물(TiN) 같은 배리어 층을 포함할 수 있다.
비트 라인 스페이서(60)는 비트 라인 구조체(30)의 측면에 배치될 수 있다. 비트 라인 스페이서(60)는 이너 스페이서(61), 아우터 스페이서(63), 및 캡핑 스페이서(65)를 포함할 수 있다. 이너 스페이서(61)는 비트 라인 구조체(30)의 측면을 부분적으로 감싸며, 아우터 스페이서(63)는 이너 스페이서(61)의 외측에 배치될 수 있으며, 캡핑 스페이서(65)는 이너 스페이서(61) 및 아우터 스페이서(63) 상에 배치될 수 있다.
랜딩 패드 배리어 층(70)은 비트 라인 구조체(30)의 상면, 캡핑 스페이서(65)의 측면, 컨택 버퍼층(55)의 상면을 따라 컨포멀하게 형성될 수 있다. 랜딩 패드(102)는 랜딩 패드 배리어 층(70) 상에 배치될 수 있으며, 하부 전극들(140)과 연결될 수 있다. 랜딩 패드 배리어 층(70)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN 같은 배리어 금속을 포함할 수 있다.
패드 분리 절연층(104)은 인접하는 랜딩 패드들(102) 사이에 배치될 수 있으며, 랜딩 패드들(102)을 전기적으로 절연시킬 수 있다. 패드 분리 절연층(104)은 랜딩 패드들(102) 사이에서 비트 라인 스페이서(60)를 향하여 하향 돌출할 수 있다. 패드 분리 절연층(104)의 상면은 랜딩 패드(102)의 상면과 공면을 이룰 수 있다. 일 실시예에서, 패드 분리 절연층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자
102 : 랜딩 패드
104 : 패드 분리 절연층 110 : 식각 저지층
130 : 제1 서포터 패턴 132 : 제2 서포터 패턴
134 : 제3 서포터 패턴 140 : 하부 전극
SH : 서포터홀 SH1: 제1 서포터홀
SH2: 제2 서포터홀 160 : 유전층
170 : 상부 전극
104 : 패드 분리 절연층 110 : 식각 저지층
130 : 제1 서포터 패턴 132 : 제2 서포터 패턴
134 : 제3 서포터 패턴 140 : 하부 전극
SH : 서포터홀 SH1: 제1 서포터홀
SH2: 제2 서포터홀 160 : 유전층
170 : 상부 전극
Claims (10)
- 기판 상에 배치되는 하부 전극들;
상기 하부 전극들을 서로 연결하며 제1 서포터 홀들 및 제2 서포터 홀들을 포함하는 서포터 패턴, 상기 각 제1 서포터 홀 및 제2 서포터 홀은 인접하는 3개의 하부 전극들을 오픈시키며;
상기 하부 전극들과 상기 서포터 패턴의 표면 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극을 포함하며,
상기 제1 서포터 홀들 및 제2 서포터 홀들은 서로 일정한 거리로 이격되어 격자 패턴을 이루는 반도체 소자. - 제1항에 있어서,
상기 하부 전극들은 육각형의 중심 및 꼭지점들에 배치되는 허니콤 구조를 갖는 반도체 소자. - 제1항에 있어서,
상기 제1 서포터 홀들 및 상기 제2 서포터 홀들은 제1 수평 방향 및 상기 제1 수평 방향과 직교하는 제2 수평 방향을 따라 교대로 배치되는 반도체 소자. - 제3항에 있어서,
상기 각 제1 서포터 홀과 인접하는 상기 제2 서포터 홀들 사이의 상기 제1 수평 방향 거리는 6.0F(F는 최소 리소그라피 피쳐 사이즈)인 반도체 소자. - 제3항에 있어서,
상기 각 제1 서포터 홀과 인접하는 상기 제2 서포터 홀들 사이의 상기 제2 수평 방향 거리는 5.2F인 반도체 소자. - 제3항에 있어서,
상기 인접하는 제1 서포터 홀들은 상기 제1 수평 방향 및 상기 제2 수평 방향 사이의 제3 수평 방향을 따라 이격되어 배치되는 반도체 소자. - 제6항에 있어서,
상기 제1 서포터 홀들 중 인접하는 두 개 사이의 거리는 7.9F인 반도체 소자. - 제1항에 있어서,
상기 하부 전극들은 필라 형상을 갖는 반도체 소자. - 기판 상에 배치되는 랜딩 패드들;
상기 랜딩 패드들을 감싸는 패드 분리 절연층;
상기 패드 분리 절연층 상에 배치되는 식각 저지층;
상기 랜딩 패드들 상에 배치되는 하부 전극들;
상기 하부 전극들을 서로 연결하며 수직 방향으로 이격된 제1 서포터 패턴, 제2 서포터 패턴 및 제3 서포터 패턴;
상기 식각 저지층, 상기 하부 전극들, 상기 제1 서포터 패턴, 상기 제2 서포터 패턴, 및 상기 제3 서포터 패턴의 표면 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극을 포함하며,
상기 제3 서포터 패턴은 제1 서포터 홀들 및 제2 서포터 홀들을 포함하며, 상기 각 제1 서포터 홀 및 제2 서포터 홀은 인접하는 3개의 하부 전극들을 오픈시키며,
상기 제1 서포터 홀들 및 제2 서포터 홀들은 서로 일정한 거리로 이격되어 격자 패턴을 이루는 반도체 소자. - 제9항에 있어서,
상기 제1 서포터 홀들 및 상기 제2 서포터 홀들은 제1 수평 방향 및 상기 제1 수평 방향과 직교하는 제2 수평 방향을 따라 교대로 배치되는 반도체 소자.
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| KR1020200060990A KR20210144128A (ko) | 2020-05-21 | 2020-05-21 | 서포터 패턴을 갖는 반도체 소자 |
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| KR1020200060990A KR20210144128A (ko) | 2020-05-21 | 2020-05-21 | 서포터 패턴을 갖는 반도체 소자 |
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| KR1020200060990A KR20210144128A (ko) | 2020-05-21 | 2020-05-21 | 서포터 패턴을 갖는 반도체 소자 |
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| KR (1) | KR20210144128A (ko) |
-
2020
- 2020-05-21 KR KR1020200060990A patent/KR20210144128A/ko not_active Application Discontinuation
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| E902 | Notification of reason for refusal |