JP6943922B2 - 半導体メモリ素子 - Google Patents
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Description
110 コンタクトプラグ
112 層間絶縁膜
120 下部電極
140 誘電膜
150 上部電極
LSP 下部支持膜
TH 貫通ホール
USP 上部支持膜
Claims (18)
- 内部空間を包囲する下部電極と、
前記下部電極の上面の上に配置される上部支持膜と、
前記上部支持膜の上に配置され、前記上部支持膜を貫通する第2領域及び前記第2領域から前記下部電極に延びる第1領域内を満たす上部電極と、を含み、
前記下部電極の各々は、
前記第2領域と垂直に重畳する第1部分と、
前記上部支持膜によってカバーされる第2部分と、を含み、
前記第1部分の上面は、前記上部支持膜によって露出され、
前記第2部分の上面は、前記上部支持膜と接触し、
前記上部支持膜は、前記下部電極の各々に囲まれた内部空間内に配置され、前記下部電極の内側壁と接触し、且つ前記下部電極の底面と離隔されている、半導体メモリ素子。 - 前記第1部分の前記上面は、前記第2部分の前記上面より低いレベルに位置する請求項1に記載の半導体メモリ素子。
- 前記上部支持膜は、前記第2部分の上部の外側壁の上に配置される請求項1又は2に記載の半導体メモリ素子。
- 前記内部空間内に配置された前記上部支持膜の下面は、前記第2部分の前記上部の前記外側壁の上に配置された前記上部支持膜の下面より低いレベルに位置する請求項3に記載の半導体メモリ素子。
- 前記下部電極の外側壁の上に配置され、前記上部支持膜の下に位置する下部支持膜をさらに含む請求項1ないし4のうち何れか一項に記載の半導体メモリ素子。
- 前記第1部分の外側壁の上に配置された前記下部支持膜の一部分は、前記上部電極によって貫通され、
前記第2部分の外側壁の上に配置される前記下部支持膜の一部分は、前記上部電極によって貫通されない請求項5に記載の半導体メモリ素子。 - 前記上部支持膜は、SiOC、SiBN、SiCN、doped SiN、及びSiの中で少なくとも1つを含む請求項1ないし6のうち何れか一項に記載の半導体メモリ素子。
- 前記第2部分の側壁は、前記上部支持膜と接触する請求項1ないし7のうち何れか一項に記載の半導体メモリ素子。
- 前記上部支持膜と接触する前記第2部分の内側壁の接触面積は、前記上部支持膜と接触する前記第2部分の外側壁の接触面積より大きい請求項8に記載の半導体メモリ素子。
- 前記下部電極の各々は、断面視で、U字形状である請求項1ないし9のうち何れか一項に記載の半導体メモリ素子。
- 前記上部電極と前記下部電極との間及び前記上部電極と前記上部支持膜との間に介在する誘電膜をさらに含み、
前記誘電膜は、前記第1部分の前記上面と接触し、
前記誘電膜は、前記第2部分の前記上面と離隔される請求項1ないし10のうち何れか一項に記載の半導体メモリ素子。 - 前記内部空間内に配置された前記上部支持膜の下面と前記下部電極の各々の底面との間に配置された前記内部空間は、空気で満たされる請求項1ないし11のうち何れか一項に記載の半導体メモリ素子。
- 前記第2部分は、前記第1領域と垂直には重畳していない請求項1ないし12のうち何れか一項に記載の半導体メモリ素子。
- 内部空間を包囲する下部電極と、
前記下部電極の上面の上に配置される上部支持膜と、
前記上部支持膜の上に配置され、前記上部支持膜を貫通する第2領域及び前記第2領域から前記下部電極に延びる第1領域内を満たす上部電極と、を含み、
前記下部電極の各々は、
前記第2領域と垂直に重畳する第1部分と、
前記上部支持膜によってカバーされる第2部分と、を含み、
前記第1部分は、前記上部支持膜と垂直には重畳せず、前記第2部分は、前記上部支持膜と垂直に重畳し、
前記上部支持膜は、前記下部電極の各々に囲まれた内部空間内に配置され、前記下部電極の内側壁と接触し、且つ前記下部電極の底面と離隔されている、半導体メモリ素子。 - 前記第1部分の上面は、前記第2部分の上面より低いレベルに位置する請求項14に記載の半導体メモリ素子。
- 前記上部支持膜は、前記第2部分の上部の外側壁の上に配置される請求項14に記載の半導体メモリ素子。
- 前記内部空間内に配置された前記上部支持膜の下面は、前記第2部分の前記外側壁の上に配置された前記上部支持膜の下面より低いレベルに位置する請求項16に記載の半導体メモリ素子。
- 内部空間を包囲する下部電極と、
前記下部電極の上面の上に配置される上部支持膜と、
前記上部支持膜の上に配置され、前記上部支持膜を貫通する第2領域及び前記第2領域から前記下部電極に延びる第1領域内を満たす上部電極と、を含み、
前記下部電極の各々は、
前記第2領域と垂直に重畳する第1部分と、
前記上部支持膜によってカバーされる第2部分と、を含み、
前記第1部分の外側壁は、前記上部支持膜と離隔され、前記第2部分の外側壁は、前記上部支持膜と接触し、
前記上部支持膜は、前記下部電極の各々に囲まれた内部空間内に配置され、前記下部電極の内側壁と接触し、且つ前記下部電極の底面と離隔されている、半導体メモリ素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180076426A KR102557019B1 (ko) | 2018-07-02 | 2018-07-02 | 반도체 메모리 소자 |
KR10-2018-0076426 | 2018-07-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020010031A JP2020010031A (ja) | 2020-01-16 |
JP6943922B2 true JP6943922B2 (ja) | 2021-10-06 |
Family
ID=69008301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019123049A Active JP6943922B2 (ja) | 2018-07-02 | 2019-07-01 | 半導体メモリ素子 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10998318B2 (ja) |
JP (1) | JP6943922B2 (ja) |
KR (2) | KR102557019B1 (ja) |
CN (2) | CN110676255B (ja) |
SG (1) | SG10201905122TA (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102664275B1 (ko) * | 2019-03-29 | 2024-05-09 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
TWI710110B (zh) * | 2019-11-19 | 2020-11-11 | 華邦電子股份有限公司 | 電容器及其製造方法 |
EP3975233A4 (en) | 2020-08-13 | 2022-08-03 | Changxin Memory Technologies, Inc. | CONDENSER STRUCTURE, METHOD OF PRODUCTION AND STORAGE |
CN115020408A (zh) * | 2021-03-05 | 2022-09-06 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
US20220285481A1 (en) * | 2021-03-05 | 2022-09-08 | Changxin Memory Technologies, Inc. | Semiconductor structure and forming method thereof |
CN116490060A (zh) * | 2022-01-13 | 2023-07-25 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制造方法 |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275649A (ja) | 1992-01-31 | 1993-10-22 | Sharp Corp | 半導体記憶装置 |
KR100355239B1 (ko) | 2000-12-26 | 2002-10-11 | 삼성전자 주식회사 | 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법 |
US6784479B2 (en) * | 2002-06-05 | 2004-08-31 | Samsung Electronics Co., Ltd. | Multi-layer integrated circuit capacitor electrodes |
US7067902B2 (en) | 2003-12-02 | 2006-06-27 | International Business Machines Corporation | Building metal pillars in a chip for structure support |
KR100948092B1 (ko) | 2006-12-27 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
KR100891647B1 (ko) * | 2007-02-01 | 2009-04-02 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
US7980145B2 (en) * | 2007-12-27 | 2011-07-19 | Y Point Capital, Inc | Microelectromechanical capacitive device |
US7700469B2 (en) | 2008-02-26 | 2010-04-20 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
KR20090099775A (ko) | 2008-03-18 | 2009-09-23 | 주식회사 하이닉스반도체 | 기둥형 전하저장전극을 구비한 캐패시터의 제조 방법 |
KR101776284B1 (ko) * | 2011-03-03 | 2017-09-20 | 삼성전자주식회사 | 반도체 기억 소자의 제조 방법 |
JP2012221965A (ja) | 2011-04-04 | 2012-11-12 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
KR101893193B1 (ko) | 2012-03-28 | 2018-08-29 | 삼성전자주식회사 | 반도체 소자 |
KR101934037B1 (ko) * | 2012-11-21 | 2018-12-31 | 삼성전자주식회사 | 서포터를 갖는 반도체 소자 및 그 형성 방법 |
KR102367394B1 (ko) * | 2015-06-15 | 2022-02-25 | 삼성전자주식회사 | 캐패시터 구조체 및 이를 포함하는 반도체 소자 |
KR102279720B1 (ko) * | 2015-06-24 | 2021-07-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR20170011218A (ko) * | 2015-07-22 | 2017-02-02 | 삼성전자주식회사 | 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치 |
KR102414612B1 (ko) * | 2015-10-13 | 2022-07-01 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
KR20170069347A (ko) * | 2015-12-10 | 2017-06-21 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
KR102394250B1 (ko) * | 2016-01-06 | 2022-05-03 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR102460564B1 (ko) * | 2016-02-17 | 2022-11-01 | 삼성전자주식회사 | 반도체 소자 |
KR102406719B1 (ko) * | 2016-12-09 | 2022-06-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
KR20180068584A (ko) | 2016-12-14 | 2018-06-22 | 삼성전자주식회사 | 반도체 소자 |
CN207517691U (zh) * | 2017-12-07 | 2018-06-19 | 睿力集成电路有限公司 | 电容器阵列结构 |
CN110289258B (zh) * | 2018-03-19 | 2021-12-21 | 联华电子股份有限公司 | 半导体结构 |
-
2018
- 2018-07-02 KR KR1020180076426A patent/KR102557019B1/ko active IP Right Grant
-
2019
- 2019-01-25 US US16/257,260 patent/US10998318B2/en active Active
- 2019-06-06 SG SG10201905122TA patent/SG10201905122TA/en unknown
- 2019-06-26 CN CN201910559540.6A patent/CN110676255B/zh active Active
- 2019-06-26 CN CN202311828228.5A patent/CN117915660A/zh active Pending
- 2019-07-01 JP JP2019123049A patent/JP6943922B2/ja active Active
-
2023
- 2023-07-13 KR KR1020230091076A patent/KR102652413B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR102652413B1 (ko) | 2024-03-29 |
US20200006345A1 (en) | 2020-01-02 |
CN110676255B (zh) | 2024-01-19 |
KR20200003532A (ko) | 2020-01-10 |
CN110676255A (zh) | 2020-01-10 |
KR20230109613A (ko) | 2023-07-20 |
JP2020010031A (ja) | 2020-01-16 |
US10998318B2 (en) | 2021-05-04 |
SG10201905122TA (en) | 2020-02-27 |
CN117915660A (zh) | 2024-04-19 |
KR102557019B1 (ko) | 2023-07-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200120 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210210 |
|
A131 | Notification of reasons for refusal |
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|
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