JP6943922B2 - 半導体メモリ素子 - Google Patents

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Description

本発明は半導体メモリ素子に係り、さらに詳細には電気的特性がより改善された半導体メモリ素子に係る。
最近、携帯電話、ノート型コンピューター等の電子産業で製品の軽量化、小型化、高速化、多機能化、高性能化、高い信頼性、及び低廉な価額に対する要求が増加している。このような要求を充足させるために、半導体メモリ素子の集積度を増加させることと同時に半導体メモリ素子の性能を改善することが共に要求されている。
高集積化された半導体メモリ素子の信頼性を改善するための方案の１つはキャパシターの容量を極大化することである。キャパシターを構成する下部電極の横縦比が増加するほど、キャパシターの容量は増加されることができる。したがって、高い横縦比を有するキャパシターを形成するための工程技術に対する多様な研究が行われている。
米国特許出願公開第２０１２／２５８７９号明細書
本発明が解決しようとする課題は電気的特性がより改善された半導体メモリ素子を提供することにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されなく、言及されない他の課題は下の記載から当業者に明確に理解されるべきである。
本発明の実施形態に係る半導体メモリ素子は下部電極、前記下部電極の上面の上に配置される上部支持膜、及び前記上部支持膜上に配置され、前記上部支持膜を貫通する第１領域及び前記第１領域から前記下部電極の間に延長される第２領域内を満たす上部電極を含み、前記下部電極の各々は、前記第１領域と垂直に重畳する第１部分及び前記上部支持膜の内部に達する第２部分を含み、前記第１部分の上面は前記上部支持膜によって露出され、前記第２部分の上面は前記上部支持膜と接触し、前記上部支持膜は前記下部電極の各々に囲まれた内部空間内に配置されることができる。
本発明の実施形態に係る半導体メモリ素子は下部電極、前記下部電極の上面の上に配置される上部支持膜、及び前記上部支持膜上に配置され、前記上部支持膜を貫通する第１領域及び前記第１領域から前記下部電極の間に延長される第２領域内を満たす上部電極を含み、前記下部電極の各々は、前記第１領域と垂直に重畳する第１部分及び前記上部支持膜の内部に達する第２部分を含み、前記第１部分は前記上部支持膜と垂直には重畳せず、前記第２部分は前記上部支持膜と垂直に重畳し、前記上部支持膜は前記下部電極の各々に囲まれた内部空間内に配置されることができる。
本発明の実施形態に係る半導体メモリ素子は下部電極、前記下部電極の上面の上に配置される上部支持膜、及び前記上部支持膜上に配置され、前記上部支持膜を貫通する第１領域及び前記第１領域から前記下部電極の間に延長される第２領域内を満たす上部電極を含み、前記下部電極の各々は、前記第１領域と垂直に重畳する第１部分及び前記上部支持膜の内部に達する第２部分を含み、前記第１部分の外側壁は前記上部支持膜と離隔され、前記第２部分の外側壁は前記上部支持膜と接触し、前記上部支持膜は前記下部電極の各々に囲まれた内部空間内に配置されることができる。
本発明の実施形態によれば、キャパシターの下部電極を支持する上部支持膜が下部電極の上面の上に配置されて、下部電極の活用面積を増加させることができる。したがって、キャパシターのキャパシタンスを増加させることができる。
本発明の実施形態によれば、上部支持膜を下部電極の上面の上に配置して、下部電極と上部支持膜間の接触面積を減少させることができる。したがって、隣接する下部電極の間に配置された上部支持膜に加えられるストレスを最少化して、上部支持膜が介在する下部電極の間の距離と上部支持膜が提供されない下部電極の間の距離の差を減少させることができる。
本発明の実施形態によれば、上部支持膜が下部電極に囲まれた内部空間内に配置されることができる。したがって、上部支持膜と下部電極との間の接触面積を増加させて、上部支持膜の支持力を増加させることができる。
本発明の実施形態に係る半導体メモリ素子を示した平面図である。 本発明の実施形態に係る半導体メモリ素子を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。
図１は本発明の実施形態に係る半導体メモリ素子を示した平面図である。図２は本発明の実施形態に係る半導体メモリ素子を示した図面であって、図１のI−I’線方向に切断した断面図である。
図１及び図２を参照すれば、コンタクトプラグ１１０が基板１００上に配置される。基板１００は半導体基板であり、例えば、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、又はシリコンゲルマニウム（Ｓｉ−Ｇｅ）基板等である。一例として、コンタクトプラグ１１０は第１方向Ｘにジグザグ方向に配列される。例えば、図１を参照すれば、仮にコンタクトプラグ１１０が下部電極１２０の下にある場合、コンタクトプラグ１１０は下部電極１２０のジグザグパターン内に配列される。コンタクトプラグ１１０は半導体物質（例えば、多結晶シリコン）、金属半導体化合物（例えば、タングステンシリサイド）、導電性金属窒化膜（例えば、チタニウム窒化物、タンタル窒化物、又はタングステン窒化物等）又は金属（例えば、チタニウム、タングステン、又はタンタル等）の中で少なくとも１つを含むことができる。
層間絶縁膜１１２が基板１００の上に配置される。層間絶縁膜１１２は隣接するコンタクトプラグ１１０の間を満たす。例えば、層間絶縁膜１１２はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で少なくとも１つを含む。図面に図示しなかったが、互いに交差する複数のワードライン及びビットラインが基板１００の上に及び／又は基板１００内に形成されることができる。層間絶縁膜１１２はワードライン及びビットラインを覆うように形成される。不純物領域がワードラインの各々の両側の基板１００内に形成され、コンタクトプラグ１１０の各々は不純物領域の中で１つと連結される。
下部電極１２０がコンタクトプラグ１１０の上に配置される。下部電極１２０の各々は垂直部分ＶＰ及び垂直部分ＶＰの下端に連結された水平部分ＰＰを含む。垂直部分ＶＰは水平部分ＰＰの縁から上に延長される。水平部分ＰＰはコンタクトプラグ１１０の各々と連結される。下部電極１２０は断面視で、Ｕ字形状を有する。下部電極１２０は平面視で、環形状（ｒｉｎｇ ｔｙｐｅ）を有する。下部電極１２０は金属物質（例えば、コバルト、チタニウム、ニッケル、タングステン及びモリブデン）、金属窒化膜（例えば、チタニウム窒化膜（ＴｉＮ）、チタニウムシリコン窒化膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、及びタングステン窒化膜（ＷＮ））、貴金属膜（例えば、白金（Ｐｔ）、ルテニウム（Ｒｕ）及びイリジウム（Ｉｒ））、伝導性酸化膜（ＰｔＯ、ＲｕＯ２、ＩｒＯ２、ＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣｏ）、及び金属シリサイド膜の中の少なくとも１つを含むことができる。
図１に図示されたように、第１領域Ｒ１は隣接する４つの下部電極１２０の間の領域として定義される。隣接する４つの下部電極１２０は第１領域の周辺に沿って配列される。例えば、第１領域Ｒ１は第１方向Ｘに隣接する一対の下部電極１２０の間及び第１方向Ｘと交差する第２方向Ｙに隣接する一対の下部電極１２０の間に定義される。第１領域Ｒ１は複数個提供され、複数の第１領域Ｒ１は第１方向Ｘにジグザグに配列される。一例において、第１領域Ｒ１は上部電極１５０が提供される領域である。
上部支持膜ＵＳＰが下部電極１２０の上面の上に配置される。上部支持膜ＵＳＰは第１領域Ｒ１と重畳する第２領域Ｒ２を含む。第２領域Ｒ２は上部支持膜ＵＳＰの上に配置される上部電極１５０が貫通する領域である。第１領域Ｒ１と第２領域Ｒ２は互いに連結される。本発明の実施形態において、第１領域Ｒ１と第２領域Ｒ２は貫通ホールＴＨとして定義される。例えば、貫通ホールＴＨは第２領域Ｒ２から下部電極１２０の間に延長する第１領域Ｒ１を含む。例えば、図２を参照すれば、第１領域Ｒ１は層間絶縁膜１１２から第３方向Ｚに上に向かって連続的に延長し、第２領域Ｒ２は第１領域Ｒ１から上部支持膜ＵＳＰの上面に上に向かって連続的に延長する。例えば、第２領域Ｒ２の幅は第１方向Ｘへの第１領域Ｒ１の幅より大きいので、第１領域Ｒ１及び第２領域Ｒ２が平面上に互いに重畳する時、ただ第２領域Ｒ２が見える。
下部電極１２０の各々は貫通ホールＴＨと垂直に重畳する第１部分Ｐ１と第１部分Ｐ１を除外した第２部分Ｐ２を含む。例えば、図２に図示されたように、第１部分Ｐ１は第３方向Ｚに貫通ホールＴＨの側壁に沿って延長し、第２部分Ｐ２は第１部分Ｐ１の底面から水平に延長し、第３方向Ｚに上方に延長して曲がる。例えば、図２を再び参照すれば、第１部分Ｐ１は第２部分Ｐ２の垂直部分よりコンタクトプラグ１１０に対して相対的に短い（例えば、第１部分Ｐ１の上面が第２領域Ｒ２の下部エッジに接合によって）。例えば、図１及び図２を参照すれば、仮に下部電極１２０が中が空いたシリンダー形状を有する場合、貫通ホールＴＨと接触する中が空いたシリンダー形状の上部部分は第１部分Ｐ１であり、中が空いたシリンダー形状の残りの部分は第２部分Ｐ２である。
例えば、下部電極１２０の第１部分Ｐ１は第２領域Ｒ２と垂直に重畳する。下部電極１２０の第１部分Ｐ１は第３方向Ｚに沿って第２領域Ｒ２の下部エッジと重畳する。例えば、第２部分Ｐ２は上部支持膜ＵＳＰの内部に達する部分である。例えば、第２部分Ｐ２は第２領域Ｒ２と垂直には重畳しない部分である。即ち、第２部分Ｐ２は第１及び第３方向Ｘ、Ｙに沿って第２領域Ｒ２から離隔される。第１部分Ｐ１の最上面は第２部分Ｐ２の最上面より低いレベルに位置する。即ち、第１部分Ｐ１の最上面は第２部分Ｐ２の最上面より基板１００に隣接する。第１部分Ｐ１の上面は基板１００の上面に対して傾斜し、第２部分Ｐ２の上面は基板１００の上面に対して平行である。第１部分Ｐ１の上面の上に位置する貫通ホールＴＨの第１幅Ｗ１（即ち、第２領域Ｒ２の幅）は第１部分Ｐ１の上面の下に位置する貫通ホールＴＨの第２幅Ｗ２（即ち、第１領域Ｒ１の幅）より大きい（Ｗ１＞Ｗ２）。
上部支持膜ＵＳＰは下部電極１２０の第１部分Ｐ１と垂直には重畳せず、下部電極１２０の第２部分Ｐ２と垂直に重畳する。上部支持膜ＵＳＰは下部電極１２０の第１部分Ｐ１の上面を露出し、下部電極１２０の第２部分Ｐ２の上面と接触する。上部支持膜ＵＳＰは第２部分Ｐ２の外側壁１２５の上部を囲む。上部支持膜ＵＳＰは下部電極１２０の第２部分Ｐ２の間の空間内に配置される。上部支持膜ＵＳＰは第１部分Ｐ１の外側壁１２７と離隔され、第２部分Ｐ２の外側壁１２５の上部と接触する。
上部支持膜ＵＳＰは下部電極１２０の各々によって囲まれた内部空間ＩＮＳ内に一部分が配置される。上部支持膜ＵＳＰは内部空間ＩＮＳの上部を満たす。上部支持膜ＵＳＰは下部電極１２０の内側壁と接触し、下部電極１２０の底面と離隔される。下部電極１２０の底面は内部空間ＩＮＳの底面に対応する。内部空間ＩＮＳ内に配置された上部支持膜ＵＳＰの下面と下部電極１２０の底面との間に位置する内部空間ＩＮＳは空気で満たされる。
上部支持膜ＵＳＰと下部電極１２０の第２部分Ｐ２の内側壁との間の接触面積は上部支持膜ＵＳＰと第２部分Ｐ２の外側壁１２５との間の接触面積より大きい。例えば、図２を参照すれば、上部支持膜ＵＳＰは第２部分Ｐ２の外部側壁１２５と重畳することより第３方向Ｚに沿ってさらに深い深さまで、例えば第３方向Ｚに沿って深さＨ１くらい重畳する。内部空間ＩＮＳ内に配置された上部支持膜ＵＳＰの下面は第２部分Ｐ２の外側壁１２５の上に配置された上部支持膜ＵＳＰの下面のレベルと異なるレベルに位置する。例えば、内部空間ＩＮＳ内に配置された上部支持膜ＵＳＰの下面は第２部分Ｐ２の外側壁１２５の上に配置された上部支持膜ＵＳＰの下面より基板１００に隣接する。上部支持膜ＵＳＰは内部空間ＩＮＳの上部を満たすギャップフィル（ｇａｐｆｉｌｌ）特性を有する物質を含む。例えば、上部支持膜ＵＳＰはＳｉＯＣ、ＳｉＢＮ、ＳｉＣＮ、ｄｏｐｅｄ ＳｉＮ、及びＳｉの中で少なくとも１つを含む。
本発明の実施形態によれば、上部支持膜ＵＳＰが下部電極１２０の上面の上に配置されて、下部電極１２０の活用面積を増加させることができ、上部支持膜ＵＳＰが下部電極１２０で囲まれた内部空間ＩＮＳ内に配置されて、上部支持膜ＵＳＰと下部電極１２０との間の接触面積を増加させることができる。したがって、キャパシターのキャパシタンスを増加させながら、上部支持膜ＵＳＰの支持力を増加させることができる。
本発明の実施形態によれば、上部支持膜ＵＳＰが下部電極１２０の上面の上に配置されて、下部電極１２０と上部支持膜ＵＳＰとの間の接触面積を減少させることができる。したがって、下部電極１２０の第２部分Ｐ２の間に位置する上部支持膜ＵＳＰの一部分Ａ（図１参照）に加えられるストレスを減少させて、上部支持膜ＵＳＰが提供されない下部電極１２０の間の距離（即ち、下部電極１２０の第１部分Ｐ１の間の距離）と上部支持膜ＵＳＰが提供される下部電極１２０の間の距離（即ち、下部電極１２０の第２部分Ｐ２の間の距離）の差を最小化することができる。
下部支持膜ＬＳＰが下部電極１２０の外側壁の上に配置される。下部支持膜ＬＳＰは上部支持膜ＵＳＰと基板１００との間に配置される。下部支持膜ＬＳＰは上部支持膜ＵＳＰと離隔される。下部支持膜ＬＳＰは下部電極１２０の外側壁の一部と接触し、囲む。下部支持膜ＬＳＰは貫通部分ＴＰを有する。貫通部分ＴＰは貫通ホールＴＨと垂直に重畳する。貫通部分ＴＰと貫通ホールＴＨは互いに連結されて、１つのホールを構成されることができる。一例として、貫通部分ＴＰの幅Ｗ３は貫通ホールＴＨの第２幅Ｗ２より小さい。
上部電極１５０が上部支持膜ＵＳＰの上に配置される。上部電極１５０は上部支持膜ＵＳＰの第２領域Ｒ２を貫通し、下部支持膜ＬＳＰの貫通部分ＴＰ及び下部電極１２０の間の第１領域Ｒ１内を満たす。上部電極１５０は基板１００と下部支持膜ＬＳＰとの間の第１空間Ｓ１及び下部支持膜ＬＳＰと上部支持膜ＵＳＰとの間の第２空間Ｓ２を満たす。上部電極１５０は下部支持膜ＬＳＰ及び上部支持膜ＵＳＰによって露出された下部電極１２０の外側壁を覆う。上部電極１５０は不純物がドーピングされた半導体物質、金属物質、金属窒化膜、及び金属シリサイド物質の中で少なくともいずれか１つで形成される。上部電極１５０はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属物質で形成される。上部電極１５０はチタニウム窒化物（ＴｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、及びタングステン窒化物（ＷＮ）のような金属窒化物で形成される。また、上部電極１５０は白金（Ｐｔ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）からなされたグループの中から選択されたいずれか１つの金属物質で形成される。
誘電膜１４０が層間絶縁膜１１２と上部電極１５０との間、上部電極１５０と下部電極１２０の第１部分Ｐ１の外側壁１２７との間、下部電極１２０の第２部分Ｐ２の外側壁１２５と上部電極１５０との間、下部支持膜ＬＳＰと上部電極１５０との間、及び上部支持膜ＵＳＰと上部電極１５０との間に介在する。誘電膜１４０は下部電極１２０の第１部分Ｐ１の上面と接触し、下部電極１２０の第２部分Ｐ２の上面と離隔される。誘電膜１４０は下部電極１２０の第１部分Ｐ１の外側壁１２７、及び下部電極１２０の第２部分Ｐ２の外側壁１２５と接触する。誘電膜１４０は、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３及びＴｉＯ２のような金属酸化物とＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質からなされた組合から選択されたいずれか１つの単一膜又はこれら膜の組合で形成されることができる。
図３は本発明の実施形態に係る半導体メモリ素子を示した図面であって、図１のI−I’線方向に切断した断面図である。本実施形態では、先に図１及び図２を参照して説明した半導体メモリ素子と重複される技術的特徴に対する説明は省略する。
図３を参照すれば、上部支持膜ＵＳＰ’が下部電極１２０の第２部分Ｐ２の上面の上に配置される。上部支持膜ＵＳＰ’は第１上部支持膜ＵＳＰ１及び第２上部支持膜ＵＳＰ２を含む。第１上部支持膜ＵＳＰ１は下部電極１２０の第２部分Ｐ２の外側壁１２５の上に配置される。第１上部支持膜ＵＳＰ１は下部電極１２０の第２部分Ｐ２の外側壁１２５の上部と接触し、囲む。第１上部支持膜ＵＳＰ１は下部支持膜ＬＳＰと離隔される。第１上部支持膜ＵＳＰ１は、例えばＳｉＯＣ、ＳｉＢＮ、ＳｉＣＮ、ｄｏｐｅｄ ＳｉＮ、及びＳｉの中で少なくとも１つを含むことができる。
第２上部支持膜ＵＳＰ２が第１上部支持膜ＵＳＰ１の上に配置される。第２上部支持膜ＵＳＰ２は下部電極１２０の第１部分Ｐ１と垂直には重畳せず、下部電極１２０の第２部分Ｐ２と垂直に重畳する。第２上部支持膜ＵＳＰ２は第２部分Ｐ２の上面と接触し、第１部分Ｐ１の上面を露出する。例えば、離隔空間ＳＳが第２上部支持膜ＵＳＰ２と第１部分Ｐ１の上面の間に提供される。第２上部支持膜ＵＳＰ２は内部空間ＩＮＳ内に配置されない。例えば、第２上部支持膜ＵＳＰ２は下部電極１２０の内側壁及び底面と離隔される。第１上部支持膜ＵＳＰ１と第２上部支持膜ＵＳＰ２は互いに接触する。一例において、第２上部支持膜ＵＳＰ２は第１上部支持膜ＵＳＰ１と同一な物質を含むことができる。一例において、第２上部支持膜ＵＳＰ２は第１上部支持膜ＵＳＰ２と異なる物質を含むことができる。第２上部支持膜ＵＳＰ２は例えば、ＳｉＯＣ、ＳｉＢＮ、ＳｉＣＮ、ｄｏｐｅｄＳｉＮ、及びＳｉの中で少なくとも１つを含むことができる。
誘電膜１４０が層間絶縁膜１１２と上部電極１５０との間、下部電極１２０の第１部分Ｐ１の外側壁１２７と上部電極１５０との間、下部電極１２０の第２部分Ｐ２の外側壁１２５と上部電極１５０との間、下部支持膜ＬＳＰと上部電極１５０との間、及び上部支持膜ＵＳＰと上部電極１５０との間に介在する。誘電膜１４０は離隔空間ＳＳを満たす。誘電膜１４０は内部空間ＩＮＳ内に配置されない。誘電膜１４０は下部電極１２０の第１部分Ｐ１の上面と接触し、下部電極１２０の内側壁と離隔される。
図４乃至図９は本発明の実施形態に係る半導体素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。
図４を参照すれば、層間絶縁膜１１２が基板１００の上に形成される。基板１００は半導体基板であり、例えば、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、又はシリコンゲルマニウム（Ｓｉ−Ｇｅ）基板等である。層間絶縁膜１１２はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中で少なくとも１つを含む。
コンタクトプラグ１１０が層間絶縁膜１１２内に形成される。コンタクトプラグ１１０は半導体物質（例えば、多結晶シリコン）、金属半導体化合物（例えば、タングステンシリサイド）、導電性金属窒化膜（例えば、チタニウム窒化物、タンタル窒化物、又はタングステン窒化物等）又は金属（例えば、チタニウム、タングステン、又はタンタル等）の中で少なくとも１つを含むことができる。図面に図示しなかったが、互いに交差する複数のワードライン及びビットラインが基板１００の上に及び／又は基板１００内に形成されることができる。層間絶縁膜１１２はワードライン及びビットラインを覆うように形成される。不純物領域（図示せず）がワードラインの各々の両側の基板１００内に形成され、コンタクトプラグ１１０の各々は不純物領域の中で１つと連結される。
モールド構造体ＭＳが層間絶縁膜１１２の上に形成される。モールド構造体ＭＳは層間絶縁膜１１２の上に順に積層された第１モールド膜２０１、下部支持膜ＬＳＰ、第２モールド膜２０５、第３モールド膜２０７、及び第１マスク膜２０９を含む。モールド構造体ＭＳは電極ホールＥＨを有する。コンタクトプラグ１１０の上面は電極ホールＥＨによって露出される。電極ホールＥＨは第１マスク膜２０９の上に形成されたマスクパターン（図示せず）を蝕刻（又はエッチング）マスクとして使用して、第１マスク膜２０９、第３モールド膜２０７、第２モールド膜２０５、下部支持膜ＬＳＰ、及び第１モールド膜２０１を異方性蝕刻して形成される。異方性蝕刻工程は第１マスク膜２０９を蝕刻する蝕刻ガスと第１及び第２モールド膜２０１、２０５を蝕刻する蝕刻ガスと下部支持膜ＬＳＰ及び第３モールド膜２０７を蝕刻する蝕刻ガスが使用されることができる。
第１及び第２モールド膜２０１、２０５は、例えばシリコン酸化膜又はゲルマニウム（Ｇｅ）が含まれた酸化膜を含む。下部支持膜ＬＳＰは第１及び第２モールド膜２０１、２０５に対して蝕刻選択性を有する物質で形成される。例えば、下部支持膜ＬＳＰはシリコン炭化窒化膜（ＳｉＣＮ）である。第３モールド膜２０７は、例えばシリコン窒化膜（ＳｉＮ）である。第１マスク膜２０９は、例えばポリシリコン膜である。
図５を参照すれば、異方性蝕刻工程の後に、第１マスク膜２０９が除去される。したがって、第３モールド膜２０７の上面が露出される。第１マスク膜２０９は乾式蝕刻（又はドライエッチング）工程によって除去されることができる。例えば、第１マスク膜２０９は弗素系列のガスを使用し、例えばＣＦ４、ＣＦ４／Ｏ２、ＳＦ６、Ｃ２Ｆ６／Ｏ２、又はＮＦ３である。これと異なりに、第１マスク膜２０９は電極ホールＥＨを形成する異方性蝕刻工程の時、同時に蝕刻されて除去されることができる。
下部電極１２０が電極ホールＥＨ内に形成される。下部電極１２０は電極ホールＥＨの側壁と底面をコンフォーマルに覆うように形成される。電極ホールＥＨの横縦比が大きいので、下部電極１２０を形成するための蒸着工程は段差塗布性（ａ ｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた膜−形成技術を使用することができる。例えば、下部電極１２０は化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）を使用して形成されることができる。一例において、下部電極１２０は、断面視で、Ｕ字形状を有する。
下部電極１２０は金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを含む。例えば、下部電極１２０はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）物質で形成されることができる。他の例として、下部電極１２０はチタニウム窒化膜（ＴｉＮ）、チタニウムシリコン膜（ＴｉＳｉＮ）、チタニウムアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＡｌＮ）、及びタングステン窒化膜（ＷＮ）のような金属窒化膜で形成されることができる。また、下部電極１２０は白金（Ｐｔ）、ルテニウム（Ｒｕ）及びイリジウム（Ｉｒ）からなされたグループで選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜で形成されることができる。また、下部電極１２０はＰｔＯ、ＲｕＯ２、又はＩｒＯ２のような貴金属伝導性酸化膜とＳＲＯ（ＳｒＲｕＯ３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ３）、ＣＲＯ（ＣａＲｕＯ３）、ＬＳＣｏのような伝導性酸化膜で形成されることができる。
第３モールド膜２０７の上部を蝕刻して、第３モールド膜２０７の厚さを減少する。下部電極１２０の上部外側壁が第３モールド膜２０７によって露出される。下部電極１２０の外部側壁の上部部分は第３モールド膜２０７の上面の上に延長する。第３モールド膜２０７の上部は湿式蝕刻又は乾式蝕刻工程を使用して蝕刻されることができる。湿式蝕刻（又はウェットエッチング）を使用する場合、第３モールド膜２０７は、例えばブッ酸（ＨＦ）を使用して蝕刻されることができる。乾式蝕刻である場合、第３モールド膜２０７は、例えばエッチバック（ｅｔｃｈ ｂａｃｋ）工程を使用して蝕刻されることができる。
図６を参照すれば、上部支持膜ＵＳＰが第３モールド膜２０７の上に形成される。上部支持膜ＵＳＰは第３モールド膜２０７によって露出された下部電極１２０の上部外側壁と、下部電極１２０の上面、及び第３モールド膜２０７の上面を覆う。上部支持膜ＵＳＰは下部電極１２０で囲まれた内部空間ＩＮＳ内を一部が配置されることができる。例えば、上部支持膜ＵＳＰは内部空間ＩＮＳの上部を満たす。したがって、内部空間ＩＮＳは上部支持膜ＵＳＰによって密閉される。例えば、図５及び図６を参照すれば、第３モールド膜２０７の最上面の高さのため、内部スペーサーＩＮＳの上部部分内に蒸着された上部支持膜ＵＳＰの量は第３モールド膜２０７の上に蒸着された上部支持膜ＵＳＰの量より大きい。例えば、上部支持膜ＵＳＰは第３モールド膜２０７の上面よりも内部スペーサーＩＮＳの上部部分内でさらに大きい深さに蒸着される。
一例において、上部支持膜ＵＳＰは内部空間ＩＮＳの上部を満たすギャップフィル（ｇａｐｆｉｌｌ）特性を有する物質で形成されることができる。一例において、上部支持膜ＵＳＰは第１モールド膜２０１、第２モールド膜２０５、及び第３モールド膜２０７に対して蝕刻選択性を有する物質で形成されることができる。上部支持膜ＵＳＰは、例えばＳｉＯＣ、ＳｉＢＮ、ＳｉＣＮ、不純物がドーピングされたＳｉＮ又はＳｉを含む。上部支持膜ＵＳＰは、例えば化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）を利用して形成されることができる。
第２マスク膜２１３が上部支持膜ＵＳＰの上に形成される。第２マスク膜２１３は上部支持膜ＵＳＰに対する蝕刻選択性を有する物質で形成される。第２マスク膜２１３は、例えば非晶質炭素膜（ＡＣＬ、Ａｍｏｒｐｈｏｕｓ Ｃａｒｂｏｎ Ｌａｙｅｒ）である。フォトレジストパターン２１５が第２マスク膜２１３の上に形成される。フォトレジストパターン２１５はオープニング２１７を有する。オープニング２１７は第１方向Ｘ（図１参照）に隣接する一対の下部電極１２０と第１方向Ｘに交差する第２方向Ｙ（図１参照）に隣接する一対の下部電極１２０で囲まれた上部支持膜ＵＳＰの一部分と垂直に重畳する。
図７を参照すれば、フォトレジストパターン２１５を蝕刻マスクとして使用して、第２マスク膜２１３、上部支持膜ＵＳＰ、及び第３モールド膜２０７を順に蝕刻する。したがって、第２マスク膜２１３、上部支持膜ＵＳＰ、及び第３モールド膜２０７を貫通する貫通ホールＴＨが形成される。フォトレジストパターン２１５は蝕刻工程の時、同時に蝕刻されて除去され、第２マスク膜２１３の上面が露出される。蝕刻工程は、例えば乾式蝕刻工程が遂行されることができる。乾式蝕刻工程は、例えばＣｘＦｙ系列のガス又はＣＨｘＦｙ系列のガスを使用して遂行されることができる。
貫通ホールＴＨによってオープニング２１７（図６参照）と垂直に重畳する下部電極１２０の一部分が露出される。貫通ホールＴＨによって第２モールド膜２０５の上面の一部分、第３モールド膜２０７の一部分、及び上部支持膜ＵＳＰの一部分が露出される。蝕刻工程の時、オープニング２１７（図６参照）と重畳する下部電極１２０の上部が蝕刻される。貫通ホールＴＨによって露出された下部電極１２０の一部分の上面は上部支持膜ＵＳＰによって覆われた下部電極１２０の一部分の上面より低いレベルに位置する。
図８を参照すれば、第２マスク膜２１３を除去する。したがって、上部支持膜ＵＳＰの上面が露出される。第２マスク膜２１３は、例えばアッシング（ａｓｈｉｎｇ）及びストリップ（ｓｔｒｉｐ）工程を利用して除去されることができる。貫通ホールＴＨに露出された第３モールド膜２０７及び第２モールド膜２０５を除去する。第３モールド膜２０７及び第２モールド膜２０５が除去されて、下部支持膜ＬＳＰと上部支持膜ＵＳＰとの間に第２空間Ｓ２が形成される。貫通ホールＴＨ及び第２空間Ｓ２を通じて下部支持膜ＬＳＰの上に配置された下部電極１２０の外側壁、下部支持膜ＬＳＰの上面、及び下部電極１２０の間に配置された上部支持膜ＵＳＰの下面が露出される。第３モールド膜２０７及び第２モールド膜２０５は上部支持膜ＵＳＰ及び下部支持膜ＬＳＰに対して蝕刻選択性を有する蝕刻溶液を使用した湿式蝕刻工程で除去されることができる。例えば、第３モールド膜２０７及び第２モールド膜２０５はブッ酸（ＨＦ）を使用して除去されることができる。
図９を参照すれば、貫通ホールＴＨに露出された下部支持膜ＬＳＰの一部分を蝕刻する。したがって、貫通部分ＴＰが下部支持膜ＬＳＰ内に形成される。貫通部分ＴＰは貫通ホールＴＨと垂直に重畳する。貫通部分ＴＰによって第１モールド膜２０１の上面一部分が露出される。過蝕刻（ｏｖｅｒ ｅｔｃｈ）によって第１モールド膜２０１の上部の一部分が除去される。
下部支持膜ＬＳＰの貫通部分ＴＰによって露出された第１モールド膜２０１を除去する。第１モールド膜２０１が除去されて、層間絶縁膜１１２と下部支持膜ＬＳＰとの間の第１空間Ｓ１が形成される。貫通ホールＴＨ及び第１空間Ｓ１を通じて、下部支持膜ＬＳＰの下に配置された下部電極１２０の外側壁、層間絶縁膜１１２の上面、及び下部支持膜ＬＳＰの下面が露出される。第１モールド膜２０１は層間絶縁膜１１２、下部支持膜ＬＳＰ、及び上部支持膜ＵＳＰに対して蝕刻選択性を有する蝕刻溶液を使用した湿式蝕刻工程で除去されることができる。例えば、第１モールド膜２０１はブッ酸（ＨＦ）を利用して除去されることができる。
再び図２を参照すれば、誘電膜１４０が基板１００の上に形成される。例えば、誘電膜１４０は層間絶縁膜１１２の上面、下部電極１２０の外側壁、下部支持膜ＬＳＰの上面、下面、及び側面、及び上部支持膜ＵＳＰの上面、下面、及び側面をコンフォーマルに覆う。誘電膜１４０は貫通ホールＴＨを通じて誘電物質が提供されて形成される。誘電膜１４０は化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）等のような段差塗布性（ａ ｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた膜−形成技術を使用して形成されることができる。誘電膜１４０は、例えばＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３及びＴｉＯ２のような金属酸化物とＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴのようなペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質からなされた組合から選択されたいずれか１つの単一膜又はこれら膜の組合を含むことができる。
上部電極１５０が誘電膜１４０の上に形成される。上部電極１５０は貫通ホールＴＨ、第１空間Ｓ１、及び第２空間Ｓ２を満たし、誘電膜１４０の上面を覆う。上部電極１５０は不純物がドーピングされた半導体物質、金属物質、金属窒化膜、及び金属シリサイド物質の中で少なくともいずれか１つで形成される。上部電極１５０はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンのような高融点金属物質で形成される。上部電極１５０はチタニウム窒化物（ＴｉＮ）、チタニウムアルミニウム窒化物（ＴｉＡｌＮ）、及びタングステン窒化物（ＷＮ）のような金属窒化物で形成される。また、上部電極１５０は白金（Ｐｔ）、ルテニウム（Ｒｕ）、及びイリジウム（Ｉｒ）からなされたグループの中から選択されたいずれか１つの金属物質で形成される。
図１０乃至図１５は本発明の実施形態に係る半導体メモリ素子の製造方法を示した図面であって、図１のI−I’線方向に切断した断面図である。説明の簡易化のために、本発明の一実施形態に係る半導体メモリ素子の製造方法で説明された同一な構成要素に対しては同一な図面符号を使用し、重複される説明は省略する。
図１０を参照すれば、モールド構造体ＭＳが層間絶縁膜１１２の上に形成される。モールド構造体ＭＳは層間絶縁膜１１２の上に順に積層された第１モールド膜２０１、下部支持膜ＬＳＰ、第２モールド膜２０５、第３モールド膜２０７、第１上部支持膜ＵＳＰ１、及び第１マスク膜２０９を含む。第１上部支持膜ＵＳＰ１は第３モールド膜２０７及び第２モールド膜２０５に対して蝕刻選択性を有する物質を含む。例えば、第１上部支持膜ＵＳＰ１は、例えばＳｉＯＣ、ＳｉＢＮ、ＳｉＣＮ、不純物がドーピングされたＳｉＮ又はＳｉを含む。
電極ホールＥＨがモールド構造体ＭＳ内に形成される。電極ホールＥＨはモールド構造体ＭＳの上に形成されたマスクパターン（図示せず）を蝕刻マスクとして使用して、第１マスク膜２０９、第１上部支持膜ＵＳＰ１、第３モールド膜２０７、第２モールド膜２０５、下部支持膜ＬＳＰ、及び第１モールド膜２０１を異方性蝕刻して形成される。コンタクトプラグ１１０の上面が電極ホールＥＨによって露出される。電極ホールＥＨを形成した後に、第１マスク膜２０９は除去される。したがって、第１上部支持膜ＵＳＰ１の上面が露出される。
図１１を参照すれば、下部電極１２０が電極ホールＥＨ内に形成される。下部電極１２０は電極ホールＥＨの側壁及び底面をコンフォーマルに覆うように形成される。
図１２を参照すれば、第２上部支持膜ＵＳＰ２が下部電極１２０の上面及び第１上部支持膜ＵＳＰ１の上面の上に形成される。第２上部支持膜ＵＳＰ２は下部電極１２０によって囲まれた内部空間ＩＮＳ内に配置されない。内部空間ＩＮＳは第２上部支持膜ＵＳＰ２によって密閉される。第２上部支持膜ＵＳＰ２は第１モールド膜２０１、第２モールド膜２０５、及び第３モールド膜２０７に対して蝕刻選択性を有する物質で形成される。一例において、第２上部支持膜ＵＳＰ２は第１上部支持膜ＵＳＰ１と同一な物質で形成されることができる。一例において、第２上部支持膜ＵＳＰ２は第１上部支持膜ＵＳＰ１と異なる物質で形成されることができる。第２上部支持膜ＵＳＰ２は、例えばＳｉＯＣ、ＳｉＢＮ、ＳｉＣＮ、不純物がドーピングされたＳｉＮ又はＳｉを含む。上部支持膜ＵＳＰ２は、例えば化学気相蒸着（ＣＶＤ）又は物理気相蒸着（ＰＶＤ）を利用して形成されることができる。第２マスク膜２１３及びフォトレジストパターン２１５が第２上部支持膜ＵＳＰ２の上に順に形成される。
図１３を参照すれば、フォトレジストパターン２１５を蝕刻マスクとして使用して、第２マスク膜２１３、第２上部支持膜ＵＳＰ２、第１上部支持膜ＵＳＰ１、及び第３モールド膜２０７を順に蝕刻する。したがって、第２マスク膜２１３、第２上部支持膜ＵＳＰ２、第１上部支持膜ＵＳＰ１、及び第３モールド膜２０７を貫通する貫通ホールＴＨが形成される。蝕刻工程は、例えば乾式蝕刻工程が遂行されることができる。乾式蝕刻工程は、例えばＣｘＦｙ系列のガス又はＣＨｘＦｙ系列のガスを使用して遂行されることができる。貫通ホールＴＨによってフォトレジストパターン２１５のオープニング２１７（図１２参照）と隣接する下部電極１２０の一部分が露出される。貫通ホールＴＨによって第２上部支持膜ＵＳＰ２の一部分、第１上部支持膜ＵＳＰ１の一部分、第３モールド膜２０７の一部分、及び第２モールド膜２０５の上面一部分が露出される。
蝕刻工程の時、オープニング２１７（図６参照）と隣接する下部電極１２０の一部分が蝕刻される。したがって、貫通ホールＴＨと重畳する下部電極１２０の一部分の上面が第２上部支持膜ＵＳＰ２によって覆われた下部電極１２０の上面より低いレベルに位置する。一例において、貫通ホールＴＨと重畳する下部電極１２０の一部分が第２上部支持膜ＵＳＰ２と離隔される。したがって、貫通ホールＴＨと重畳する下部電極１２０の一部分と第２上部支持膜ＵＳＰ２との間に離隔空間ＳＳが形成される。内部空間ＩＮＳは離隔空間ＳＳを通じて貫通ホールＴＨと連結される。
図１４を参照すれば、第２マスク膜２１３を除去する。したがって、第２上部支持膜ＵＳＰ２の上面が露出される。貫通ホールＴＨに露出された第３モールド膜２０７及び第２モールド膜２０５を除去する。第１及び第２上部支持膜ＵＳＰ１、ＵＳＰ２は第３モールド膜２０７及び第２モールド膜２０５に対する蝕刻選択性を有する物質を含むので、第３モールド膜２０７及び第２モールド膜２０５が蝕刻される時に除去されない。
第３モールド膜２０７及び第２モールド膜２０５が除去されて、下部支持膜ＬＳＰと第１上部支持膜ＵＳＰ１との間に第２空間Ｓ２が形成される。貫通ホールＴＨ及び第２空間Ｓ２を通じて、下部支持膜ＬＳＰの上に位置する下部電極１２０の外側壁、下部支持膜ＬＳＰの上面、及び第１上部支持膜ＵＳＰ１の下面が露出される。
図１５を参照すれば、貫通ホールＴＨに露出された下部支持膜ＬＳＰの一部分を蝕刻する。したがって、貫通部分ＴＰが下部支持膜ＬＳＰ内に形成される。第１モールド膜２０１の上面一部分が貫通部分ＴＰによって露出される。下部支持膜ＬＳＰの貫通部分ＴＰによって露出された第１モールド膜２０１を除去する。第１モールド膜２０１が除去されて、層間絶縁膜１１２と下部支持膜ＬＳＰとの間の第１空間Ｓ１が形成される。第１空間Ｓ１及び貫通ホールＴＨを通じて下部支持膜ＬＳＰの下に配置された下部電極１２０の外側壁、層間絶縁膜１１２の上面、及び下部支持膜ＬＳＰの下面が露出される。
再び図３を参照すれば、誘電膜１４０が基板１００の上に形成される。例えば、誘電膜１４０は層間絶縁膜１１２の上面、下部電極１２０の外側壁、下部支持膜ＬＳＰの上面、下面及び側面、及び第１上部支持膜ＵＳＰ１の下面及び第２上部支持膜ＵＳＰ２の上面、及び側面をコンフォーマルに覆う。誘電膜１４０は第２上部支持膜ＵＳＰ２と貫通ホールＴＨと重畳する下部電極１２０との間の離隔空間ＳＳ内を満たす。上部電極１５０が誘電膜１４０の上に形成される。上部電極１５０は貫通ホールＴＨ、第１空間Ｓ１、及び第２空間Ｓ２を満たし、誘電膜１４０の上面を覆う。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施できることは理解するべきである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
１００ 基板
１１０ コンタクトプラグ
１１２ 層間絶縁膜
１２０ 下部電極
１４０ 誘電膜
１５０ 上部電極
ＬＳＰ 下部支持膜
ＴＨ 貫通ホール
ＵＳＰ 上部支持膜

Claims (18)

  1. 内部空間を包囲する下部電極と、
    前記下部電極の上面の上に配置される上部支持膜と、
    前記上部支持膜の上に配置され、前記上部支持膜を貫通する第２領域及び前記第２領域から前記下部電極に延びる第１領域内を満たす上部電極と、を含み、
    前記下部電極の各々は、
    前記第２領域と垂直に重畳する第１部分と、
    前記上部支持膜によってカバーされる第２部分と、を含み、
    前記第１部分の上面は、前記上部支持膜によって露出され、
    前記第２部分の上面は、前記上部支持膜と接触し、
    前記上部支持膜は、前記下部電極の各々に囲まれた内部空間内に配置され、前記下部電極の内側壁と接触し、且つ前記下部電極の底面と離隔されている、半導体メモリ素子。
  2. 前記第１部分の前記上面は、前記第２部分の前記上面より低いレベルに位置する請求項１に記載の半導体メモリ素子。
  3. 前記上部支持膜は、前記第２部分の上部の外側壁の上に配置される請求項１又は２に記載の半導体メモリ素子。
  4. 前記内部空間内に配置された前記上部支持膜の下面は、前記第２部分の前記上部の前記外側壁の上に配置された前記上部支持膜の下面より低いレベルに位置する請求項３に記載の半導体メモリ素子。
  5. 前記下部電極の外側壁の上に配置され、前記上部支持膜の下に位置する下部支持膜をさらに含む請求項１ないし４のうち何れか一項に記載の半導体メモリ素子。
  6. 前記第１部分の外側壁の上に配置された前記下部支持膜の一部分は、前記上部電極によって貫通され、
    前記第２部分の外側壁の上に配置される前記下部支持膜の一部分は、前記上部電極によって貫通されない請求項５に記載の半導体メモリ素子。
  7. 前記上部支持膜は、ＳｉＯＣ、ＳｉＢＮ、ＳｉＣＮ、ｄｏｐｅｄ ＳｉＮ、及びＳｉの中で少なくとも１つを含む請求項１ないし６のうち何れか一項に記載の半導体メモリ素子。
  8. 前記第２部分の側壁は、前記上部支持膜と接触する請求項１ないし７のうち何れか一項に記載の半導体メモリ素子。
  9. 前記上部支持膜と接触する前記第２部分の内側壁の接触面積は、前記上部支持膜と接触する前記第２部分の外側壁の接触面積より大きい請求項８に記載の半導体メモリ素子。
  10. 前記下部電極の各々は、断面視で、Ｕ字形状である請求項１ないし９のうち何れか一項に記載の半導体メモリ素子。
  11. 前記上部電極と前記下部電極との間及び前記上部電極と前記上部支持膜との間に介在する誘電膜をさらに含み、
    前記誘電膜は、前記第１部分の前記上面と接触し、
    前記誘電膜は、前記第２部分の前記上面と離隔される請求項１ないし１０のうち何れか一項に記載の半導体メモリ素子。
  12. 前記内部空間内に配置された前記上部支持膜の下面と前記下部電極の各々の底面との間に配置された前記内部空間は、空気で満たされる請求項１ないし１１のうち何れか一項に記載の半導体メモリ素子。
  13. 前記第２部分は、前記第１領域と垂直には重畳していない請求項１ないし１２のうち何れか一項に記載の半導体メモリ素子。
  14. 内部空間を包囲する下部電極と、
    前記下部電極の上面の上に配置される上部支持膜と、
    前記上部支持膜の上に配置され、前記上部支持膜を貫通する第２領域及び前記第２領域から前記下部電極に延びる第１領域内を満たす上部電極と、を含み、
    前記下部電極の各々は、
    前記第２領域と垂直に重畳する第１部分と、
    前記上部支持膜によってカバーされる第２部分と、を含み、
    前記第１部分は、前記上部支持膜と垂直には重畳せず、前記第２部分は、前記上部支持膜と垂直に重畳し、
    前記上部支持膜は、前記下部電極の各々に囲まれた内部空間内に配置され、前記下部電極の内側壁と接触し、且つ前記下部電極の底面と離隔されている、半導体メモリ素子。
  15. 前記第１部分の上面は、前記第２部分の上面より低いレベルに位置する請求項１４に記載の半導体メモリ素子。
  16. 前記上部支持膜は、前記第２部分の上部の外側壁の上に配置される請求項１４に記載の半導体メモリ素子。
  17. 前記内部空間内に配置された前記上部支持膜の下面は、前記第２部分の前記外側壁の上に配置された前記上部支持膜の下面より低いレベルに位置する請求項１６に記載の半導体メモリ素子。
  18. 内部空間を包囲する下部電極と、
    前記下部電極の上面の上に配置される上部支持膜と、
    前記上部支持膜の上に配置され、前記上部支持膜を貫通する第２領域及び前記第２領域から前記下部電極に延びる第１領域内を満たす上部電極と、を含み、
    前記下部電極の各々は、
    前記第２領域と垂直に重畳する第１部分と、
    前記上部支持膜によってカバーされる第２部分と、を含み、
    前記第１部分の外側壁は、前記上部支持膜と離隔され、前記第２部分の外側壁は、前記上部支持膜と接触し、
    前記上部支持膜は、前記下部電極の各々に囲まれた内部空間内に配置され、前記下部電極の内側壁と接触し、且つ前記下部電極の底面と離隔されている、半導体メモリ素子。
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