CN117915660A - 半导体存储器件 - Google Patents

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CN117915660A CN202311828228.5A CN202311828228A CN117915660A CN 117915660 A CN117915660 A CN 117915660A CN 202311828228 A CN202311828228 A CN 202311828228A CN 117915660 A CN117915660 A CN 117915660A
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金长燮
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Abstract

半导体存储器件包括：下电极，每个下电极围绕内部空间；位于下电极的顶表面上的上支撑层，上支撑层位于由下电极围绕的内部空间中；在上支撑层上的上电极，上电极填充第一区域和第二区域，第二区域穿透上支撑层，并且第一区域从第二区域延伸到下电极之间。每个下电极包括：与第二区域垂直交叠的第一部分，第一部分的顶表面由上支撑层暴露；由上支撑层覆盖的第二部分，第二部分的顶表面与上支撑层接触。

Description

半导体存储器件
本申请是申请日为2019年6月26日、申请号为201910559540.6、发明名称为“半导体存储器件”的专利申请的分案申请。
技术领域
实施方式涉及半导体存储器件，更具体地，涉及具有改善的电特性的半导体存储器件。
背景技术
电子工业(例如，便携式电话和笔记本)中越来越需要轻、小、高速、多功能、高性能、高可靠性和低价格的电子元件。为了满足这些要求，可能需要增加半导体存储器件的集成密度。另外，可能需要提高半导体存储器件的性能。
可以增加电容器的电容以提高包括电容器的高度集成的半导体存储器件的可靠性。例如，随着电容器的下电极的高宽比增加，电容器的电容可以增加。因此，对形成具有高高宽比的电容器的工艺技术进行了各种研究。
发明内容
在一个方面，半导体存储器件可以包括下电极、设置在下电极的顶表面上的上支撑层、以及设置在上支撑层上并填充穿透上支撑层的第一区域和从第一区域延伸到下电极之间的第二区域的上电极。每个下电极可以包括与第一区域交叠的第一部分以及由上支撑层覆盖的第二部分。第一部分的顶表面可以通过上支撑层暴露，并且第二部分的顶表面可以与上支撑层接触。上支撑层可以设置在由每个下电极围绕的内部空间中。
在一个方面，半导体存储器件可以包括下电极、设置在下电极的顶表面上的上支撑层、以及设置在上支撑层上并填充穿透上支撑层的第一区域和从第一区域延伸到下电极之间的第二区域的上电极。每个下电极可以包括与第一区域交叠的第一部分以及由上支撑层覆盖的第二部分。第一部分可以不与上支撑层垂直交叠，并且第二部分可以与上支撑层垂直交叠。上支撑层可以设置在由每个下电极围绕的内部空间中。
在一个方面，半导体存储器件可以包括下电极、设置在下电极的顶表面上的上支撑层、以及设置在上支撑层上并填充穿透上支撑层的第一区域和从第一区域延伸到下电极之间的第二区域的上电极。每个下电极可以包括与第一区域交叠的第一部分以及由上支撑层覆盖的第二部分。第一部分的外侧壁可以与上支撑层间隔开，并且第二部分的外侧壁可以与上支撑层接触。上支撑层可以设置在由每个下电极围绕的内部空间中。
附图说明
通过参考附图详细描述示例性实施方式，特征对于本领域技术人员将变得显而易见，其中：
图1示出了根据一些实施方式的半导体存储器件的平面图。
图2示出了沿图1中的线I-I'的截面图。
图3示出了根据一些实施方式的半导体存储器件的对应于图1的线I-I'的截面图。
图4至图9示出了根据一些实施方式的制造半导体存储器件的方法中的多个阶段的对应于图1的线I-I'的截面图。
图10至图15示出了根据一些实施方式的制造半导体存储器件的方法中的多个阶段的对应于图1的线I-I'的截面图。
具体实施方式
图1是示出根据一些实施方式的半导体存储器件的平面图，例如，动态随机存取存储器(DRAM)。图2是沿图1的线I-I'截取的截面图，示出了根据一些实施方式的半导体存储器件。
参考图1和图2，接触插塞110可以设置在基板100上。基板100可以是半导体基板，例如硅基板、锗基板或硅锗(SiGe)基板。例如，当在平面图中观察时，接触插塞110可以在第一方向X上或在交叉第一方向X的第二方向Y上布置为Z字形形式。例如，参考图1，如果接触插塞110在下电极120下方(如图2所示)，则接触插塞110可以布置在下电极120的Z字形图案中。例如，接触插塞110可以包括掺杂半导体材料(例如，掺杂多晶硅)、金属-半导体化合物(例如，钨硅化物)、导电金属氮化物(例如，钛氮化物、钽氮化物或钨氮化物)、和金属(例如钛、钨或钽)中的至少一种。
如图2中所示，层间绝缘层112可以设置在基板100上。层间绝缘层112可以填充接触插塞110之间的空间。例如，层间绝缘层112可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。即使未在图中示出，也可以在基板100上和/或在基板100中形成字线和与字线交叉的位线。层间绝缘层112可以形成为覆盖字线和位线。可以在每个字线的两侧在基板100中形成掺杂区，并且每个接触插塞110可以连接到掺杂区之一。
下电极120可以设置在接触插塞110上。每个下电极120可以包括垂直部分VP和连接到垂直部分VP的底端的水平部分PP。垂直部分VP可以从水平部分PP的边缘例如沿着第三方向Z向上延伸。水平部分PP可以连接到每个接触插塞110。当在截面图中观察时，每个下电极120可以具有U形状(图2)。当在平面图中观察时，每个下电极120可以具有环形形状(图1)。例如，下电极120可以包括以下中的至少一种：金属材料(例如，钴、钛、镍、钨或钼)、金属氮化物(例如，钛氮化物(TiN)、钛-硅氮化物(TiSiN)、钛-铝氮化物(TiAlN)、钽氮化物(TaN)、钽-铝氮化物(TaAlN)或钨氮化物(WN))、贵金属(例如，铂(Pt)、钌(Ru)或铱(Ir))、导电氧化物(例如，PtO、RuO2、IrO2、SrRuO3(SRO)、(Ba，Sr)RuO3(BSRO)、CaRuO3(CRO)或LSCo)、和金属硅化物。
如图1中所示，第一区域R1可以被定义为彼此相邻的四个下电极120之间的区域，例如，四个相邻的下电极120可以沿着第一区域R1的周边布置(图1中的实线椭圆表示区域R1的大致位置)。例如，第一区域R1可以被限定在沿第一方向X彼此相邻的一对下电极120之间以及沿第二方向Y彼此相邻的一对下电极120之间。第一区域R1可以设置为多个，并且多个第一区域R1可以在第一方向X上布置为Z字形形式。在一些实施方式中，第一区域R1可以是其中设置有上电极150的区域。
如图2中所示，上支撑层USP可以设置在下电极120的顶表面上。上支撑层USP可以包括例如沿着第三方向Z与第一区域R1交叠的第二区域R2(图2)。设置在上支撑层USP上的上电极150可以穿过第二区域R2。第一区域R1和第二区域R2可以彼此连接，例如彼此流体连通。在一些实施方式中，第一区域R1和第二区域R2可以被定义为通孔TH。例如，通孔TH可以包括从第二区域R2延伸到下电极120之间的第一区域R1。例如，如图2所示，第一区域R1可以从中间绝缘层112沿第三方向Z向上例如连续地延伸，并且第二区域R2可以从第一区域R1向上例如连续地延伸到上支撑层USP的顶部。例如，第二区域R2可以在第一方向X上比第一区域R1宽，因此当在俯视图中第一区域R1和第二区域R2彼此交叠时，可以仅看到第二区域R2(如由图1中的实线椭圆所见)。
每个下电极120可以包括与通孔TH垂直交叠的第一部分P1以及与除了第一部分P1之外的下电极120的剩余部分对应的第二部分P2。例如，如图2所示，第一部分P1可以在第三方向Z上沿着通孔TH的侧壁延伸，并且第二部分P2可以从第一部分P1的底部水平地(例如径向地)延伸，并且可以弯曲以在第三方向Z上例如平行于第一部分P1向上延伸。例如，如图2中进一步所示，例如由于第一部分P1的顶表面邻接第二区域R2的底部边缘，相对于接触插塞110，第一部分P1可以比第二部分P2的垂直部分短。例如，参照图1-2，如果下电极120具有中空圆筒的形状，则接触通孔TH的这种中空圆筒的垂直部分可以是第一部分P1，而中空圆筒的其余部分可以是第二部分P2。
例如，下电极120的第一部分P1可以与第二区域R2垂直交叠，例如，下电极120的第一部分P1的顶表面可以沿着第三方向Z与第二区域R2的底部边缘交叠。例如，第二部分P2可以被上支撑层USP覆盖，例如，沿第三方向Z交叠。例如，第二部分P2可以不与第二区域R2垂直交叠，例如，第二部分P2可以沿第一方向X和第三方向Z与第二区域R2间隔开。第一部分P1的最上表面可以设置在比第二部分P2的最上表面低的水平处。换句话说，第一部分P1的最上表面可以比第二部分P2的最上表面更靠近基板100。第一部分P1的顶表面可以相对于基板100的顶表面倾斜，并且第二部分P2的顶表面可以平行于基板100的顶表面。设置在第一部分P1的顶表面上的通孔TH的第一宽度W1(即，第二区域R2在第一方向X上的第一宽度W1)可以大于设置在第一部分P1的顶表面下方的通孔TH的第二宽度W2(即，第一区域R1在第一方向X上的第二宽度W2)。也就是说，W1>W2。
上支撑层USP可以不与下电极120的第一部分P1垂直交叠，但是可以与下电极120的第二部分P2垂直交叠。上支撑层USP可以暴露下电极120的第一部分P1的顶表面，并且可以与下电极120的第二部分P2的顶表面接触。上支撑层USP可以围绕第二部分P2的外侧壁125的上部分。上支撑层USP可以设置在下电极120的第二部分P2之间的空间中。上支撑层USP可以与第一部分P1的外侧壁127间隔开，并且可以与第二部分P2的外侧壁125的上部分接触。
上支撑层USP可以例如部分地设置在由每个下电极120围绕的内部空间INS中。上支撑层USP可以例如仅填充内部空间INS的上部分。上支撑层USP可以与下电极120的内侧壁接触，并且可以与下电极120的底表面间隔开。下电极120的底表面可以对应于内部空间INS的底表面。设置在内部空间INS中的上支撑层USP的底表面和下电极120的底表面之间的内部空间INS可以填充有空气。
上支撑层USP与下电极120的第二部分P2的内侧壁之间的接触区域可以大于下电极120的上支撑层USP与第二部分P2的外侧壁125之间的接触区域。例如，如图2所示，上支撑层USP可以沿着第三方向Z与第二部分P2的内侧壁交叠至比其沿着第三方向Z与第二部分P2的外侧壁125交叠的更大的深度，例如，深度大了H1。设置在内部空间INS中的上支撑层USP的底表面的水平(或高度)可以不同于设置在第二部分P2的外侧壁125上的上支撑层USP的底表面的水平(或高度)。例如，设置在内部空间INS中的上支撑层USP的底表面可以比设置在第二部分P2的外侧壁125上的上支撑层USP的底表面更靠近基板100。上支撑层USP可以包括具有能够填充内部空间INS的上部的间隙填充特性的材料。例如，上支撑层USP可以包括SiOC、SiBN、SiCN、掺杂的SiN和Si中的至少一种。
根据实施方式，上支撑层USP可以设置在下电极120的顶表面上以增加下电极120的可用区域，并且上支撑层USP可以设置在下电极120的内部空间INS中以增加上支撑层USP和下电极120之间的接触区域。因此，可以增加电容器的电容，并且还可以增加上支撑层USP的支撑力。
根据实施方式，上支撑层USP可以设置在下电极120的顶表面上，因此可以减小上支撑层USP和下电极120之间的接触区域。结果，可以减小施加到设置在下电极120的第二部分P2之间的上支撑层USP的部分“A”(参见图1)的应力。因此，可以使其间没有设置上支撑层USP的下电极120之间的第一距离(即，下电极120的第一部分P1之间的距离)与其间设置上支撑层USP的下电极120之间的第二距离(即，下电极120的第二部分P2之间的距离)之间的差最小化。
如图2中进一步所示，下支撑层LSP可以设置在下电极120的外侧壁上。下支撑层LSP可以设置在上支撑层USP和基板100之间。下支撑层LSP可以与上支撑层USP例如沿着第三方向Z间隔开。下支撑层LSP可以与下电极120的外侧壁的部分接触并围绕下电极120的外侧壁的部分。下支撑层LSP可以具有例如在通孔TH中的贯通部分TP。贯通部分TP可以与通孔TH垂直交叠。贯通部分TP和通孔TH可以彼此连接以构成一个孔。例如，贯通部分TP的宽度W3可以小于通孔TH的第二宽度W2。
上电极150可以设置在上支撑层USP上。上电极150可以穿过上支撑层USP的第二区域R2，并且可以填充下电极120之间的第一区域R1和下支撑层LSP的贯通部分TP。上电极150可以填充基板100与下支撑层LSP之间的第一空间S1和下支撑层LSP与上支撑层USP之间的第二空间S2。上电极150可以覆盖由下支撑层LSP和上支撑层USP暴露的下电极120的外侧壁。上电极150可以由例如掺杂有掺杂剂的半导体材料、金属材料、金属氮化物和金属硅化物中的至少一种形成。在一些实施方式中，上电极150可以由难熔金属材料形成，例如钴、钛、镍、钨和/或钼。在某些实施方式中，上电极150可以由金属氮化物形成，例如钛氮化物(TiN)、钛-铝氮化物(TiAlN)和/或钨氮化物(WN)。在某些实施方式中，上电极150可以由例如铂(Pt)、钌(Ru)和铱(Ir)中的至少一种形成。
电介质层140可以设置在上电极150和层间绝缘层112之间、在上电极150和下电极120的第一部分P1的外侧壁127之间、在上电极150和下电极120的第二部分P2的外侧壁125之间、在上电极150和下支撑层LSP之间、以及在上电极150和上支撑层USP之间。电介质层140可以与下电极120的第一部分P1的顶表面接触，并且可以与下电极120的第二部分P2的顶表面间隔开。电介质层140可以接触下电极120的第一部分P1的外侧壁127和下电极120的第二部分P2的外侧壁125。例如，电介质层140可以由金属氧化物(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2)和钙钛矿电介质材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT或PLZT)中的至少一种形成。电介质层140可以具有单层结构或多层结构。
图3是沿着图1的线I-I'截取的截面图，以示出根据一些实施方式的半导体存储器件。在本实施方式中，为了便于说明，将省略或仅简要地提及与图1和图2的实施方式中相同的技术特征的描述。
参考图3，上支撑层USP'可以设置在下电极120的第二部分P2的顶表面上。上支撑层USP'可以包括第一上支撑层USP1和第二上支撑层USP2。第一上支撑层USP1可以设置在下电极120的第二部分P2的外侧壁125上。第一上支撑层USP1可以与下电极120的第二部分P2的外侧壁125的上部接触并围绕下电极120的第二部分P2的外侧壁125的上部。第一上支撑层USP1可以与下支撑层LSP间隔开。例如，第一上支撑层USP1可以包括SiOC、SiBN、SiCN、掺杂的SiN和Si中的至少一种。
第二上支撑层USP2可以设置在第一上支撑层USP1上。第二上支撑层USP2可以不与下电极120的第一部分P1垂直交叠，但是可以与下电极120的第二部分P2垂直交叠。第二上支撑层USP2可以与第二部分P2的顶表面接触，并且可以暴露第一部分P1的顶表面。例如，分离空间SS可以设置在第二上支撑层USP2和第一部分P1的顶表面之间。第二上支撑层USP2可以不设置在内部空间INS中。例如，第二上支撑层USP2可以与下电极120的内侧壁和底表面间隔开。
第一上支撑层USP1和第二上支撑层USP2可以彼此接触。例如，第二上支撑层USP2可以包括与第一上支撑层USP1相同的材料。在另一个示例中，第二上支撑层USP2可以包括与第一上支撑层USP1的材料不同的材料。例如，第二上支撑层USP2可以包括SiOC、SiBN、SiCN、掺杂的SiN和Si中的至少一种。
电介质层140可以设置在上电极150和层间绝缘层112之间、在上电极150和下电极120的第一部分P1的外侧壁127之间、在上电极150和下电极120的第二部分P2的外侧壁125之间、在上电极150和下支撑层LSP之间、以及在上电极150和上支撑层USP之间。电介质层140可以填充分离空间SS。电介质层140可以不设置在内部空间INS中。电介质层140可以与下电极120的第一部分P1的顶表面接触，并且可以与下电极120的内侧壁间隔开。
图4至图9是沿着图1的线I-I'截取的截面图，以示出根据一些实施方式的制造半导体存储器件的方法。
参考图4，层间绝缘层112可以形成在基板100上。基板100可以是半导体基板，例如硅基板、锗基板或硅锗(SiGe)基板。例如，层间绝缘层112可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种。
接触插塞110可以形成在层间绝缘层112中。例如，接触插塞110可以包括以下中的至少一种：掺杂半导体材料(例如，掺杂多晶硅)、金属-半导体化合物(例如，钨硅化物)、导电金属氮化物(例如，钛氮化物、钽氮化物或钨氮化物)、和金属(例如，钛、钨或钽)。即使未在图中示出，也可以在基板100上和/或基板100中形成字线和与字线交叉的位线。层间绝缘层112可以形成为覆盖字线和位线。可以在每个字线的两侧在基板100中形成掺杂区(未示出)，并且每个接触插塞110可以连接到掺杂区之一。
模结构MS可以形成在层间绝缘层112上。模结构MS可以包括顺序堆叠在层间绝缘层112上的第一模层201、下支撑层LSP、第二模层205、第三模层207和第一掩模层209。模结构MS可以具有电极孔EH。接触插塞110的顶表面可以通过电极孔EH暴露。在一些实施方式中，可以使用形成在第一掩模层209上的掩模图案作为蚀刻掩模来各向异性地蚀刻第一掩模层209、第三模层207、第二模层205、下支撑层LSP和第一模层201以形成电极孔EH。各向异性蚀刻工艺可以使用用于蚀刻第一掩模层209的蚀刻气体、用于蚀刻第一模层201和第二模层205的蚀刻气体、以及用于蚀刻下支撑层LSP和第三模层207的蚀刻气体。
第一模层201和第二模层205中的每一个可以包括例如硅氧化物层或包括锗(Ge)的氧化物层。下支撑层LSP可以由相对于第一模层201和第二模层205具有蚀刻选择性的材料形成。例如，下支撑层LSP可以包括硅碳氮化物(SiCN)层。第三模层207可以包括例如硅氮化物(SiN)层。第一掩模层209可以包括例如多晶硅层。
参考图5，可以在各向异性蚀刻工艺之后去除第一掩模层209。因此，可以暴露第三模层207的顶表面。可以通过干蚀刻工艺去除第一掩模层209。例如，可以使用氟基气体例如CF4、CF4/O2、SF6、C2F6/O2或NF3去除第一掩模层209。在另一示例中，可以在形成电极孔EH的各向异性蚀刻工艺期间去除第一掩模层209。
下电极120可以分别形成在电极孔EH中。下电极120可以形成为共形地并例如连续地覆盖电极孔EH的侧壁和底表面。由于电极孔EH具有高的高宽比，因此用于形成下电极120的沉积工艺可以使用具有优异的阶梯覆盖特性的层形成技术。例如，可以使用化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成下电极120。例如，当在截面图中观察时，每个下电极120可以具有U形。
下电极120可包括金属材料、金属氮化物和金属硅化物中的至少一种。例如，下电极120可以由难熔金属材料形成，例如钴、钛、镍、钨和/或钼。在另一示例中，下电极120可以由金属氮化物形成，例如，钛氮化物(TiN)、钛-硅氮化物(TiSiN)、钛-铝氮化物(TiAlN)、钽氮化物(TaN)、钽-铝氮化物(TaAlN)和/或钨氮化物(WN)。在又一个示例中，下电极120可以由贵金属形成，例如铂(Pt)、钌(Ru)和/或铱(Ir)。在又一个示例中，下电极120可以由导电贵金属氧化物(例如，PtO、RuO2和/或IrO2)和/或导电氧化物(例如，SrRuO3(SRO)，(Ba，Sr)RuO3(BSRO)，CaRuO3(CRO)和/或LSCo)形成。
可以蚀刻第三模层207的上部以减小第三模层207的厚度。因此，下电极120的外侧壁的上部可以通过第三模层207暴露，例如，下电极120的外侧壁的上部可以在第三模层207的上表面上方延伸。可以使用湿蚀刻工艺或干蚀刻工艺来蚀刻第三模层207的上部。当使用湿法蚀刻工艺时，可以使用例如氢氟酸(HF)蚀刻第三模层207。当使用干蚀刻工艺时，可以使用例如回蚀刻工艺来蚀刻第三模层207。
参考图6，上支撑层USP可以形成在第三模层207上。上支撑层USP可以覆盖由第三模层207暴露的下电极120的外侧壁的上部、下电极120的顶表面和第三模层207的顶表面。上支撑层USP可以例如部分地设置在由每个下电极120围绕的内部空间INS中。例如，上支撑层USP可以例如仅填充内部空间INS的上部。因此，内部空间INS可以由上支撑层USP密封。例如，参照图5-6，由于第三模层207的最上表面的高度，沉积在内部空间INS的上部中的上支撑层USP的量可以大于在第三模层207上的上支撑层USP的量，例如，上支撑层USP可以沉积为在内部空间INS的上部中(并且沿着围绕内部空间INS的下电极120的内侧壁)的深度大于在第三模层207上(并且沿着相邻的下电极120的外侧壁)的深度。
在一些实施方式中，上支撑层USP可以由具有能够填充内部空间INS的上部的间隙填充特性的材料形成。在一些实施方式中，上支撑层USP可以由相对于第一模层201、第二模层205和第三模层207具有蚀刻选择性的材料形成。例如，上支撑层USP可以由SiOC、SiBN、SiCN、掺杂的SiN和Si中的至少一种形成。例如，可以使用CVD工艺或ALD工艺形成上支撑层USP。
第二掩模层213可以形成在上支撑层USP上。第二掩模层213可以由相对于上支撑层USP具有蚀刻选择性的材料形成。例如，第二掩模层213可以由非晶碳层(ACL)形成。可以在第二掩模层213上形成光致抗蚀剂图案215。光致抗蚀剂图案215可以具有开口217。当在平面图中观察时，每个开口217可以与上支撑层USP的一部分垂直交叠，上支撑层USP的该部分被在第一方向X(参见图1)上彼此相邻的一对下电极120和在交叉第一方向X的第二方向Y(参见图1)上彼此相邻的一对下电极120围绕。
参考图7，可以使用光致抗蚀剂图案215作为蚀刻掩模来顺序蚀刻第二掩模层213、上支撑层USP和第三模层207。因此，可以形成通孔TH以穿透第二掩模层213、上支撑层USP和第三模层207。可以在形成通孔TH的蚀刻工艺期间去除光致抗蚀剂图案215以暴露第二掩模层213的顶表面。例如，蚀刻工艺可以是干蚀刻工艺。可以使用例如基于CxFy的气体或基于CHxFy的气体来执行干蚀刻工艺。
下电极120的与开口217(参见图6)垂直交叠的部分可以通过通孔TH暴露。通孔TH可以暴露第二模层205的顶表面的部分、第三模层207的部分和上支撑层USP的部分。可以在形成通孔TH的蚀刻工艺中蚀刻下电极120的与开口217(参见图6)交叠的上部，因此由通孔TH暴露的下电极120的顶表面可以例如被倾斜，并且位于比由上支撑层USP覆盖的下电极120的顶表面更低的水平处。
参考图8，可以去除第二掩模层213。因此，可以暴露上支撑层USP的顶表面。例如，可以使用灰化工艺和剥离工艺去除第二掩模层213。可以去除由通孔TH暴露的第三模层207和第二模层205。可以去除第三模层207和第二模层205以在下支撑层LSP和上支撑层USP之间形成第二空间S2。通孔TH和第二空间S2可以暴露设置在下支撑层LSP上方的下电极120的外侧壁、下支撑层LSP的顶表面和设置在下电极120之间的上支撑层USP的底表面。可以通过使用相对于上支撑层USP和下支撑层LSP具有蚀刻选择性的蚀刻溶液的湿蚀刻工艺去除第三模层207和第二模层205。例如，可以使用氢氟酸(HF)去除第三模层207和第二模层205。
参考图9，可以蚀刻由通孔TH暴露的下支撑层LSP的部分。因此，贯通部分TP可以形成在下支撑层LSP中。贯通部分TP可以与通孔TH垂直交叠。第一模层201的顶表面的部分可以通过贯通部分TP暴露。可以通过过蚀刻去除第一模层201的上部的部分。
可以去除由下支撑层LSP的贯通部分TP暴露的第一模层201。可以去除第一模层201以在层间绝缘层112和下支撑层LSP之间形成第一空间S1。通孔TH、贯通部分TP和第一空间S1可以暴露设置在下支撑层LSP下方的下电极120的外侧壁、层间绝缘层112的顶表面和下支撑层LSP的底表面。可以通过使用相对于层间绝缘层112、上支撑层USP和下支撑层LSP具有蚀刻选择性的蚀刻溶液的湿蚀刻工艺去除第一模层201。例如，可以使用氢氟酸(HF)去除第一模层201。
再次参考图2，电介质层140可以形成在基板100上。例如，电介质层140可以共形地覆盖层间绝缘层112的顶表面、下电极120的外侧壁、下支撑层LSP的顶表面、底表面和侧壁、以及上支撑层USP的顶表面、底表面和侧壁。可以通过通孔TH提供电介质材料来形成电介质层140。电介质层140可以通过具有优异的阶梯覆盖特性的层形成技术形成，例如CVD技术或ALD技术。例如，电介质层140可以由金属氧化物(例如，HfO2、ZrO2、Al2O3、La2O3、Ta2O3或TiO2)和钙钛矿电介质材料(例如，SrTiO3(STO)、(Ba，Sr)TiO3(BST)、BaTiO3、PZT或PLZT)中的至少一种形成。电介质层140可以具有单层结构或多层结构。
上电极150可以形成在电介质层140上。上电极150可以填充通孔TH、第一空间S1和第二空间S2，并且可以覆盖电介质层140的顶表面。上电极150可以由掺杂有掺杂剂的半导体材料、金属材料、金属氮化物和金属硅化物中的至少一种形成。在一些实施方式中，上电极150可以由难熔金属材料形成，例如钴、钛、镍、钨和/或钼。在某些实施方式中，上电极150可以由金属氮化物形成，例如钛氮化物(TiN)、钛-铝氮化物(TiAlN)和/或钨氮化物(WN)。在某些实施方式中，上电极150可以由例如铂(Pt)、钌(Ru)和铱(Ir)中的至少一种形成。
图10至图15是沿着图1的线I-I'截取的截面图，以示出根据一些实施方式的制造半导体存储器件的方法。在下文中，与上述实施方式中描述的元件相同的元件将由相同的附图标记或相同的附图标识符表示。另外，为了便于说明，将省略或仅简要地描述与上述实施方式中相同的元件的描述。
参考图10，模结构MS可以形成在层间绝缘层112上。模结构MS可以包括顺序堆叠在层间绝缘层112上的第一模层201、下支撑层LSP、第二模层205、第三模层207、第一上支撑层USP1和第一掩模层209。第一上支撑层USP1可以包括相对于第三模层207和第二模层205具有蚀刻选择性的材料。例如，第一上支撑层USP1可以由SiOC、SiBN、SiCN、掺杂的SiN和Si中的至少一种形成。
电极孔EH可以形成在模结构MS中。在一些实施方式中，可以使用形成在模结构MS上的掩模图案作为蚀刻掩模各向异性地蚀刻第一掩模层209、第一上支撑层USP1、第三模层207、第二模层205、下支撑层LSP和第一模层201以形成电极孔EH。接触插塞110的顶表面可以通过电极孔EH暴露。在形成电极孔EH之后，可以去除第一掩模层209。因此，可以暴露第一上支撑层USP1的顶表面。
参考图11，下电极120可以分别形成在电极孔EH中。下电极120可以形成为共形地覆盖电极孔EH的侧壁和底表面。
参考图12，第二上支撑层USP2可以形成在下电极120的顶表面和第一上支撑层USP1的顶表面上。第二上支撑层USP2可以不设置在下电极120的内部空间INS中。内部空间INS可以由第二上支撑层USP2密封。第二上支撑层USP2可以由相对于第一模层201、第二模层205和第三模层207具有蚀刻选择性的材料形成。例如，第二上支撑层USP2可以由与第一上支撑层USP1相同的材料形成。又例如，第二上支撑层USP2可以由与第一上支撑层USP1的材料不同的材料形成。例如，第二上支撑层USP2可以由SiOC、SiBN、SiCN、掺杂的SiN和Si中的至少一种形成。例如，可以使用CVD工艺或物理气相沉积(PVD)工艺来形成第二上支撑层USP2。第二掩模层213和光致抗蚀剂图案215可以顺序地形成在第二上支撑层USP2上。
参考图13，可以使用光致抗蚀剂图案215作为蚀刻掩模来顺序蚀刻第二掩模层213、第二上支撑层USP2、第一上支撑层USP1和第三模层207。因此，通孔TH可以形成为穿透第二掩模层213、第二上支撑层USP2、第一上支撑层USP1和第三模层207。例如，蚀刻工艺可以是干蚀刻工艺。可以使用例如基于CxFy的气体或基于CHxFy的气体来执行干蚀刻工艺。通孔TH可以暴露下电极120的与光致抗蚀剂图案215的开口217(参见图12)垂直交叠的部分。通孔TH还可以暴露第二上支撑层USP2的部分、第一上支撑层USP1的部分、第三模层207的部分和第二模层205的顶表面的部分。
可以在形成通孔TH的蚀刻工艺中蚀刻下电极120的与开口217(参见图12)交叠的部分。因此，下电极120的与通孔TH交叠的部分的顶表面可以位于比下电极120的由第二上支撑层USP2覆盖的部分的顶表面低的水平。在一些实施方式中，下电极120的与通孔TH交叠的部分可以与第二上支撑层USP2间隔开。因此，分离空间SS可以形成在第二上支撑层USP2和下电极120的与通孔TH交叠的部分之间。内部空间INS可以通过分离空间SS连接到通孔TH。
参考图14，可以去除第二掩模层213。因此，可以暴露第二上支撑层USP2的顶表面。可以去除由通孔TH暴露的第三模层207和第二模层205。由于第一上支撑层USP1第二上支撑层USP2包括相对于第二模层205和第三模层207具有蚀刻选择性的材料，所以当第二模层205和第三模层207被去除时，第一上支撑层USP1和第二上支撑层USP2可以不被去除。
可以去除第三模层207和第二模层205，以在下支撑层LSP和第一上支撑层USP1之间形成第二空间S2。通孔TH和第二空间S2可以暴露设置在下支撑层LSP上方的下电极120的外侧壁、下支撑层LSP的顶表面和第一上支撑层USP1的底表面。
参考图15，可以蚀刻由通孔TH暴露的下支撑层LSP的部分。因此，贯通部分TP可以形成在下支撑层LSP中。第一模层201的顶表面的部分可以通过贯通部分TP暴露。可以去除由下支撑层LSP的贯通部分TP暴露的第一模层201。可以去除第一模层201以在层间绝缘层112和下支撑层LSP之间形成第一空间S1。通孔TH、贯通部分TP和第一空间S1可以暴露设置在下支撑层LSP下方的下电极120的外侧壁、层间绝缘层112的顶表面和下支撑层LSP的底表面。
再次参考图3，电介质层140可以形成在基板100上。例如，电介质层140可以共形地覆盖层间绝缘层112的顶表面、下电极120的外侧壁、下支撑层LSP的顶表面、底表面和侧壁、第一上支撑层USP1的底表面、以及第二上支撑层USP2的顶表面和侧壁。电介质层140可以填充在第二上支撑层USP2与下电极120的交叠通孔TH的部分之间的分离空间SS。上电极150可以形成在电介质层140上。上电极150可以填充通孔TH、第一空间S1和第二空间S2，并且可以覆盖电介质层140的顶表面。
通过总结和回顾，实施方式提供了具有改进的电特性的半导体存储器件。也就是说，根据实施方式，下电容器电极的与下电容器电极的外侧壁上的支撑件(其不用作电容器的一部分)接触的部分可以在尺寸上减小以增加电容器的电容。
详细地，由于支撑电容器的下电极的上支撑层可以设置在下电极的顶表面上，所以可以增加下电极的可用区域。结果，可以增加电容器的电容。
此外，由于支撑电容器的下电极的上支撑层可以设置在下电极的顶表面上，所以下电极和上支撑层之间的接触区域可以减小，例如，由于接触仅存在于内部空间上方的上部中。结果，可以最小化施加到相邻下电极之间的上支撑层的应力，以减小第一距离(即，在其间提供上支撑层的下电极之间)与第二距离之间的差(即，在其间不提供上支撑层的下电极之间)。
此外，由于支撑电容器的下电极的上支撑层可以仍然设置在由下电极围绕的内部空间中，例如，即使仅在其上部中，上支撑层和下电极之间的接触区域可足以用于可靠的支撑。因此，可以增加上支撑层的支撑力。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在某些情况下，如本领域普通技术人员在提交本申请时显而易见的，结合特定实施方式描述的特征、特征和/或元件可以单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。
2018年7月2日在韩国知识产权局提交的题为“Semiconductor MemoryDevice(半导体存储器件)”的韩国专利申请第10-2018-0076426的全部内容通过引用结合于此。

Claims (24)

1.一种半导体器件，包括：
在基板上的第一接触插塞；
在所述第一接触插塞上的第一下电极，所述第一下电极在所述基板的厚度方向上延伸；
在所述第一下电极上的上支撑层，所述上支撑层包括上表面和下表面，所述上支撑层的所述上表面高于所述第一下电极的顶表面，所述上支撑层的所述下表面低于所述第一下电极的所述顶表面；
在所述第一下电极上的电介质层；以及
在所述电介质层上的上电极，
其中所述上支撑层包括第一上支撑层和在所述第一上支撑层上的第二上支撑层。
2.根据权利要求1所述的半导体器件，其中，所述第一上支撑层和所述第二上支撑层包括彼此不同的材料。
3.根据权利要求1所述的半导体器件，其中，所述第一上支撑层和所述第二上支撑层分别包括SiOC、SiBN、SiCN、掺杂的SiN或Si中的至少一种。
4.根据权利要求1所述的半导体器件，其中，所述第一上支撑层与所述第一下电极接触。
5.根据权利要求1所述的半导体器件，其中，所述第一上支撑层围绕所述第一下电极的上部。
6.根据权利要求1所述的半导体器件，其中，所述第一下电极位于所述基板和所述第二上支撑层之间。
7.根据权利要求1所述的半导体器件，其中，所述电介质层位于所述第一下电极上、所述上支撑层的所述上表面上以及所述上支撑层的所述下表面上。
8.根据权利要求1所述的半导体器件，进一步包括在所述上支撑层下面的下支撑层，所述上电极位于所述下支撑层和所述上支撑层之间。
9.根据权利要求1所述的半导体器件，其中，所述电介质层包括金属氧化物和钙钛矿电介质材料中的至少一种。
10.根据权利要求1所述的半导体器件，其中，当在截面图中观察时，所述第一下电极具有U形。
11.一种半导体器件，包括：
基板；
在所述基板上的接触插塞；
在所述接触插塞上的下电极；
在所述下电极上的上支撑层，所述上支撑层包括彼此相对的第一表面和第二表面，所述上支撑层的所述第一表面高于所述下电极的顶表面，所述上支撑层的所述第二表面低于所述下电极的所述顶表面；
在所述下电极上的电介质层；以及
在所述上支撑层上的上电极，
其中所述上支撑层包括第一上支撑层和第二上支撑层。
12.根据权利要求11所述的半导体器件，其中，所述第一上支撑层和所述第二上支撑层包括彼此不同的材料。
13.根据权利要求11所述的半导体器件，其中，所述上支撑层的所述第二表面具有不平坦的轮廓。
14.根据权利要求11所述的半导体器件，进一步包括通孔，所述通孔包括第一区域和第二区域，所述第二区域穿透所述上支撑层，所述第一区域从所述第二区域延伸到所述下电极之间，
其中所述第二区域在水平方向上具有第一宽度，所述第一区域在所述水平方向上具有第二宽度，以及
其中所述第一宽度大于所述第二宽度。
15.根据权利要求14所述的半导体器件，其中所述下电极之一包括与所述第二区域重叠的第一部分和被所述上支撑层覆盖的第二部分，所述第一部分的顶表面相对于所述第二部分的顶表面倾斜。
16.根据权利要求14所述的半导体器件，其中，所述通孔被限定在所述下电极中的四个相邻的下电极之间。
17.根据权利要求14所述的半导体器件，进一步包括在所述上支撑层和所述衬底之间的下支撑层。
18.根据权利要求17所述的半导体器件，其中，所述下支撑层包括与所述通孔重叠的贯通部分，所述贯通部分在所述水平方向上具有小于所述第二宽度的第三宽度。
19.根据权利要求14所述的半导体器件，其中，所述第一上支撑层和所述第二上支撑层分别包括SiOC、SiBN、SiCN、掺杂的SiN或Si中的至少一种。
20.根据权利要求14所述的半导体器件，其中，所述第一上支撑层与所述下电极接触。
21.根据权利要求14所述的半导体器件，其中，所述下电极位于所述基板和所述第二上支撑层之间。
22.根据权利要求14所述的半导体器件，其中，所述电介质层位于所述下电极上、所述上支撑层的所述第一表面上以及所述上支撑层的所述第二表面上。
23.根据权利要求14所述的半导体器件，其中，所述电介质层在所述通孔中在所述上电极与所述下电极之一之间。
24.根据权利要求14所述的半导体器件，其中，所述下电极在第一方向上以Z字形排列。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102664275B1 (ko) * 2019-03-29 2024-05-09 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
TWI710110B (zh) * 2019-11-19 2020-11-11 華邦電子股份有限公司 電容器及其製造方法
EP3975233B1 (en) * 2020-08-13 2024-06-12 Changxin Memory Technologies, Inc. Capacitor structure and manufacturing method therefor, and memory
CN114078773A (zh) * 2020-08-13 2022-02-22 长鑫存储技术有限公司 电容器结构及其制作方法、存储器
CN115020408B (zh) * 2021-03-05 2024-09-24 长鑫存储技术有限公司 半导体结构及其形成方法
US20220285481A1 (en) * 2021-03-05 2022-09-08 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
CN116490060A (zh) * 2022-01-13 2023-07-25 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275649A (ja) 1992-01-31 1993-10-22 Sharp Corp 半導体記憶装置
KR100355239B1 (ko) 2000-12-26 2002-10-11 삼성전자 주식회사 실린더형 커패시터를 갖는 반도체 메모리 소자 및 그제조방법
US6784479B2 (en) * 2002-06-05 2004-08-31 Samsung Electronics Co., Ltd. Multi-layer integrated circuit capacitor electrodes
US7067902B2 (en) * 2003-12-02 2006-06-27 International Business Machines Corporation Building metal pillars in a chip for structure support
KR100948092B1 (ko) 2006-12-27 2010-03-16 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100891647B1 (ko) * 2007-02-01 2009-04-02 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7980145B2 (en) * 2007-12-27 2011-07-19 Y Point Capital, Inc Microelectromechanical capacitive device
US7700469B2 (en) 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
KR20090099775A (ko) 2008-03-18 2009-09-23 주식회사 하이닉스반도체 기둥형 전하저장전극을 구비한 캐패시터의 제조 방법
KR101776284B1 (ko) * 2011-03-03 2017-09-20 삼성전자주식회사 반도체 기억 소자의 제조 방법
JP2012221965A (ja) 2011-04-04 2012-11-12 Elpida Memory Inc 半導体記憶装置及びその製造方法
KR101893193B1 (ko) 2012-03-28 2018-08-29 삼성전자주식회사 반도체 소자
KR101934037B1 (ko) * 2012-11-21 2018-12-31 삼성전자주식회사 서포터를 갖는 반도체 소자 및 그 형성 방법
KR102295966B1 (ko) * 2014-08-27 2021-09-01 삼성전자주식회사 나노와이어를 이용한 반도체 소자 형성 방법
KR102367394B1 (ko) * 2015-06-15 2022-02-25 삼성전자주식회사 캐패시터 구조체 및 이를 포함하는 반도체 소자
KR102279720B1 (ko) * 2015-06-24 2021-07-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20170011218A (ko) * 2015-07-22 2017-02-02 삼성전자주식회사 커패시터 구조물 및 이의 형성 방법, 및 상기 커패시터 구조물을 포함하는 반도체 장치
KR102414612B1 (ko) * 2015-10-13 2022-07-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20170069347A (ko) * 2015-12-10 2017-06-21 삼성전자주식회사 반도체 장치의 제조 방법
KR102394250B1 (ko) * 2016-01-06 2022-05-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102460564B1 (ko) * 2016-02-17 2022-11-01 삼성전자주식회사 반도체 소자
KR102406719B1 (ko) * 2016-12-09 2022-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102693516B1 (ko) * 2016-12-14 2024-08-08 삼성전자주식회사 반도체 소자
CN207517691U (zh) * 2017-12-07 2018-06-19 睿力集成电路有限公司 电容器阵列结构
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