KR20070060351A - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20070060351A
KR20070060351A KR1020050119660A KR20050119660A KR20070060351A KR 20070060351 A KR20070060351 A KR 20070060351A KR 1020050119660 A KR1020050119660 A KR 1020050119660A KR 20050119660 A KR20050119660 A KR 20050119660A KR 20070060351 A KR20070060351 A KR 20070060351A
Authority
KR
South Korea
Prior art keywords
gate
film
polysilicon film
slurry
cmp
Prior art date
Application number
KR1020050119660A
Other languages
English (en)
Inventor
이훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050119660A priority Critical patent/KR20070060351A/ko
Publication of KR20070060351A publication Critical patent/KR20070060351A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계와, 상기 홈을 포함한 기판 상에 게이트절연막을 형성하는 단계와, 상기 홈을 매립하도록 게이트절연막 상에 게이트도전막으로서 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막에 대해 기판 중앙부 보다 외곽부에서 더 빠른 연마 속도를 갖는 실리카계의 제1슬러리를 사용한 1차 CMP를 수행하는 단계와, 상기 1차 CMP가 수행된 폴리실리콘막 상에 잔류된 제1슬러리를 제거하는 단계와, 상기 1차 CMP가 수행된 폴리실리콘막에 대해 기판 외곽부 보다 중앙부에서 더 빠른 연마 속도를 갖는 세리아계의 제2슬러리를 이용한 2차 CMP를 수행하여 상기 1차 CMP시 폴리실리콘막에 발생된 단차를 제거하여 폴리실리콘막을 평탄화시키는 단계를 포함하는 것을 특징으로 한다.

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}
도 1a 내지 도 1c는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2와 도 3은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
400 : 반도체기판 410 : 소자분리막
420 : 게이트절연막 430 : 폴리실리콘막
430a : 1차 CMP를 수행한 폴리실리콘막 430b : 평탄화된 폴리실리콘막
440 : 금속계막 450 : 하드마스크막
450a : 하드마스크패턴 460 : 게이트
R : 홈
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 게이트를 갖는 반도체 소자를 제조함에 있어서의 게이트도전막으로서 형성한 폴리실리콘막의 표면을 평탄화하기 위한 CMP 공정의 연마 균일성을 개선할 수 있는 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(channel length)는 감소하고 있고, 접합영역(소오스/드레인영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인영역 간의 간섭(charge sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(threshold voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 발생한다. 또한, 접합영역의 전계(Electric field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이하에서는 도 1a 내지 도 1c를 참조하여 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a 내지 도 1c는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 활성영역을 한정하는 소자분리막(110)이 구비된 반도체기판(100)을 마련한 후, 상기 기판 활성영역의 게이트 형성 영역을 리세스하여 홈(R)을 형성한다. 그런 다음, 상기 홈(R)이 형성된 기판(100) 상에 산화막 재질의 게이트절연막(120)을 형성하고, 이어서, 상기 게이트절연막(120) 상에 제1게이트도전막으로서 폴리실리콘막(130)을 증착한다.
이때, 상기 폴리실리콘막(130)은 오목한 홈(R) 상에 형성하기 때문에, 도시된 바와 같이, 기판(100) 리세스된 홈(R) 영역에서 폴리실리콘막(130)이 움푹 들어간 지점이 발생하게 되는데, 이렇게 폴리실리콘막(130)이 평탄하지 못한 표면을 그대로 둔 상태에서 폴리실리콘막(130) 상에 후속하여 금속계막(140)을 증착할 경우, 도 2에 도시된 바와 같이, 금속계막(140) 내에 심(seam)이 유발될 수 있다.
이와 같이, 금속계막(140) 내에 심(seam)이 유발되면 이후 게이트(160) 사이의 공간에 도전막 물질로 랜딩플러그(landing plug)를 형성하는 자기 정렬 콘택(self aligned contact : SAC) 공정시 게이트(160)와 랜딩플러그간에 원치 않는 전기적 단선(short), 이른 바, SAC 페일이 발생할 수 있다. 그러므로, 이러한 문제를 방지하기 위해 상기 폴리실리콘막(130)의 증착 후에는 그 표면을 평탄화하는 CMP(chemical mechanical polishing) 공정이 필수적으로 요구된다.
도 1b를 참조하면, 공지의 CMP 공정을 통해 표면이 연마된 폴리실리콘막(130a)을 형성한 후, 상기 연마된 폴리실리콘막(130a) 상에 게이트의 저저항을 구현할 목적으로 제2게이트도전막으로서 금속실리사이드막 또는 금속막과 같은 금속 계막(140)을 형성하고, 계속해서, 상기 금속계막(140) 상에 질화막 재질의 게이트용 하드마스크막(150)을 형성한다. 그런 다음, 공지의 포토 리소그라피(lithography) 공정에 따라, 상기 하드마스크막(150) 상에 게이트 형성 영역을 정의하는 감광막패턴(미도시)을 형성한다.
도 1c를 참조하면, 상기 감광막패턴(미도시)을 식각마스크로 사용해서 하드마스크막을 식각하여 하드마스크패턴(150a)을 형성한 후, 감광막패턴(미도시)을 제거하고 나서, 계속해서, 상기 하드마스크패턴(150a)을 식각마스크로 사용해서 금속계막(140), 연마된 폴리실리콘막(130a) 및 게이트절연막(120)을 순차로 식각하여 리세스 게이트(160)를 형성한다.
이후, 도시하지는 않았으나, 계속해서 공지된 일련의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.
이와 같이, 리세스 게이트를 갖는 반도체 소자를 제조하면, 기존의 플래너(planer) 형의 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(short channel effect)를 억제할 수 있고, 적은 이온주입 도우즈로도 소망하는 문턱전압을 확보할 수 있는 바, 접합 누설전류를 감소시켜 리프레쉬 특성을 개선할 수 있는 등 소자의 특성을 향상시킬 수 있다.
그러나, 전술한 종래 기술에서는 상기 폴리실리콘막(130)의 CMP시 일반적으로 실리카(SiO2)를 연마제로 포함하는 실리카계 슬러리를 사용하는데, 상기 실리카계 슬러리의 경우 기판의 중앙부 보다 외곽부에서 더 빠른 연마 속도를 나타내기 때문에, 도 3에 도시된 바와 같이, 연마된 폴리실리콘막(130a)의 중앙부와 외곽부 간에 단차가 발생하게 된다.
이와 같은, 연마된 폴리실리콘막(130a)의 단차는 게이트(160) 형성을 위한 식각시 기판 외곽부가 중앙부 보다 과도 식각(over etch)되는 현상을 유발한다. 다시 말해, 기판의 중앙부 보다 외곽부분이 식각 분위기에 쉽게 노출되어 그 일부 두께가 손실(loss)되므로, 결과적으로는 소자 특성이 불균일해지는 등, 소자 특성이 열화되는 문제가 발생한다.
따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 리세스 게이트를 갖는 반도체 소자를 제조함에 있어서 게이트도전막으로서 형성한 폴리실리콘막의 표면을 평탄화하기 위한 CMP 공정시 연마 균일성을 개선하여 소자의 특성을 향상시킬 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계; 상기 홈을 포함한 기판 상에 게이트절연막을 형성하는 단계; 상기 홈을 매립하도록 게이트절연막 상에 게이트도전막으로서 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 대해 기판 중앙부 보다 외곽부에서 더 빠른 연마 속도를 갖는 실리카계의 제1슬러리를 사용한 1차 CMP를 수행하는 단계; 상기 1차 CMP가 수행된 폴리실리콘막 상에 잔류된 제1슬러리를 제거하는 단계; 및 상기 1차 CMP가 수행된 폴리실리콘막에 대해 기판 외곽부 보다 중앙부에서 더 빠른 연마 속도를 갖는 세리 아계의 제2슬러리를 이용한 2차 CMP를 수행하여 상기 1차 CMP시 폴리실리콘막에 발생된 단차를 제거하여 폴리실리콘막을 평탄화시키는 단계;를 포함한다.
여기서, 상기 제1슬러리는 pH를 9∼12로 조절하고, 상기 제2슬러리는 pH를 6∼7로 조절한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 활성영역을 한정하는 소자분리막(410)이 구비된 반도체기판(400)을 마련한 후, 상기 기판 활성영역의 게이트 형성 영역을 리세스하여 홈(R)을 형성한다. 그런 다음, 상기 홈(R)이 형성된 기판(400) 상에 산화막 재질의 게이트절연막(420)을 형성하고, 이어서, 상기 게이트절연막(420) 상에 제1게이트도전막으로서 폴리실리콘막(430)을 증착한다.
이때, 상기 폴리실리콘막(430)은 오목한 홈(R)을 포함하는 게이트절연막(420) 상에 증착되기 때문에, 도시된 바와 같이, 리세스된 홈(R) 영역에서 폴리실리콘막(430)이 움푹 들어간 지점이 발생하게 된다.
도 4b를 참조하면, 상기 폴리실리콘막에 대해 실리카계의 제1슬러리를 사용한 1차 CMP를 수행한다. 여기서, 상기 실리카계의 제1슬러리는 pH가 9∼12인 염기성의 슬러리로서 기판 중앙부 보다 외곽부에서 더 빠른 연마 속도를 갖기 때문에 상기 1차 CMP를 수행한 폴리실리콘막(430a)에는 외곽부와 중앙부 간의 단차가 발생한다.
도 4c를 참조하면, 상기 1차 CMP를 수행한 폴리실리콘막(430a) 상에 잔류된 제1슬러리를 순수(Deionized water)를 사용해서 제거한 상태에서, 상기 1차 CMP를 수행한 폴리실리콘막(430a)에 대해 기판 외곽부 보다 중앙부에서 더 빠른 연마 속도를 갖는 세리아(CeO2)계의 제2슬러리를 이용한 2차 CMP를 수행하여 상기 1차 CMP시 폴리실리콘막에 발생된 단차를 제거함으로써, 평탄화된 폴리실리콘막(430b)을 형성한다. 여기서, 상기 세리아계의 제2슬러리는 pH가 6∼7인 중성의 슬러리이다.
한편, 상기 1차 CMP 공정과 잔류된 제1슬러리의 제거 공정(Buffing step) 및 2차 CMP 공정은 각각 다른 연마패드를 사용해서 수행한다.
도 4d를 참조하면, 상기 2단계의 CMP 공정을 통해 표면이 평탄화된 폴리실리콘막(430b)을 형성한 후, 상기 평탄화된 폴리실리콘막(430b) 상에 게이트의 저저항을 구현할 목적으로 제2게이트도전막으로서 금속실리사이드막 또는 금속막과 같은 금속계막(440)을 형성하고, 계속해서, 상기 금속계막(440) 상에 질화막 재질의 게이트용 하드마스크막(450)을 형성한다. 그런 다음, 공지의 포토 리소그라피(lithography) 공정에 따라, 상기 하드마스크막(450) 상에 게이트 형성 영역을 정의하는 감광막패턴(미도시)을 형성한다.
도 4e를 참조하면, 상기 감광막패턴(미도시)을 식각마스크로 사용해서 하드마스크막을 식각하여 하드마스크패턴(450a)을 형성한 후, 감광막패턴(미도시)을 제거하고 나서, 계속해서, 상기 하드마스크패턴(450a)을 식각마스크로 사용해서 금속 계막(440), 평탄화된 폴리실리콘막(430b) 및 게이트절연막(420)을 순차로 식각하여 리세스 게이트(460)를 형성한다.
이후, 도시하지는 않았으나, 계속해서 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자를 제조함에 있어서 게이트도전막으로서 증착한 폴리실리콘막을 평탄화하기 위해, 증착된 폴리실리콘막에 대해 실리카계의 제1슬러리를 사용한 1차 CMP와, 세리아계의 제2슬러리를 사용한 2차 CMP를 순차로 수행한다.
이 경우, 상기 2차 CMP는 기판 외곽부 보다 중앙부에서 더 빠른 연마 속도를 갖기 때문에, 상기 1차 CMP시 기판 중앙부 보다 외곽부 상에 형성된 폴리실리콘막이 더 빨리 연마됨으로 인해 폴리실리콘막에 발생된 단차를 제거할 수 있다.
그러므로, 본 발명은 기판 중앙부와 외곽부에서 동일한 두께를 갖는 평탄한 폴리실리콘막을 얻을 수 있고, 종래의 폴리실리콘막의 단차에 기인하여 유발되었던 기판 외곽부의 과도 식각에 따른 소자 특성의 불균일성 문제를 개선할 수 있다. 이에 따라, 본 발명은 소자의 제조 수율을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자를 제조함에 있어서, 게이트도전막으로서 증착한 폴리실리콘막을 평탄화하기 위해, 증착된 폴리실리콘막에 대해 기판 중앙부 보다 외곽부에서 더 빠른 연마 속도를 갖는 실리카계의 제1슬러리를 사용한 1차 CMP와, 기판 외곽부 보다 중앙부에서 더 빠른 연마 속도를 갖는 세리아계의 제2슬러리를 사용한 2차 CMP를 순차로 수행함으로써, 폴리실리콘막의 글로벌(Global) 단차를 제거하고, 평탄화된 폴리실리콘막을 형성할 수 있다.
그러므로, 본 발명은 기판 중앙부와 외곽부에서 동일한 두께를 갖는 평탄한 폴리실리콘막을 얻을 수 있고, 종래의 폴리실리콘막의 단차에 기인하여 유발되었던 기판 외곽부의 과도 식각에 따른 소자 특성의 불균일성 문제를 개선할 수 있어서, 소자의 특성을 개선하고 그 제조 수율을 개선할 수 있다.

Claims (3)

  1. 반도체 기판의 게이트 형성 영역을 리세스하여 홈을 형성하는 단계;
    상기 홈을 포함한 기판 상에 게이트절연막을 형성하는 단계;
    상기 홈을 매립하도록 게이트절연막 상에 게이트도전막으로서 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막에 대해 기판 중앙부 보다 외곽부에서 더 빠른 연마 속도를 갖는 실리카계의 제1슬러리를 사용한 1차 CMP를 수행하는 단계;
    상기 1차 CMP가 수행된 폴리실리콘막 상에 잔류된 제1슬러리를 제거하는 단계; 및
    상기 1차 CMP가 수행된 폴리실리콘막에 대해 기판 외곽부 보다 중앙부에서 더 빠른 연마 속도를 갖는 세리아계의 제2슬러리를 이용한 2차 CMP를 수행하여 상기 1차 CMP시 폴리실리콘막에 발생된 단차를 제거하여 폴리실리콘막을 평탄화시키는 단계;를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1슬러리는 pH를 9∼12로 조절하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제2슬러리는 pH를 6∼7로 조절하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
KR1020050119660A 2005-12-08 2005-12-08 리세스 게이트를 갖는 반도체 소자의 제조방법 KR20070060351A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050119660A KR20070060351A (ko) 2005-12-08 2005-12-08 리세스 게이트를 갖는 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050119660A KR20070060351A (ko) 2005-12-08 2005-12-08 리세스 게이트를 갖는 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20070060351A true KR20070060351A (ko) 2007-06-13

Family

ID=38356381

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050119660A KR20070060351A (ko) 2005-12-08 2005-12-08 리세스 게이트를 갖는 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20070060351A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045373B1 (ko) * 2009-01-21 2011-06-30 주식회사 하이닉스반도체 반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101045373B1 (ko) * 2009-01-21 2011-06-30 주식회사 하이닉스반도체 반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법

Similar Documents

Publication Publication Date Title
US10490457B2 (en) Fin field-effect transistor and fabrication method thereof
CN106952816B (zh) 鳍式晶体管的形成方法
KR100618698B1 (ko) 반도체 소자 및 그의 제조방법
KR100876883B1 (ko) 반도체 소자 및 그의 제조방법 및 반도체 소자의 게이트형성방법
KR20070060351A (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100840789B1 (ko) 리세스 트랜지스터 및 그 제조 방법
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
KR20010065192A (ko) 반도체 소자의 트랜지스터 제조방법
KR100511925B1 (ko) 반도체소자의 소자분리막 형성방법
KR101052871B1 (ko) 반도체 소자 및 그의 제조방법
KR100713942B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR101123796B1 (ko) 반도체 소자의 제조방법
KR20080001396A (ko) 반도체 소자의 제조방법
KR20070100028A (ko) 반도체 소자의 제조방법
KR20070016630A (ko) 반도체 소자의 제조방법
CN107492501B (zh) 鳍式场效应管的形成方法
KR100540339B1 (ko) 반도체 제조 공정에 있어서의 게이트 구조 형성 방법
KR100629694B1 (ko) 반도체 소자 제조 방법
KR100960932B1 (ko) 반도체 소자의 제조방법
KR100876886B1 (ko) 반도체 소자의 제조방법
KR20080062557A (ko) 반도체 소자의 제조방법
KR20010065914A (ko) 대머신 게이트형 모스 트랜지스터 제조방법
KR101185856B1 (ko) 반도체 소자의 리세스 게이트 형성방법
KR20070060354A (ko) 리세스 채널을 갖는 반도체 소자의 제조방법
KR20080002481A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination