KR20080002481A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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박형순
신종한
유철휘
박점용
김성준
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Abstract

본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 정렬키 부분의 손상을 방지하여 소자 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 정렬키 형성 영역을 갖는 스크라이브 레인 영역과 게이트 형성 영역을 갖는 셀 영역으로 구획되고, 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 스크라이브 레인 영역의 정렬키 형성 영역을 리세스하여 정렬키용 홈을 형성함과 아울러 셀 영역의 게이트 형성 영역을 리세스하여 리세스 게이트용 홈을 형성하는 단계; 상기 정렬키용 홈과 리세스 게이트용 홈이 형성된 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 일정한 두께로 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막을 기판 상에 형성된 게이트절연막이 노출되도록 CMP하는 단계; 및 상기 제1게이트도전막이 CMP된 기판 결과물 상에 제2게이트도전막을 형성하여 상기 스크라이브 레인 영역에 정렬키용 패턴을 형성하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술의 문제점을 설명하기 위한 반도체 소자의 공정별 단면도.
도 2는 종래기술의 문제점을 설명하기 위한 반도체 소자의 사진.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 공정별 단면도.
도 4는 본 발명에 따라 제조된 반도체 소자의 사진.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체 기판 32 : 소자분리막
AR : 정렬키용 홈 R : 리세스 게이트용 홈
33 : 게이트절연막 34 : 제1게이트도전막
T2 : 제2두께 V2 : 제2굴곡
35 : 제2게이트도전막 W2 : 제2폭
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 리세스 채널을 갖는 반도체 소자의 제조시 정렬키 부분의 손상을 방지하여 소자 특성 및 제조 수율 을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에 따라, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법이 제안된 바 있다. 상기 리세스 채널을 갖는 반도체 소자를 제조하면, 기존의 플래너(Planer) 형의 소자에 비해 채널의 유효 길이가 늘어나므로, 단채널효과(Short Channel Effect)를 억제할 수 있고, 적은 이온주입 도우즈로도 원하는 크기의 문턱전압을 확보할 수 있는 바, 접합 누설전류를 감소시켜 리프레쉬 특성이 개선된다.
그러나, 상기 리세스 채널을 갖는 반도체 소자의 제조시 제1게이트도전막으로서 증착된 폴리실리콘막은 기판의 리세스된 홈 영역에서 움푹 들어간 굴곡을 갖게 되는데, 이렇게 굴곡을 그대로 둔 상태에서 폴리실리콘막 상에 후속하여 금속계 막을 증착할 경우, 금속계막 내에 심(Seam)이 유발될 수 있고, 상기 금속계막 내에 심이 유발되면 이후 게이트 사이의 공간에 도전막 물질로 랜딩플러그(Landing Plug)를 형성하는 자기 정렬 콘택(Self Aligned Contact : SAC) 공정시 게이트와 랜딩플러그간에 원치 않는 전기적 단선(Short), 이른 바, SAC 페일(Fail)이 발생하게 된다.
그러므로, 이러한 문제를 방지하기 위해 상기 폴리실리콘막의 증착 후에는 그 표면을 평탄화하는 CMP(Chemical Mechanical Polishing) 공정이 요구되는데, 상기 CMP 공정시 스크라이브 레인 영역의 정렬키 부분이 손상되어 게이트를 원하는 위치에 정확하게 형성하는 것이 어려워진다는 문제점이 있다. 이러한 문제를 유발하는 상기 폴리실리콘막의 CMP 공정시 스크라이브 레인 영역의 정렬키 손상 현상을 좀 더 자세히 설명하면 다음과 같다.
반도체 소자의 제조시에는 기판 상에 증착되는 막(Layer)들 및 패턴(Pattern)들의 정위치를 맞춰주기 위한 정렬키(Alignment Key)들이 요구되는데, 이러한 정렬키들은 셀 영역(Cell Region)과 주변회로 영역(Periphery)을 포함하는 칩(Chip)들 사이의 공간인 스크라이브 레인 영역(Scribe Lane Region)에 형성한다.
상기 리세스 채널을 갖는 게이트의 형성시에도 스크라이브 레인 영역에 정렬키가 형성되는데, 게이트 형성 영역을 리세스하여 홈을 형성할 때 스크라이브 레인 영역의 기판 내에 정렬키용 홈을 형성하고, 게이트용 막들을 형성한 후, 상기 정렬키 영역에 형성된 폴리실리콘막의 단차부 위치를 기준으로 게이트용 막들의 식각 위치, 즉, 리세스 게이트의 형성 위치를 결정하게 된다.
그런데, 앞서 언급한 바와 같이, 상기 폴리실리콘막의 CMP 공정시 스크라이브 레인 영역의 정렬키가 손상되는데, 이러한 현상을 도 1a 및 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 스크라이브 레인 영역(S) 및 셀 영역(C)으로 구획되고 소자분리막(12)이 구비된 반도체 기판(11)을 마련한 후, 상기 기판(11)의 게이트 형성 영역을 리세스하여 셀 영역(C)에 리세스 게이트용 홈(R)을 형성함과 아울러 정렬키 형성 영역을 리세스하여 스크라이브 레인 영역(S)에 정렬키용 홈(AR)을 형성한다.
도 1b를 참조하면, 상기 리세스 게이트용 홈(R)과 정렬키용 홈(AR)이 형성된 기판(11) 전면 상에 제1두께(T1)로 폴리실리콘막(13)을 형성한다. 상기 정렬키용 홈(AR)의 폭은 수∼수십 마이크로미터(㎛)로서 리세스 게이트용 홈(R)의 폭에 비해 상대적으로 매우 크기 때문에 상기 폴리실리콘막(13)은 정렬키용 홈(AR) 부분 상에서는 단차를 갖고 형성되며, 리세스 게이트용 홈(R) 부분 상에서는 움푹 들어간 굴곡(V1)을 갖고 형성될 뿐 단차는 발생하지 않는다.
도 1c를 참조하면, 상기 폴리실리콘(13)막이 형성된 기판(11) 결과물에 대해 셀 영역(C)의 폴리실리콘막(13)의 굴곡을 제거하기 위한 CMP 공정을 수행한다. 이를 통해, 셀 영역(C)에는 표면이 평탄화된 폴리실리콘막(13)이 형성되고, 스크라이브 레인 영역(S)에는 정렬키용 패턴으로서 일부 두께가 식각된 폴리실리콘막(13)이 형성된다.
이때, 상기 스크라이브 레인 영역(S)의 정렬키용 홈(AR) 상에 형성된 폴리실 리콘막(13)은 막의 형성시 발생한 단차가 상당히 완화되었으며, 모서리 부분이 제1폭(W1)만큼 라운딩(rounding)되는 등 정렬키용 패턴로서의 폴리실리콘막(13) 형상이 손상된다.
이와 같이, 제1게이트도전막으로서 증착된 폴리실리콘막(13)의 표면을 평탄화하기 위한 CMP 공정시 스크라이브 레인 영역(S)의 정렬키 부분이 손상되면 정렬키의 경계가 불명확해지는 바, 이에 따라, 후속 공정에서 상기 정렬키 패턴 기준으로 게이트용 막들의 식각 위치를 한정하는 감광막 패턴의 형성시 포토키(Photo Key)의 오정렬(Miss-Align)이 발생하기 쉽고, 그에 따라, 도 2에 도시된 바와 같이, 게이트의 오정렬이 유발된다.
상기 게이트 오정렬이 발생하는 경우, 게이트용 막들의 식각시 게이트용 홈(R) 내부의 폴리실리콘막 부분까지 식각되고 결과적으로는 게이트절연막의 두께가 불균일해져 소자 특성이 열화된다. 또한, 게이트 사이의 공간에 랜딩플러그를 형성하는 SAC 공정 진행시 게이트의 폴리실리콘막과 랜딩플러그가 단선되어 SAC 페일이 발생할 수 있으며, 상기 게이트 오정렬에 따라 소자 특성이 열화되고 제조 수율이 저하된다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 채널을 갖는 반도체 소자의 제조시 정렬키 부분의 손상을 방지하여 포토키(Photo Key)의 오정렬(Miss-Align) 및 게이트의 오정렬을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 포토키 및 게이트의 오정렬을 방지함으로써 소자 특성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 정렬키 형성 영역을 갖는 스크라이브 레인 영역과 게이트 형성 영역을 갖는 셀 영역으로 구획되고, 소자분리막이 구비된 반도체 기판을 제공하는 단계; 상기 기판 스크라이브 레인 영역의 정렬키 형성 영역을 리세스하여 정렬키용 홈을 형성함과 아울러 셀 영역의 게이트 형성 영역을 리세스하여 리세스 게이트용 홈을 형성하는 단계; 상기 정렬키용 홈과 리세스 게이트용 홈이 형성된 기판 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 일정한 두께로 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막을 기판 상에 형성된 게이트절연막이 노출되도록 CMP하는 단계; 및 상기 제1게이트도전막이 CMP된 기판 결과물 상에 제2게이트도전막을 형성하여 상기 스크라이브 레인 영역에 정렬키용 패턴을 형성하는 단계;를 포함한다.
여기서, 상기 정렬키용 홈은 1000∼2500Å의 깊이로 형성한다.
상기 제1 및 제2게이트도전막은 폴리실리콘막으로 형성한다.
상기 제1게이트도전막은 상기 리세스 게이트용 홈 폭의 50∼60%에 해당되는 두께로 형성한다.
상기 제2게이트도전막은 500∼2000Å의 두께로 형성한다.
상기 CMP는 SiO2, CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2으로 구성되는 그룹으로부터 선택되는 어느 하나를 연마재로 사용하여 수행한다.
상기 CMP는 고선택비 슬러리(High Selective Slurry : HSS)를 사용하여 수행한다.
상기 CMP는 연마장비를 5∼15rpm으로 회전시키면서 수행한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 제1게이트도전막을 종래보다 얕은 두께, 예컨데, 리세스 게이트용 홈을 매립할 정도의 두께로 증착한 다음, 상기 제1게이트도전막의 표면을 CMP(Chemical Mechanical Polishing)한다. 이어서, 상기 제1게이트도전막 상에 제2게이트도전막을 형성하여 스크라이브 레인 영역에 정렬키용 패턴을 형성한다.
이렇게 하면, 상기 제1게이트도전막의 CMP 공정 시간을 종래보다 단축되며, 상기 CMP 공정 후 제2게이트도전막을 증착하여 정렬키용 패턴을 형성하므로 상기 스크라이브 레인 영역의 정렬키 부분이 손상되는 것을 억제할 수 있다. 따라서, 상기 정렬키 부분의 손상으로 인해 유발되는 게이트 오정렬(Miss-Align)을 방지할 수 있으며, 이를 통해, 소자 특성 및 제조 수율을 향상시킬 수 있다.
자세하게, 도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 정렬키 형성 영역을 갖는 스크라이브 레인 영역(S)과 게이트 형성 영역을 갖는 셀 영역(C)으로 구획된 반도체 기판(31)의 셀 영역(S)에 활성 영역을 한정하는 소자분리막(32)을 형성한다.
이어서, 상기 스크라이브 레인 영역(S)의 정렬키 형성 영역을 리세스하여 정렬키용 홈(AR)을 형성함과 아울러 셀 영역(C)의 게이트 형성 영역을 리세스하여 리세스 게이트용 홈(R)을 형성한 다음, 상기 정렬키용 홈(AR)과 리세스 게이트용 홈(R)이 형성된 기판(31) 표면 상에 게이트절연막(33)을 형성한다. 상기 정렬키용 홈(AR)은 1000∼2500Å의 깊이로 형성하며, 상기 게이트절연막(33)은 통상 산화막으로 형성한다.
도 3b를 참조하면, 상기 게이트절연막(33) 상에 폴리실리콘막 재질의 제1게이트도전막(34)을 상기 리세스 게이트용 홈(R)을 매립할 정도의 두께로 형성한다. 상기 제1게이트도전막(34)은 상기 리세스 게이트용 홈(R) 폭의 절반 정도, 예컨데, 50∼60%에 해당되는 두께로 형성하며, 그 두께(T2)는 종래보다 얇다.(T2＜T1)
이때, 리세스 게이트용 홈(R)의 폭은 정렬키용 홈(AR)의 폭에 비해 상대적으로 매우 작기 때문에, 상기 게이트용 홈(R) 상의 제1게이도전막(34) 표면에는 움푹 들어간 굴곡(V2)이 존재하며, 상기 제1게이트도전막(34)의 두께는(T3)은 종래보다 얇게 형성되었으므로 상기 제1게이도전막(34) 표면에 형성된 굴곡(V2)은 종래의 굴곡보다 얕게 형성된다.(V2＜V1)
도 3c를 참조하면, 상기 제1게이트도전막(34) 표면의 굴곡을 제거하기 위해 상기 제1게이트도전막(34)을 CMP(Chemical Mechanical Polishing)한다. 이때, 상기 제1게이트도전막(34)이 종래보다 얇은 두께로 형성되었기 때문에, 상기 CMP 공정은 종래보다 짧은 연마시간 동안 수행된다.
여기서, 상기 CMP는 기판(31) 상에 형성된 게이트절연막(33)이 노출되도록 수행하며, 상기 게이트절연막(33)이 노출된 후, 계속해서 연마가 진행되는 것을 방지하기 위하여 폴리실리콘막:산화막의 식각선택비가 10 이상 되는 고선택비 슬러리(High Selective Slurry : HSS)를 사용하여 수행한다.
또한, 상기 CMP는 상기 CMP 공정시 연마후의 제1게이트도전막(34) 균일도를 향상시키기 위하여 연마장비를 5∼15rpm으로 회전시키면서 수행하고, SiO2, CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2으로 구성되는 그룹으로부터 선택되는 어느 하나를 연마재로 사용하며, 압축율이 5% 이내인 Rohm&Hass사의 IC1010 또는 IC1000과 같은 하드패드를 사용하여 수행한다.
도 3d를 참조하면, 상기 제1게이트도전막(34)이 CMP된 기판(31) 결과물 상에 폴리실리콘막 재질의 제2게이트도전막(35)을 형성하여 상기 스크라이브 레인 영역(S)에 정렬키용 패턴을 형성한다. 상기 제2게이트도전막(35)은 500∼2000Å 정도의 두께로 형성한다.
이때, 상기 CMP 공정이 수행된 기판(31) 상에 제2게이트도전막(35)이 추가로 증착되기 때문에 스크라이브 레인 영역(S)의 라운딩된 폭(W2)은 종래의 라운딩된 폭보다 작으며(W2＜W1), 이를 통해, 상기 CMP 공정시 스크라이브 레인 영역(S)의 정렬키 부분이 손상되는 것을 방지할 수 있다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
여기서, 본 발명은 리세스 게이트용 홈과 정렬키용 홈이 형성된 기판 결과물 상에 종래보다 얇은 두께로 제1게이트도전막을 형성함으로써 CMP 공정의 수행시간을 종래보다 단축할 수 있으며, 상기 제1게이트도전막을 CMP하며 셀 영역의 표면을 평탄화한 다음, 다시, 제2게이트도전막을 형성함으로써 상기 스크라이브 레인 영역의 라운딩된 폭을 종래보다 감소시킬 수 있다.
또한, 본 발명은 스크라이브 레인 영역의 라운딩된 폭을 종래보다 감소시킴으로써 스크라이브 레인 영역의 정렬키 부분 손상을 방지할 수 있으며, 이를 통해, 상기 정렬키 부분의 손상으로 인해 유발되는 게이트 오정렬(Miss-Align)을 방지할 수 있다. 따라서, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 소자 특성 및 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자의 제조시 리세 스 셀 영역의 리세스 게이트용 홈 상에 형성된 굴곡을 제거하기 위한 CMP(Chemical Mechanical Polishing) 공정의 수행 시간을 단축할 수 있다.
또한, 본 발명은 상기 CMP 공정시 정렬키용 홈 상단의 양측 모서리 부분에서 제1게이트도전막이 라운딩되는 폭을 최소화함으로써, 정렬키 부분의 손상을 방지할 수 있다.
게다가, 본 발명은 상기 정렬키 부분의 손상을 방지하여 포토키(Photo Key)의 오정렬(Miss-Align) 및 게이트의 오정렬을 방지할 수 있으며, 이를 통해, 소자 특성 및 제조 수율을 향상시킬 수 있다.

Claims (8)

  1. 정렬키 형성 영역을 갖는 스크라이브 레인 영역과 게이트 형성 영역을 갖는 셀 영역으로 구획되고, 소자분리막이 구비된 반도체 기판을 제공하는 단계;
    상기 기판 스크라이브 레인 영역의 정렬키 형성 영역을 리세스하여 정렬키용 홈을 형성함과 아울러 셀 영역의 게이트 형성 영역을 리세스하여 리세스 게이트용 홈을 형성하는 단계;
    상기 정렬키용 홈과 리세스 게이트용 홈이 형성된 기판 표면 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 일정한 두께로 제1게이트도전막을 형성하는 단계;
    상기 제1게이트도전막을 기판 상에 형성된 게이트절연막이 노출되도록 CMP하는 단계; 및
    상기 제1게이트도전막이 CMP된 기판 결과물 상에 제2게이트도전막을 형성하여 상기 스크라이브 레인 영역에 정렬키용 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 정렬키용 홈은 1000∼2500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 및 제2게이트도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1게이트도전막은 상기 리세스 게이트용 홈 폭의 50∼60%에 해당되는 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2게이트도전막은 500∼2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 CMP는 SiO2, CeO2, Al2O3, ZrO2, MgO2, TiO2, Fe3O4 및 HfO2으로 구성되는 그룹으로부터 선택되는 어느 하나를 연마재로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 CMP는 고선택비 슬러리(High Selective Slurry : HSS)를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 CMP는 연마장비를 5∼15rpm으로 회전시키면서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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