KR101045373B1 - 반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법 - Google Patents

반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법 Download PDF

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Abstract

기판 상에 게이트절연막을 형성하고, 게이트절연막 상에 제1 도전형 불순물이 도핑된 제1 폴리실리콘막을 형성한다. 제1 폴리실리콘막에 상기 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물의 활성화를 위한 열공정을 수행하고, 열공정이 수행된 제1 폴리실리콘막 위에, 실리콘소스가스 및 제1 도전형 소스가스와 함께 산소함유가스를 공급하여 산소가 함유된 제2 폴리실리콘막을 형성한다. 제2 폴리실리콘막 상에 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물이 도핑된 제3 폴리실리콘막을 형성하고, 그리고 제3 폴리실리콘막 상에 게이트금속막 및 하드마스크막을 형성하는 단계를 포함한다.
듀얼 게이트, 폴리실리콘, 공핍율, N형 불순물, P형 불순물

Description

반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법{Method for fabricating gate in semicondutor and Method for fabricating dual poly gate the same}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 구체적으로 반도체소자의 게이트 형성 방법 및 이를 이용한 듀얼 폴리 게이트 형성 방법에 관한 것이다.
반도체체소자가 고집적화됨에 따라, 저전력화 및 고속화를 실현하기 위해 듀얼 폴리 게이트 트랜지스터 구조가 도입되고 있다. 듀얼 폴리 게이트 트랜지스터는, NMOS 소자에서는 N형 불순물이 도핑된 폴리실리콘 게이트를 형성하고, PMOS 소자에서는 P형 불순물이 도핑된 폴리실리콘 게이트를 형성하여 PMOS 소자 및 NMOS소자에 표면 채널(surface channel)이 구현되게 한다.
듀얼 폴리 게이트를 형성하기 위해서는, 먼저 NMOS 소자가 형성될 영역 및 PMOS 소자가 형성될 영역을 포함하는 기판 상에 게이트산화막 및 제1 도전형 불순물이 도핑된 제1 도전막을 형성하고, PMOS 소자가 형성될 영역의 제1 도전막에 고농도의 제2 도전형 이온을 카운터 도핑(conter doping)하여 제2 도전형 불순물이 도핑된 제2 도전막을 전환시킨다.
그런데, 리세스 채널 게이트를 갖는 트랜지스터를 형성하는 경우, 폴리실리콘막 형성 과정에서 리세스 부의 내부에 폴리실리콘막이 채워지지 않아 심(Seam)과 같은 보이드가 발생되고 있다. 이러한 심은 후속 진행되는 열처리 공정 등에 의해 폴리실리콘막이 재결정되면서 심이 게이트절연막 쪽으로 이동하여 셀 트랜지스터의 문턱전압이 불규칙해지고 누설전류가 증가하는 문제점이 발생되고 있다.
특히, 듀얼 폴리 게이트에서 폴리실리콘막의 형성은 폴리실리콘막에 도핑된 도펀트들이 후속 공정에서 아웃디퓨전(out diffusion)되어 게이트절연막과 폴리실리콘막 계면에서 공핍이 발생하는 폴리실리콘 공핍률(PDR;Poly silicon Depletion Ratio)과 폴리실리콘막과 금속막 계면 저항에 의한 링 오실레이터(ring oscillator) 지연(delay) 특성을 변화시키게 된다. 결국, 폴리실리콘막의 형성은, 트랜지스터의 동작 특성에 영향을 미쳐 반도체소자의 신뢰성을 저하시키는 요인으로 작용하고 있다.
본 발명은, 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 제1 도전형 불순물이 도핑된 제1 폴리실리콘막을 형성하는 단계; 상기 제1 폴리실리콘막에 상기 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물의 활성화를 위한 열공정을 수행하는 단계; 상기 열공정이 수행된 제1 폴리실리콘막 위에, 실리콘소스가스 및 제1 도전형 소스가스와 함께 산소함유가스를 공급하여 산소가 함유된 제2 폴리실리콘막을 형성하는 단계; 상기 제2 폴리실리콘막 상에 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물이 도핑된 제3 폴리실리콘막을 형성하는 단계; 및 상기 제3 폴리실리콘막 상에 게이트금속막 및 하드마스크막을 형성하는 단계를 포함한다.
상기 제1 도전형 불순물은 N형 불순물 또는 P형 불순물을 포함하는 것이 바람직하다.
상기 제1 폴리실리콘막은 제1 도전형 불순물이 3.0E20 내지 6.0E20 atoms/㎤ 농도로 형성하는 것이 바람직하다.
상기 산소 함유 가스는 N2O 가스 또는 NO 가스를 포함하여 형성하는 것이 바람직하다.
상기 제3 폴리실리콘막은, 제1 도전형 불순물이 1.0E20 내지 3.0E20 atoms/㎤ 의 농도로 형성하는 것이 바람직하다.
본 발명은, 제1 영역 및 제2 영역을 포함하는 기판 내에 리세스 트렌치를 형 성하는 단계; 상기 리세스 트렌치가 형성된 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상부 표면을 질화시키는 질화공정을 수행하는 단계; 상기 질화공정이 수행된 게이트절연막 상에 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물이 도핑된 제1 폴리실리콘막을 형성하는 단계; 상기 제1 폴리실리콘막 위에, 실리콘소스가스 및 제1 도전형 소스가스와 함께 산소함유가스를 공급하여 산소가 함유된 제2 폴리실리콘막을 형성하는 단계; 상기 제2 폴리실리콘막 위에, 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제3 폴리실리콘막을 형성하는 단계; 상기 제1 영역의 제3 폴리실리콘막, 제2 폴리실리콘막 및 제1 폴리실리콘막에 제2 도전형 불순물 이온을 고농도로 주입하여 제2 도전형 불순물 이온이 도핑된 폴리실리콘막으로 전환시키는 단계; 및 상기 제2 도전형 불순물 이온이 도핑된 폴리실리콘막 및 제3 폴리실리콘막 상에 게이트금속막 및 게이트하드마스크막을 형성하는 것이 바람직하다.
상기 제1 도전형 불순물은 N형 불순물 또는 P형 불순물을 포함하는 것이 바람직하다.
상기 제1 폴리실리콘막을 형성한 이후에, 상기 제1 폴리실리콘막에 상기 제1 도전형 불순물의 활성화를 위한 열공정을 수행하는 단계를 더 포함할 수 있다.
상기 제1 폴리실리콘막은 제1 도전형 불순물이 3.0E20 내지 6.0E20 atoms/㎤ 농도로 형성하는 것이 바람직하다.
상기 산소 함유 가스는 N2O 가스 또는 NO 가스를 포함하여 형성하는 것이 바 람직하다.
상기 제3 폴리실리콘막은, 제1 도전형 불순물이 1.0E20 내지 3.0E20 atoms/㎤ 의 농도로 형성하는 것이 바람직하다.
도 1 내지 도 4은 본 발명의 일 실시예에 따른 반도체소자의 NMOS 게이트 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
도 1을 참조하면, 반도체기판(100) 상에 게이트절연막(110)을 형성한다. 게이트절연막(110)은 열산화 공정을 통해 형성된 실리콘옥사이드(SiO2)막을 포함하여 형성할 수 있다.
게이트절연막(110)을 형성한 이후, 질화 공정을 수행하여 게이트절연막(110)에 질소를 주입하는 질화 공정(nitridation)공정을 수행할 수도 있다. 질화공정이 수행된 게이트절연막(110)은 게이트도전막 예컨대, 폴리실리콘막 내의 불순물 이온이 게이트절연막(110)을 투과하여 반도체기판(100) 상으로 침투하는 것을 방지하는 역할을 한다.
도 2를 참조하면, 게이트절연막(100) 상에 게이트도전막을 형성하되, 먼저 실리콘소스가스 및 N형 소스가스를 공급하여 N형 불순물이 도핑된 제1 폴리실리콘막(121)을 형성하고, 불순물의 활성화를 위한 열공정을 수행한다.
제1 폴리실리콘막(121)은 LPCVD 퍼니스를 이용하여 실리콘 소스가스 예컨대, SiH4 또는 Si2H6 가스로 증착하되, N형 불순물 소스가스를 함께 공급한다. N형 불순 물 소스가스는 예컨대, 인(Phosphorous) 소스 가스를 포함할 수 있다. 제1 폴리실리콘막(121)은 0.1 내지 1토르(torr)의 압력, 400 내지 650℃의 온도에서 N형 불순물의 농도가 3.0E20 내지 6.0E20 atoms/㎤ 되도록 증착하여 고농도로 N형 불순물이 도핑되도록 형성하는 것이 바람직하다.
도 3을 참조하면, 열공정이 수행된 제1 폴리실리콘막(121) 위에 실리콘소스가스 및 N형 소스가스를 공급하되, 산소 함유가스를 함께 공급하여 산소가 함유된 제2 폴리실리콘막(122)을 형성한다. 다음에, 산소 함유 가스의 공급을 차단하고, 실리콘소스가스 및 N형 소스가스를 공급하여 N형 불순물이 도핑된 제3 폴리실리콘막(123)을 형성한다. 그러면, 게이트도전막(120)으로서, 제1 폴리실리콘막(121), 제2 폴리실리콘막(122) 및 제3 폴리실리콘막(123)이 형성된다. 이때, 제2 폴리실리콘막(122) 및 제3 폴리실리콘막(123)의 형성은 인시튜(insitu)로 수행될 수 있다.
구체적으로, 제1 폴리실리콘막(121)이 형성된 반도체기판(100) 상에 LPCVD 퍼니스를 이용하여 실리콘 소스가스 예컨대, SiH4 또는 Si2H6 가스와, N 형 불순물 소스가스를 공급하고, 산소 함유 가스를 함께 공급한다. 산소 함유 가스는 N2O 가스 또는 NO 가스를 포함하여 이루어질수 있다. 그러면, 산소 함유 가스의 공급으로 인해, 폴리실리콘막이 형성되면서, 폴리실리콘막 내에 산소를 함유하게 된다. 산소가 함유된 제2 폴리실리콘막(122)은 제1 폴리실리콘막(121)과 제3 폴리실리콘막(123)의 불순물 농도차이에 의해 유발되는 불순물의 확산을 방지하는 확산 방지막 역할 을 한다. 제2 폴리실리콘막(122)은, 폴리실리콘막과 금속막 계면 저항에 의한 링 오실레이터(ring oscillator) 지연(delay) 특성에 영향을 미치지 않을 정도의 두께로 형성하는 것이 바람직하다.
한편, 확산 방지막 역할을 하는 제2 폴리실리콘막은 산소가 함유된 가스 대신에, NH3 가스를 함께 공급하여 나이트라이드(N)이 함유된 폴리실리콘막을 형성할 수 도 있다. 나이트라이드가 함유된 폴리실리콘막 또한, 제1 폴리실리콘막(121)과 제3 폴리실리콘막(123)의 불순물 농도차이에 의해 유발되는 불순물의 확산을 방지할 수 있다.
다음에, 산소함유 가스의 공급을 중단하고, 실리콘 소스 가스 및 N형 불순물 소스가스를 공급한다. 그러면, 제2 폴리실리콘막(122) 상에 제3 폴리실리콘막(123)이 형성된다. 제3 폴리실리콘막(123)은, 0.1 내지 1토르(torr)의 압력, 400 내지 3650℃의 온도에서 N형 불순물의 농도가 1.0E20 내지 3.0E20 atoms/㎤ 되도록 증착하여 제1 폴리실리콘막(121)과 비교하여 상대적으로 저농도로 N형 불순물이 도핑되도록 형성하는 것이 바람직하다.
본 발명에 따르면, 게이트도전막(120)으로서 고농도로 N형 불순물이 도핑된 제1 폴리실리콘막(121)을 형성하고, 열공정을 수행한 이후, 저농도로 P형 불순물이 도핑된 제3 폴리실리콘막(123)을 형성하되, 고농도의 폴리실리콘막(121) 및 저농도의 폴리실리콘막(123) 계면에 산소가 함유된 제2 폴리실리콘막(122)을 형성한다.
이때, 산소가 함유된 폴리실리콘막 즉, 제2 폴리실리콘막(122)은, 고농도로 N형 불순물이 도핑된 제1 폴리실리콘막(121)으로부터 저농도로 N형 불순물이 도핑된 제3 폴리실리콘막(123)으로의 확산을 방지하는 역할을 한다. 따라서, 제2 폴리실리콘막(122)은 N형 불순물의 아웃디퓨전(out difusion) 현상을 억제하여, 게이트절연막(110)과 게이트도전막(120) 계면에서 공핍이 발생하는 폴리실리콘 공핍률(PDR;Poly silicon Depletion Ratio) 특성을 개선시킬 수 있다.
도 4를 참조하면, 제1 폴리실리콘막(121), 제2 폴리실리콘막(122) 및 제3 폴리실리콘막(123)을 포함하는 게이트도전막(120) 상에 게이트금속막(130) 및 게이트하드마스크막(140)을 형성한다. 게이트금속막(130)은, 금속실리사이드막 및 금속막을 포함하여 형성할 수 있다. 게이트하드마스크막(140)은 실리콘나이트라이드와 같은 절연물질을 포함하여 형성할 수 있다.
도 5 내지 도 10은 본 발명의 실시예에 따른 듀얼 폴리실리콘 게이트 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
도 5를 참조하면, 제1 영역(300) 및 제2 영역(310)을 포함하는 반도체기판(200) 상에 얕은 트렌치 소자분리 공정을 이용하여 활성영역을 설정하는 소자분리막(210)을 형성한다. 여기서, 제1 영역(300)은, PMOS 소자가 형성될 영역이며, 제2 영역은 NMOS 소자가 형성될 영역이다.
활성영역의 반도체기판(200) 내에 채널 길이를 보다 더 확장시키기 위한 리세스채널용 트렌치를 형성한다. 구체적으로, 소자분리막(210)이 형성된 반도체기판 (200) 상에 포토리소그라피 공정 및 식각공정을 수행하여 하드마스크막 패턴을 형성하고, 하드마스크막 패턴을 식각마스크로 노출된 반도체기판 부분을 식각하여 리 세스 채널용 트렌치를 형성한다.
리세스 트렌치가 형성된 반도체기판(200) 상에 게이트절연막(220)을 형성한다. 게이트절연막(220)은 열산화 공정을 통해 형성된 실리콘옥사이드(SiO2)막을 포함하여 형성할 수 있다.
게이트절연막(220)을 형성한 이후, 질화 공정을 수행하여 게이트절연막(220)에 질소를 주입하는 질화 공정(nitridation)공정을 수행한다. 질화공정이 수행된 게이트절연막(220)은 후속 PMOS 소자를 형성하기 위한 불순물 즉, 보론 이온이 게이트절연막(220)을 투과하여 반도체기판(200) 상으로 침투하는 것을 방지하는 역할을 한다.
도 6을 참조하면, 게이트절연막(220) 상에 제1 게이트도전막을 형성하기 위해, 제1 불순물이 도핑된 제1 폴리실리콘막(231)을 형성한다. 제1 폴리실리콘막(231)은 LPCVD 퍼니스를 이용하여 실리콘 소스가스 예컨대, SiH4 또는 Si2H6 가스로 증착하되, 제1 도전형 불순물 소스가스를 함께 공급한다. 제1 도전형 불순물은 N형 불순물 예컨대, 인(Phosphorous) 소스 가스를 포함할 수 있다. 제1 폴리실리콘막(231)은 0.1 내지 1토르(torr)의 압력, 400 내지 3650℃의 온도에서 제1 도전형 불순물의 농도가 3.0E20 내지 6.0E20 atoms/㎤ 되도록 증착하여 고농도로 제1 도전형 불순물이 도핑되도록 형성하는 것이 바람직하다.
제1 폴리실리콘막(231) 상에 불순물의 활성화 및 심(seam) 이동을 방지하기 위한 열공정을 수행한다.
예컨대, 리세스 채널 트렌치가 형성된 반도체기판(200)을 제1 폴리실리콘막(231)으로 매립하는 경우, 제1 폴리실리콘막(231) 형성 과정에서 리세스 부의 내부에 폴리실리콘막이 채워지지 않아 심(Seam)과 같은 보이드가 발생된다. 따라서, 제1 폴리실리콘막(131)을 형성한 이후, 열공정을 수행하게 되면, 제1 폴리실리콘막(131) 내에 도핑된 제1 도전형 불순물이 활성화되고, 이와 동시에 리세스 트렌치 내부에 발생된 심이 후속 공정에서 이동하는 현상을 방지할 수 있다.
도 7을 참조하면, 열공정이 수행된 제1 폴리실리콘막(231) 위에 실리콘소스가스 및 제1 도전형 소스가스를 공급하되, 먼저 산소 함유가스를 함께 공급하여 산소가 함유된 제2 폴리실리콘막(232)을 형성하고, 산소 함유 가스의 공급을 차단하여 제1 도전형 불순물이 도핑된 제3 폴리실리콘막(233)을 형성한다. 제2 폴리실리콘막(232) 및 제3 폴리실리콘막(233)의 형성은 인시튜(insitu)로 수행될 수 있다. 제2 폴리실리콘막(232) 및 제3 폴리실리콘막(233)은, 제1 폴리실리콘막(231)과 함께 제1 게이트도전막(230)으로 이용될 수 있다.
구체적으로, 제1 폴리실리콘막(231)이 형성된 반도체기판(200) 상에 LPCVD 퍼니스를 이용하여 실리콘 소스가스 예컨대, SiH4 또는 Si2H6 가스와, N 형 불순물 소스가스를 공급하고, 산소 함유 가스를 함께 공급한다. 산소 함유 가스는 N2O 가스 또는 NO 가스를 포함하여 이루어질수 있다. 그러면, 산소 함유 가스로 인해 제1 폴리실리콘막(231) 상에 산소가 함유된 제2 폴리실리콘막(232)이 형성된다. 제2 폴리실리콘막(232)은 제1 폴리실리콘막(231)과 제3 폴리실리콘막(233) 간의 불순물 농 도차이에 의해 유발되는 불순물의 확산을 방지하는 역할을 한다. 제2 폴리실리콘막(122)은, 폴리실리콘막과 금속막 계면 저항에 의한 링 오실레이터(ring oscillator) 지연(delay) 특성에 영향을 미치지 않을 정도의 두께로 형성하는 것이 바람직하다.
한편, 확산 방지막 역할을 하는 제2 폴리실리콘막은 산소가 함유된 가스 대신에, NH3 가스를 함께 공급하여 나이트라이드(N)이 함유된 폴리실리콘막을 형성할 수 도 있다. 나이트라이드가 함유된 폴리실리콘막 또한, 제1 폴리실리콘막(231)과 제3 폴리실리콘막(233)의 불순물 농도차이에 의해 유발되는 불순물의 확산을 방지할 수 있다.
다음에, 산소함유 가스의 공급을 중단하고, 실리콘 소스 가스 및 제1 도전형 즉, N형 불순물 소스가스를 공급하여 제1 도전형 불순물이 도핑된 제3 폴리실리콘막(233)을 형성한다. 여기서, 제3 폴리실리콘막(233)은 0.1 내지 1토르(torr)의 압력, 400 내지 3650℃의 온도에서 제1 도전형 불순물의 농도가 1.0E20 내지 3.0E20 atoms/㎤ 되도록 증착하여 제1 폴리실리콘막(231)과 비교하여 상대적으로 저농도로 N형 불순물이 도핑되도록 형성하는 것이 바람직하다.
도 8을 참조하면, 제1 폴리실리콘막(231) 및 제2 폴리실리콘막(232) 및 제3 폴리실리콘막(233)을 포함하는 제1 게이트도전막(230) 상에 제1 영역(300)을 노출시키는 포토레지스트 패턴(240)을 형성한다. 다음에, 포토레지스트막 패턴(240)을 이온주입마스크로 노출된 제1 게이트도전막(230) 부분에 제2 도전형 불순물 이온 예컨대, 보론(boron)을 고농도로 주입하고, 제1 영역(300)에 도핑된 제2 도전형 불순물 이온의 활성화를 위한 열공정을 수행한다.
그러면, 제1 영역(300)의 제1 게이트도전막은 제2 도전형 불순물 이온즉, 보론 이온들에 의해, 제2 도전형 불순물이 도핑된 제2 게이트도전막(230a)으로 전환된다.
이때, 제1 폴리실리콘막과 제3 폴리실리콘막 계면에 형성된 제2 폴리실리콘막은, 고농도로 N형 불순물이 도핑된 제1 폴리실리콘막으로부터 저농도로 N형 불순물이 도핑된 제2 폴리실리콘막으로의 확산을 방지하는 역할을 한다.
예컨대, 도 10은 N형 불순물이 도핑된 NMOS 소자에서 열공정 후 N형 불순물의 농도를 측정한 결과이며, 도 11은 P형 불순물이 도핑된 PMOS 소자에서 열공정 후, P형 불순물의 농도를 측정한 결과이다.
게이트 절연막(A) 및 게이트도전막 내에 N형 불순물의 농도를 측정한 결과, 도 10에 제시된 바와 같이, 고농도의 제1 폴리실리콘막과 저농도의 제3 폴리실리콘막 계면에, 산소가 함유된 제2 폴리실리콘막이 형성되지 않은 경우(a)보다, 산소가 함유된 제2 폴리실리콘막이 형성된 경우(b)는 제2 폴리실리콘막이 농도 확산을 방지하는 확산방지막으로 작용하는 것을 알수 있다. 즉, 제2 폴리실리콘막이 형성된 경우(b)는 제1 폴리실리콘막 영역(B)과 제3 폴리실리콘막 영역(B)에서 상대적으로 N형 불순물의 농도 손실이 적어, 게이트도전막 내에 함유된 N형 불순물의 농도량이 제2 폴리실리콘막이 형성되지 않은 경우(a) 보다 많은 것을 확인할 수 있다.
또한, 도 11에 제시된 바와 같이, 게이트절연막(A) 및 게이트도전막 내의 P 형 불순물의 농도를 측정한 결과, 고농도의 제1 폴리실리콘막과 저농도의 제3 폴리실리콘막 계면에, 산소가 함유된 제2 폴리실리콘막이 형성되지 않은 경우(a')보다, 산소가 함유된 제2 폴리실리콘막을 형성된 경우(b')는, 제2 폴리실리콘막이 농도 확산을 방지하는 확산방지막으로 작용하는 것을 알수 있다. 즉, 제2 폴리실리콘막이 형성된 경우(b')는 제1 폴리실리콘막 영역(B)과 제3 폴리실리콘막 영역(B)에서 상대적으로 N형 불순물의 농도 손실이 적어, 게이트도전막 내에 함유된 N형 불순물의 농도량이 제2 폴리실리콘막이 형성되지 않은 경우(a') 보다 많은 것을 확인할 수 있다.
따라서, 산소가 함유된 폴리실리콘막을 고농도의 폴리실리콘막 및 저농도의 폴리실리콘막 계면에 형성함으로써, N형 불순물이 도핑된 게이트도전막 및 P형 불순물이 도핑된 게이트도전막 내에 함유된 불순물 이온의 아웃 디퓨전 현상이 억제됨으로써, 이온 손실을 방지하고, 게이트절연막과 폴리실리콘막 계면에서 공핍이 발생하는 폴리실리콘 공핍률 특성을 개선시킬 수 있다.
도 9를 참조하면, 제1 폴리실리콘막(231), 제2 폴리실리콘막(232) 및 제3 폴리실리콘막(233)을 포함하는 제1 게이트도전막(230) 및 제2 게이트도전막(230a) 상에 게이트금속막(250) 및 게이트하드마스크막(260)을 형성한다. 게이트금속막(250)은, 금속실리사이드막 및 금속막을 포함하여 형성할 수 있다. 게이트하드마스크막(260)은 실리콘나이트라이드와 같은 절연물질을 포함하여 형성할 수 있다.
이후, 게이트하드마스크막(260), 게이트금속막(250), 제1 게이트도전막(230) 및 제2 게이트도전막(230a), 게이트절연막(220)을 패터닝하게 되면, 제1 영역(300) 에는 N형 폴리실리콘 게이트 전극을 갖는 NMOS 소자가 형성되고, 제2 영역(310)에는 P형 폴리실리콘 게이트 전극을 갖는 PMOS 소자를 형성되어, NMOS 소자 및 PMOS 소자 모두 표면 채널 특성을 갖는 듀얼 게이트 전극이 형성된다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체소자의 NMOS 트랜지스터의 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
도 5 내지 도 11은, 본 발명의 다른 실시예에 따른 반도체소자의 듀얼 게이트전극 형성 방법을 설명하기 위해 나타내 보인 도면들이다.

Claims (11)

  1. 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물이 도핑된 제1 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막에 상기 제1 도전형 불순물의 활성화를 위한 열공정을 수행하는 단계;
    상기 열공정이 수행된 제1 폴리실리콘막 위에, 실리콘소스가스 및 제1 도전형 소스가스와 함께 산소함유가스를 공급하여 산소가 함유된 제2 폴리실리콘막을 형성하는 단계;
    상기 제2 폴리실리콘막 상에 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물이 도핑된 제3 폴리실리콘막을 형성하는 단계; 및
    상기 제3 폴리실리콘막 상에 게이트금속막 및 하드마스크막을 형성하는 단계를 포함하는 반도체소자의 게이트전극 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 도전형 불순물은 N형 불순물 또는 P형 불순물을 포함하는 반도체소자의 게이트전극 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 폴리실리콘막은 제1 도전형 불순물이 3.0E20 내지 6.0E20 atoms/㎤ 농도로 함유된 반도체소자의 게이트전극 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 산소 함유 가스는 N2O 가스 또는 NO 가스를 포함하여 형성하는 반도체소자의 게이트전극 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제3 폴리실리콘막은, 제1 도전형 불순물이 1.0E20 내지 3.0E20 atoms/㎤ 의 농도로 함유된 반도체소자의 게이트전극 형성 방법.
  6. 제1 영역 및 제2 영역을 포함하는 기판 내에 리세스 트렌치를 형성하는 단계;
    상기 리세스 트렌치가 형성된 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상부 표면을 질화시키는 질화공정을 수행하는 단계;
    상기 질화공정이 수행된 게이트절연막 상에 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제1 도전형 불순물이 도핑된 제1 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막 위에, 실리콘소스가스 및 제1 도전형 소스가스와 함 께 산소함유가스를 공급하여 산소가 함유된 제2 폴리실리콘막을 형성하는 단계;
    상기 제2 폴리실리콘막 위에, 실리콘소스가스 및 제1 도전형 소스가스를 공급하여 제3 폴리실리콘막을 형성하는 단계;
    상기 제1 영역의 제3 폴리실리콘막, 제2 폴리실리콘막 및 제1 폴리실리콘막에 제2 도전형 불순물 이온을 고농도로 주입하여 제2 도전형 불순물 이온이 도핑된 폴리실리콘막으로 전환시키는 단계; 및
    상기 제2 도전형 불순물 이온이 도핑된 폴리실리콘막 및 제3 폴리실리콘막 상에 게이트금속막 및 게이트하드마스크막을 형성하는 반도체소자의 듀얼 게이트전극 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제1 도전형 불순물은 N형 불순물 또는 P형 불순물을 포함하는 반도체소자의 듀얼 게이트전극 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제1 폴리실리콘막을 형성한 이후에,
    상기 제1 폴리실리콘막에 상기 제1 도전형 불순물의 활성화를 위한 열공정을 수행하는 단계를 더 포함하는 반도체소자의 듀얼 게이트전극 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 산소 함유 가스는 N2O 가스 또는 NO 가스를 포함하여 형성하는 반도체소자의 듀얼 게이트전극 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제3 폴리실리콘막은, 제1 도전형 불순물이 1.0E20 내지 3.0E20 atoms/㎤ 의 농도로 함유된 반도체소자의 듀얼 게이트전극 형성 방법.
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502426B1 (ko) 2003-09-18 2005-07-20 삼성전자주식회사 듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법
KR20060014673A (ko) * 2004-08-11 2006-02-16 삼성전자주식회사 듀얼 게이트 전극을 갖는 반도체소자의 제조방법
KR20070051964A (ko) * 2005-11-16 2007-05-21 삼성전자주식회사 듀얼 게이트 구조물 형성 방법.
KR20070060351A (ko) * 2005-12-08 2007-06-13 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법

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