KR20000044882A - 반도체 소자의 쉘로우 트랜치 소자분리막 형성방법 - Google Patents

반도체 소자의 쉘로우 트랜치 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법에 관한 것으로, 트랜치 매립 산화막 형성 후 넓은 액티브 영역과 넓은 소자분리 영역간의 단차에 의해 트랜치 평탄화 공정 후 좁은 액티브 영역 및 소자분리 영역이 과도식각되거나 넓은 액티브 영역 상에 트랜치 매립 산화막이 잔류하는 문제점을 해결하기 위하여, 넓고 좁은 다수의 액티브 영역 및 필드 영역을 정의하고, 상기 필드 영역이 개방된 식각 저항층 패턴을 반도체 기판 상에 형성하는 단계와, 상기 식각 저항층 패턴을 이용한 식각 공정으로 반도체 기판을 식각하여 넓고 좁은 다수의 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 전체 구조 상부에 트랜치 매립 산화막을 형성하는 단계와, 상기 넓은 액티브 영역 상의 상기 트랜치 매립 산화막 일부를 제거하는 단계와, 상기 매립 산화막을 연마하여 상기 트랜치 내에 트랜치 매립 산화막을 남긴 후, 식각 저항층 패턴을 제거하는 단계를 순서적으로 실시하므로써, 소자분리막의 신뢰성을 향상시킬 수 있는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법이 개시된다.

Description

반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법
본 발명은 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법에 관한 것으로, 특히 초고집적 반도체 소자 제조시 쉘로우 트랜치 소자분리(Shallow Trench Isolation; STI) 공정에서 리버스 마스크(reverse mask)를 사용하므로써 트랜치 매립 산화막의 평탄화 공정을 용이하게 할 수 있는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법에 관한 것이다.
도 1a 및 1b는 종래 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 다수의 넓은 액티브 영역(10), 좁은 소자분리 영역(20), 좁은 액티브 영역(30) 및 넓은 소자분리 영역(40)을 정의하고, 반도체 기판(11) 상에 패드 산화막(12) 및 질화막(13)으로 이루어지는 식각 저항층(etching resist layer)을 형성한다. 이후 질화막(13) 및 패드 산화막(12)을 순차적으로 식각하여 반도체 기판(11)을 노출시키고, 노출된 반도체 기판(11)을 식각하므로써 넓고 좁은 다수의 트랜치를 형성한다. 다음에, 반도체 기판(11)을 산화시켜 열산화막(14)을 형성하고, 전체 구조 상부에 고밀도 플라즈마 산화막을 이용하여 트랜치 매립 산화막(15)을 형성한다. 이때, 넓은 액티브 영역(10)과 넓은 소자분리 영역(40)간에 단차가 발생하게 된다.
도 1b는 화학적 기계적 연마 공정에 의해 트랜치 매립 산화막(15)을 평탄화한 상태를 나타내는 소자의 단면도이다. 도시된 것과 같이, 평탄화 공정을 연마량이 많은 넓은 액티브 영역(10)을 기준으로 할 경우, 소자분리 영역에 디싱(dishing) 현상이 발생되고(A), 셀 영역이 과도 연마(B)되는 문제점이 있다.
이러한 문제점을 해결하기 위하여, 소자분리 영역에 더미(dummy) 액티브 영역을 삽입하는 방법이 사용되고 있으나, 더미 액티브 영역이 최적화되지 않으면 테스트 패턴, 정렬 키 등의 넓은 액티브 영역 상에 트랜치 매립 산화막이 잔류하게 되는 문제점이 있다. 이 경우, 후속 공정에서 불투명 게이트 전극을 사용하는 경우, 하부층의 정렬키가 보이지 않으므로 게이트 전극을 정확하게 정렬할 수 없고, 이를 해결하기 위해 정렬키 부분을 오픈시키기 위한 추가적인 마스크 공정이 필요하게 된다.
따라서, 본 발명은 리버스 마스크(reverse mask)를 이용하여 넓은 액티브 영역 상의 트랜치 매립 산화막 일부를 제거한 다음 평탄화 공정을 실시하므로써, 평탄화 공정시 발생하는 과도 연마 현상이나 트랜치 매립 산화막이 잔류하는 현상을 억제할 수 있는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법은 넓고 좁은 다수의 액티브 영역 및 필드 영역을 정의하고, 상기 필드 영역이 개방된 식각 저항층 패턴을 반도체 기판 상에 형성하는 단계와, 상기 식각 저항층 패턴을 이용한 식각 공정으로 반도체 기판을 식각하여 넓고 좁은 다수의 트랜치를 형성하는 단계와, 상기 트랜치를 포함한 전체 구조 상부에 트랜치 매립 산화막을 형성하는 단계와, 상기 넓은 액티브 영역 상의 상기 트랜치 매립 산화막 일부를 제거하는 단계와, 상기 매립 산화막을 연마하여 상기 트랜치 내에 트랜치 매립 산화막을 남긴 후, 식각 저항층 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 및 1b는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21 : 반도체 기판 22 : 패드 산화막
23 : 질화막 24 : 열산화막
25 : 트랜치 매립 산화막 26 : 리버스 마스크
10 : 넓은 액티브 영역 20 : 좁은 소자분리 영역
30 : 좁은 액티브 영역 40 : 넓은 소자분리 영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 다수의 넓은 액티브 영역(10), 좁은 소자분리 영역(20), 좁은 액티브 영역(30) 및 넓은 소자분리 영역(40)을 정의하고, 반도체 기판(21) 상에 패드 산화막(22) 및 질화막(23)으로 이루어지는 식각 저항층(etching resist layer)을 형성한다. 이후 식각 저항층을 식각하여 반도체 기판(21)을 노출시키고, 노출된 반도체 기판(21)을 식각하므로써 넓고 좁은 다수의 트랜치를 형성한다. 여기에서, 패드 산화막(22)은 50 ∼ 200Å의 두께로 형성하고, 질화막(23)은 LPCVD 방법을 이용하여 1000 ∼ 2500Å의 두께로 형성한다. 또한, 질화막(23) 상부에 300 ∼ 1000Å 두께의 산화막을 추가로 형성하는 것도 가능하다. 또한, 반도체 기판(21)은 2000 ∼ 5000Å의 깊이로 식각한다.
다음에, 반도체 기판(21)을 산화시켜 열산화막(24)을 100 ∼ 300Å의 두께로 형성하고, 전체 구조 상부에 고밀도 플라즈마(HDP) 산화막을 이용하여 트랜치 매립 산화막(25)을 2500 ∼ 5000Å의 두께로 형성한다. 이때, 트랜치 매립 산화막(25)은 반도체 기판(21)을 기준으로 넓은 액티브 영역(10) 상에는 두껍게 형성되고, 좁은 소자분리 영역(20), 좁은 액티브 영역(30) 및 넓은 소자분리 영역(40)에는 얇게 형성되기 때문에 단차가 발생하게 된다.
도 2b는 넓은 액티브 영역(10)이 노출되도록 하는 리버스 마스크(26)를 트랜치 매립 산화막(25) 상에 형성한 상태를 나타낸다.
도 2c에 도시된 바와 같이, 리버스 마스크(26)를 이용한 식각 공정으로 넓은 액티브 영역(10) 상의 트랜치 매립 산화막(25)을 제거한 다음 리버스 마스크(26)를 제거한다. 이때, 넓은 액티브 영역(10) 상에 잔류하는 트랜치 매립 산화막(25)의 두께가 300 ∼ 800Å이 되도록 제어한다.
도 2d는 고온 열처리 공정으로 트랜치 매립 산화막(25)을 조밀화한 후, 화학적 기계적 연마 공정에 의해 평탄화한 상태를 나타내는 소자의 단면도이다. 트랜치 매립 산화막(25)의 조밀화는 리버스 마스크(26)를 이용한 식각 공정 전에 실시하는 것도 가능하다. 넓은 액티브 영역(10) 상에 형성된 트랜치 매립 산화막을 제거한 후 평탄화 공정을 실시함에 따라 좁은 액티브 영역의 과도연마 현상, 소자분리막(25)의 디싱 현상 또는 넓은 액티브 영역 상에 트랜치 매립 산화막이 잔류하는 현상 등이 억제되어, 평탄도가 개선된 것을 알 수 있다.
도 2e는 습식 식각 공정에 의해 질화막(23) 및 패드 산화막(22)으로 이루어진 식각 저항층 패턴을 제거하므로써 소자분리막(25A)을 완성한 상태를 나타내는 소자의 단면도이다. 식각 저항층 패턴(23, 22)을 제거하기 전, 소자분리막(25A)을 건식 또는 습식 식각으로 제거하여 소자분리막의 두께 및 평탄도를 조절할 수도 있다.
상술한 바와 같이, 본 발명은 리버스 마스크(reverse mask)를 이용하여 넓은 액티브 영역 상부의 트랜치 매립 산화막 일부를 먼저 제거한 다음 평탄화 공정을 실시하므로써, 좁은 액티브 영역의 과도 연마 현상이나 소자분리막의 디싱 현상을 방지할 수 있다. 또한, 패턴 차이에 따른 더미 패턴의 최적화가 필요하지 않으므로 소자분리 공정에 소요되는 시간을 단축할 수 있다. 이로 인하여 초고집적 소자의 신뢰성 및 수율을 향상시킬 수 있다.

Claims (13)

  1. 넓고 좁은 다수의 액티브 영역 및 필드 영역을 정의하고, 상기 필드 영역이 개방된 식각 저항층 패턴을 반도체 기판 상에 형성하는 단계와,
    상기 식각 저항층 패턴을 이용한 식각 공정으로 반도체 기판을 식각하여 넓고 좁은 다수의 트랜치를 형성하는 단계와,
    상기 트랜치를 포함한 전체 구조 상부에 트랜치 매립 산화막을 형성하는 단계와,
    상기 넓은 액티브 영역 상의 상기 트랜치 매립 산화막 일부를 제거하는 단계와,
    상기 매립 산화막을 연마하여 상기 트랜치 내에 트랜치 매립 산화막을 남긴 후, 식각 저항층 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 저항층 패턴은 패드 산화막 및 질화막의 적층 구조인 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 패드 산화막은 50 ∼ 200Å의 두께로 형성하고, 상기 질화막은 LPCVD 방법을 이용하여 1000 ∼ 2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 식각 저항층 패턴은 패드 산화막/질화막/산화막의 적층 구조인 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화막은 300 ∼ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 반도체 기판은 2000 ∼ 5000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 트랜치 매립 산화막은 고밀도 플라즈마 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  8. 제 1 항에 있어서,
    상기 트랜치 매립 산화막은 2500 ∼ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 넓은 액티브 영역 상의 트랜치 매립 산화막의 일부를 제거한 후 잔류하는 트랜치 매립 산화막의 두께는 300 ∼ 800Å이 되도록 제어하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  10. 제 1 항에 있어서,
    상기 식각 저항층 패턴을 제거하기 전, 트랜치 내에 남겨진 소자분리막의 일부를 건식 또는 습식 식각으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  11. 제 1 항에 있어서,
    상기 트랜치를 형성한 후 트랜치 내에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  12. 제 11 항에 있어서,
    상기 열산화막은 100 ∼ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
  13. 제 1 항에 있어서,
    상기 트랜치 매립 산화막은 열처리 공정으로 조밀화하는 것을 특징으로 하는 반도체 소자의 쉘로우 트랜치 소자분리막 형성 방법.
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