KR101127233B1 - 저장캐패시터를 구비한 반도체소자 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 작은 면적으로 높은 캐패시턴스를 얻을 수 있는 저장캐패시터를 구비한 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 셀영역과 ISO 더미영역이 정의된 반도체기판을 준비하는 단계, 상기 ISO 더미영역의 반도체기판에 복수개의 제1트렌치를 형성함과 동시에 상기 ISO 더미영역 내에 저장캐패시터영역을 정의하는 링 형상의 제2트렌치를 형성하는 단계, 상기 제1 및 제2트렌치에 절연막을 매립시키는 단계, 및 상기 제2트렌치에 의해 정의된 저장캐패시터영역에 불순물을 이온주입하여 다이오드 구조의 저장캐패시터를 형성하는 단계를 포함하고, 상술한 본 발명은 주변회로영역의 ISO 더미영역에 저장캐패시터를 형성해주므로써 저장캐패시터가 DRAM에서 차지하는 면적을 줄일 수 있는 효과가 있다.

저장캐패시터, ISO 더미영역, 트렌치, 다이오드

Description

저장캐패시터를 구비한 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH RESERVOIR CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래의 저장 캐패시터의 일 예를 도시한 회로도,

도 2a 내지 도 2d는 본 발명의 실시예에 따른 저장캐패시터의 제조 방법을 도시한 공정단면도,

도 3a 내지 도 3d는 본 발명의 실시예에 따른 레이아웃 공정도,

도 4는 본 발명의 실시예에 따른 저장 캐패시터의 회로도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 패드산화막

23 : 패드질화막 24a : 제1트렌치

24b : 제2트렌치 25 : 절연막

26 : 저장캐패시터가 형성될 활성영역 27 : 마스크

28a : p형 웰 28b : p형 불순물층

31a : n형 소스/드레인 31b : n형 불순물층

본 발명은 반도체 제조 기술에 관한 것으로, 특히 저장 캐패시터를 구비한 반도체소자 및 그의 제조 방법에 관한 것이다.

반도체 메모리소자의 일종인 디램(DRAM)을 동작시키는 데는 여러 전원이 필요하다. 그 전원들은 동작시 필연적으로 잡음(noise)을 동반하게 되는데, 이러한 잡음을 제거하기 위하여 큰 용량의 저장 캐패시터(reservoir capacitor)를 사용하고 있다. 이러한 저장 캐패시터는 큰 용량의 캐패시터를 구현하기 위해 넓은 면적의 캐패시터가 요구됨에 따라 크기가 큰 MOS 트랜지스터 구조를 이용하고 있다.

도 1은 종래의 저장 캐패시터의 일 예를 도시한 회로도로서, PMOS 트랜지스터 구조를 이용한 저장캐패시터를 도시하고 있다.

도 1을 참조하면, 저장캐패시터는 소스(S)와 드레인(D)을 공통으로 연결한 부분(11)을 제1전극(VSS 전압 인가)으로 하고 게이트(12)를 제2전극(VDD 전압 인가)으로 하는 캐패시터가 된다.

이와 같이 종래에는 게이트와 소스/드레인 사이에 형성되는 MOS 캐패시터로 저장 캐패시터를 형성하기 때문에, 원하는 용량의 캐패시턴스를 얻기 위해서는 상당히 큰 면적이 요구된다. 일반적으로 저장 캐패시터는 DRAM의 주변회로 영역의 상당부분을 차지하고 있어 칩(chip)의 면적이 필연적으로 커질 수밖에 없고, 전원라인(power line) 또는 신호라인(signal line)의 효율적인 배선도 방해하고 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 작은 면적으로 높은 캐패시턴스를 얻을 수 있는 저장캐패시터를 구비한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자는 셀영역과 ISO 더미영역을 갖는 주변회로영역이 정의된 반도체기판, 및 상기 주변회로영역의 ISO 더미영역에 형성된 저장캐패시터를 포함하는 것을 특징으로 하고, 상기 저장캐패시터는 p형 불순물층과 n형 불순물층의 pn 접합구조의 다이오드인 것을 특징으로 하며, 상기 다이오드는 상기 p형 불순물층에 VSS 전압을 인가하고, 상기 n형 불순물층에 VDD 전압을 인가하여 역방향 다이오드가 되는 것을 특징으로 한다.

바람직하게, 상기 저장캐패시터는 링 형상의 소자분리구조에 의해 상기 셀영역과 분리되는 것을 특징으로 한다.

그리고, 본 발명의 반도체소자의 제조 방법은 셀영역과 ISO 더미영역이 정의된 반도체기판을 준비하는 단계, 상기 ISO 더미영역의 반도체기판에 복수개의 제1트렌치를 형성함과 동시에 상기 ISO 더미영역 내에 저장캐패시터영역을 정의하는 링 형상의 제2트렌치를 형성하는 단계, 상기 제1 및 제2트렌치에 절연막을 매립시키는 단계, 및 상기 제2트렌치에 의해 정의된 저장캐패시터영역에 불순물을 이온주 입하여 다이오드 구조의 저장캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술하는 실시예에서는 주변회로영역에 MOS 트랜지스터구조로 저장캐패시터를 형성하는 것이 아니라, 소자분리공정의 CMP 공정시 사용되는 주변회로영역의 ISO 더미 영역에 접합 캐패시터 구조로 저장캐패시터를 형성한다. 즉, 트랜지스터형성영역과 ISO 더미영역을 갖는 주변회로영역에서 저장캐패시터를 트랜지스터형성영영에 형성하는 것이 아니라, ISO 더미영역에 형성한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 저장캐패시터를 구비한 반도체소자의 제조 방법을 도시한 공정단면도이고, 도 3a 내지 도 3d는 레이아웃 공정도이다. 그리고, 도 4는 본 발명의 실시예에 따른 저장캐패시터의 회로도이다.

도 2a에 도시된 바와 같이, 셀영역과 주변회로영역의 ISO 더미영역(Isolation Dummy region)이 정의된 반도체기판(21)의 소정영역에 각 영역 및 소자간 분리를 위한 소자분리막을 형성하기 위한 STI(Shallow Trench Isolation) 공정을 진행한다. 여기서, ISO 더미영역은 셀영역에서 소자분리(ISO) 공정시 디싱현상이 발생하는 것을 방지하기 위해 주변회로영역에 형성해주는 영역이다.

먼저, 반도체기판(21) 상에 패드산화막(22)을 형성한다. 이때, 패드산화막(22)은 열산화(Thermal oxidation) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 750℃～850℃ 온도에서 100Å～300Å 두께로 형성한다.

이어서, 패드산화막(22) 상에 패드질화막(23)을 형성한다. 이때, 패드질화막(23)은 저압화학기상증착법(Low Pressure CVD; LPCVD)을 이용하여 500Å～1000Å 두께로 형성한다. 이와 같이, 저압화학기상증착법을 이용하여 패드질화막(23)을 형성하므로, 패드질화막(23)은 LP 질화막이라고도 한다.

다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리 마스크(ISO Mask, 도시 생략)를 형성한 후, 소자분리마스크를 식각배리어로 하여 패드질화막(23)과 패드산화막(22)을 식각한다.

이어서, 소자분리마스크를 스트립하고, 패드질화막(23)을 식각배리어로 하여 노출된 반도체기판(21)을 식각하여 트렌치(24a, 24b)를 형성한다.

이때, 트렌치(24a, 24b) 형성시, 셀영역의 소자간 분리를 위한 트렌치(도시 생략)와 후속 ISO CMP 공정시 셀영역의 디싱현상을 방지하기 위해 ISO 더미영역에 형성되는 제1트렌치(24b)를 동시에 형성한다. 그리고, 이와 동시에 ISO 더미영역의 일부 영역에 저장캐패시터를 위한 제2트렌치(24b)도 동시에 형성한다. 즉, 제2트렌치(24b)를 저장캐패시터를 ISO 더미영역에 형성하기 위한 것이면서, 저장캐패시터와 이웃하는 ISO 더미영역 및 셀영역을 분리시키기 위한 것이다.

상기한 바에 따르면, ISO CMP 공정시 패턴이 조밀한 지역과 패턴이 넓은 지역을 연마할 때 디싱현상을 방지하기 위해 패턴이 넓은 지역에 도입되는 ISO 더미영역의 일부 영역에 저장캐패시터 형성을 위한 제2트렌치(24b)를 형성해준다.

그리고, 제1트렌치(24a)가 복수개의 정사각형 패턴으로 정의되는데 반해, 제2트렌치(24b)는 하나의 링 형태의 패턴으로 정의된다(도 3a 참조). 여기서, 제1트렌치(24a)는 100×100㎛²의 면적을 갖고, 제2트렌치(24b)는 저장캐패시터가 형성될 영역(통상 5000～10000×10㎛²의 면적)을 정의하기 위한 것이다.

이처럼, 제2트렌치(24b)를 링 형태로 정의하므로써, 제2트렌치(24b)에 의해 정의(define)되는 활성영역(이는 저장캐패시터가 형성될 활성영역)은 이웃한 활성영역들과 제2트렌치(24b)에 의해 격리된다.

전술한 바와 같이, 셀영역의 트렌치 및 ISO 더미영역의 제1,2트렌치(24a, 24b)를 형성한 후에, 도 2b에 도시된 바와 같이, HDP(High Density Plasma) 산화막을 이용한 절연막(25) 매립, ISO CMP, 패드질화막(23) 스트립 및 패드산화막(22) 스트립 공정을 진행하여 소자분리 구조를 완성한다(도 3b 참조).

여기서, ISO CMP 공정은 제1,2트렌치(24a, 24b)에 절연막(25)을 매립한 후 패드질화막(23)의 표면이 드러날때까지 평탄화하는 공정으로서, 패턴이 조밀한 지역(셀영역)과 패턴이 넓은 지역(주변회로영역)을 연마할 때 디싱현상을 방지하기 위해 패턴이 넓은 지역, 즉 ISO 더미영역에도 제1,2트렌치(24a, 24b)를 형성해주고 동시에 ISO CMP공정을 진행하므로써 디싱 현상을 방지한다.

상기한 소자분리 공정을 완료한 후에 각 소자분리구조에 의해 활성영역들이 정의되는데, 설명의 편의상 저장캐패시터가 형성될 활성영역(26)만 도면부호를 할당하기로 한다.

도 2c에 도시된 바와 같이, 반도체기판(21)의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(27)를 형성한 후, 마스크(27)를 이온주입배리어로 하여 불순물을 이온주입한다.

여기서, 마스크(27)는 셀영역은 모두 오픈시키고, ISO 더미영역은 일부만을오픈시키는 형태이다(마스크에 의해 오픈되는 지역은 도 3c의 '27a' 참조). 즉, 마스크(27)에 의해 오픈되는 ISO 더미영역의 일부지역은 저장캐패시터가 형성될 활성영역이고, 저장캐패시터가 형성될 활성영역과 셀영역이 동시에 오픈되도록 저장캐패시터가 형성될 활성영역과 셀영역 사이의 영역들이 오픈될 수도 있다.

상기 마스크(27)에 의한 불순물의 이온주입은 셀영역에서 트랜지스터를 형성하기 위해 진행되는 이온주입공정들, 예컨대 웰 이온주입, 소스/드레인 형성을 위한 이온주입이다. 통상적으로, 셀영역에는 NMOSFET가 형성되므로 웰은 p형 불순물을 주입하여 형성한 p형 웰(28a)이고, 소스/드레인은 n형 불순물을 주입하여 형성한 nㅎ형 소스/드레인(31a)이다.

따라서, 저장캐패시터가 형성될 활성영역에도 p형 웰(28a) 형성시 동시에 p형 불순물이 이온주입되어 p형 불순물층(28b)이 형성되고, n형 소스/드레인(31a) 형성시 동시에 n형 불순물이 이온주입되어 n형 불순물층(31b)이 형성된다. 이로써, 저장캐패시터가 형성될 활성영역에는 p형 불순물층(28b)과 n형 불순물층(31b)으로 이루어진 pn 접합구조의 다이오드가 형성된다.

결국, 본원발명의 저장캐패시터는 MOS 캐패시터가 아니라 다이오드구조의 접합캐패시터가 되며, PMOS형 캐패시터와 동일하게 p형 불순물층에 VSS 전압, n형 불 순물층에 VDD 전압을 인가하므로 역방향 다이오드가 된다(도 4 참조). 다이오드가 캐패시터로도 동작할 수 있는 것은 잘 알려진 기술이다.

한편, 셀영역에서는 p형 웰(28a) 형성을 위한 이온주입후에 게이트산화막(29)과 게이트전극(30)을 형성하고, 이후 n형 소스/드레인(31a) 형성을 위한 이온주입을 진행한다.

도 2d에 도시된 바와 같이, 이온주입이 완료된 후에 마스크(27)를 스트립하고, 전면에 층간절연막(32)을 형성한다.

이어서, 콘택마스크(도시 생략)를 이용하여 저장캐패시터가 형성될 영역 상부의 층간절연막(32)을 식각하여 복수개의 콘택홀(33)을 형성한 후, 복수개의 콘택홀(33)에 콘택(34)을 매립시킨다(도 3d 참조).

상술한 바에 따르면, 종래기술은 주변회로영역의 트랜지스터형성영역에 저장캐패시터를 MOS형 캐패시터로 형성하였으나, 본 발명은 주변회로영역의 ISO 더미영역에 접합캐패시터 구조의 저장캐패시터를 형성하므로써 저장캐패시터가 차지하는 면적을 줄일 수 있다. 즉, 주변회로영역의 트랜지스터형성영역에 만들어지는 저장캐패시터 만큼의 면적을 줄일 수 있고, 이로써 사용하지 않는 면적의 활용도를 높일 수 있다.

한편, 본 발명의 저장캐패시터는, 불순물주입마스크를 이용하여 ISO 더미영역의 저장캐패시터 형성 지역에만 별도로 주입하는 방법으로 다이오드 한쪽 영역을 플로팅(Floating)에 의해 형성할 수도 있다. 즉, 플로팅접합더미(Floating junction dummy)를 형성하는 것으로, 불순물 주입시 원하는 부위에 분리시켜 불순 물을 주입하는 방법을 사용할 수도 있다.

또한, 본 발명의 저장캐패시터는 ISO 더미영역에 저장캐패시터형성영역을 위한 ISO 패턴(제2트렌치)을 새롭게 만들지 않고, 있는 그대로 사용하는 방법으로 저장캐패시터가 형성될 활성영역의 면적만을 계산하여 사용할 수도 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 주변회로영역의 ISO 더미영역에 저장캐패시터를 형성해주므로써 저장캐패시터가 DRAM에서 차지하는 면적을 줄일 수 있는 효과가 있다.

Claims (10)

1. 셀영역과 소자분리 공정시 상기 셀영역에서 디싱현상이 발생하는 것을 방지하기 위한 ISO 더미영역을 갖는 주변회로영역이 정의된 반도체기판; 및

   p형 불순물층과 n형 불순물층의 pn 접합구조의 다이오드로 구성되며 상기 p형 불순물층에 VSS 전압을 인가하고 상기 n형 불순물층에 VDD 전압을 인가하여 역방향 다이오드로 동작되어서 상기 셀 영역에 공급되는 전원들의 잡음을 제거하는 상기 주변회로영역의 상기 ISO 더미영역에 형성된 저장캐패시터

   를 포함하는 반도체소자.
2. 삭제
3. 삭제
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   링 형상의 소자분리구조에 의해 상기 셀영역과 분리되는 것을 특징으로 하는 반도체소자.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제4항에 있어서,

   상기 링 형상의 소자분리구조는 사각 링 형상인 것을 특징으로 하는 반도체소자.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제1항에 있어서,

   상기 ISO 더미영역은 정사각형 형상의 복수개의 트렌치 패턴에 절연막이 매립된 구조인 것을 특징으로 하는 반도체소자.
7. 삭제
8. 삭제
9. 삭제
10. 삭제

Images