JPH10189767A - デュアルゲートを有する半導体装置の製造方法 - Google Patents

デュアルゲートを有する半導体装置の製造方法

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JPH10189767A
JPH10189767A JP9318505A JP31850597A JPH10189767A JP H10189767 A JPH10189767 A JP H10189767A JP 9318505 A JP9318505 A JP 9318505A JP 31850597 A JP31850597 A JP 31850597A JP H10189767 A JPH10189767 A JP H10189767A
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gate
forming
semiconductor substrate
polysilicon layer
mask
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JP9318505A
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Kang-Sik Youn
ヨウン カン−シク
Paku Hon-Bae
パク ホン−バエ
Kim John-Cyae
キム ジョン−チャエ
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SK Hynix Inc
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LG Semicon Co Ltd
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

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Abstract

(57)【要約】 【課題】安定的なデュアルゲートを有する半導体装置の
製造方法を提供すること。 【解決手段】第１ゲート37をエッチングにより形成する
際に、PMOSトランジスタが形成される部位36側にも第１
マスクパターン39を形成し、前記部位36へのエッチング
の影響を排除しながら、第１ゲート37を形成する。そし
て、第２ゲート38をエッチングにより形成する際には、
NMOSトランジスタの形成される部位35側にも第２マスク
パターン40を形成し、前記部位35へのエッチングの影響
を排除しながら、第２ゲート38を形成する。これによ
り、しきい電圧Ｖthの変化を抑制できると共に、基板表
面に損傷を与える惧れを排除できる。また、第１マスク
パターン39を第１導電型ドーパントの選択的注入工程に
おけるマスクとして用いたり、第２マスクパターン40を
第２導電型ドーパントの選択的注入工程におけるマスク
として用いることができるので、工程数を増加させるこ
ともない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置製造方法
に係り、特にデュアルゲート(DUAL −GATE) を有する半
導体装置製造方法に関する。
【０００２】
【従来の技術】従来のデュアルゲートを有する半導体装
置の製造方法には、ソース／ドレイン領域形成のための
ドーパント(DOPANT)の注入とゲート形成のためのドーパ
ントの注入を同時に進める方法と、ゲート形成のための
ドーパントの注入を別々進める方法がある。
【０００３】図４，図５は、従来のデュアルゲートを有
する半導体装置の製造方法のうち、第１の方法を説明す
るための工程断面図であって、半導体素子の一部を示
す。まず、図４（Ａ）に示すように、シリコン基板１１
に一般的なＬＯＣＯＳ（local oxidation of silicon；
酸化膜分離）形成方法でフィールド酸化膜１２を形成し
た後、ゲート絶縁膜１３を形成し、ゲート絶縁膜１３上
にポリシリコン層１４を蒸着形成する。フィールド酸化
膜１２を基準として、左のポリシリコン層と基板はＮＭ
ＯＳトランジスタの形成される部位１５であり、右のポ
リシリコン層と基板はＰＭＯＳトランジスタの形成され
る部位１６である。
【０００４】続いて、図４（Ｂ）に示すように、ポリシ
リコン層を選択的にエッチングしてＮＭＯＳトランジス
タゲート１７とＰＭＯＳトランジスタゲート１８を形成
する。続いて、図４（Ｃ）に示すように、ＰＭＯＳトラ
ンジスタの形成される部位１６をフォトレジストである
第１マスク１９で覆い、ＮＭＯＳトランジスタの形成さ
れる部位１５にＮＭＯＳトランジスタのソース／ドレイ
ンのＬＤＤ(lightly doped drain) 領域形成のためのＡ
ｓ+ を注入する。
【０００５】続いて、第１マスク１９を除去した後、図
５（Ａ）に示すように、ＮＭＯＳトランジスタの形成さ
れる部位１５をフォトレジストである第２マスク２０で
覆い、ＰＭＯＳトランジスタの形成される部位１６にＰ
ＭＯＳトランジスタのソース／ドレインのＬＤＤ領域形
成のためのＢＦ2 + を注入する。続いて、第２マスク２
０を除去した後、図５（Ｂ）に示すように、ＮＭＯＳト
ランジスタゲート１７及びＰＭＯＳトランジスタゲート
１８の両側面にサイドウォルスペーサ(SIDEWALL −SPAC
ER) ２１，２２を形成した後、ソース／ドレイン形成の
ためのイオンを注入しながら、ゲート１７，１８にもド
ーパントを注入する。即ち、ＮＭＯＳトランジスタの形
成される部位１５にはＡｓ+ を注入し、ＰＭＯＳトラン
ジスタの形成される部位１６にはＢＦ2 + を注入する。
【０００６】図６は従来のデュアルゲートを有する半導
体装置の製造方法のうち、第２の方法を説明するための
工程断面図であって、半導体素子の一部を示す。まず、
図６（Ａ）に示すように、シリコン基板１１に一般的な
ＬＯＣＯＳ形成方法によってフィールド酸化膜１２を形
成した後、ゲート絶縁膜１３を形成し、ゲート絶縁膜１
３の上にポリシリコン層１４を蒸着形成する。図４，図
５と同様に、フィールド酸化膜１２を基準として、左の
ポリシリコン層と基板はＮＭＯＳトランジスタの形成さ
れる部位１５であり、右のポリシリコン層と基板はＰＭ
ＯＳトランジスタの形成される部位１６である。
【０００７】続いて、図６（Ｂ）に示すように、ＰＭＯ
Ｓトランジスタの形成される部位１６のポリシリコン層
をフォトレジストである第１マスク１９で覆い、ＮＭＯ
Ｓトランジスタの形成される部位１５のポリシリコン層
にＰ+ を注入する。続いて、第１マスク１９を除去した
後、図６（Ｃ）に示すように、ＮＭＯＳトランジスタの
形成される部位１５のポリシリコン層をフォトレジスト
である第２マスク２０で覆い、ＰＭＯＳトランジスタの
形成される部位１６のポリシリコン層にＢ+ を注入す
る。
【０００８】続いて、第２マスク２０を除去した後、図
６（Ｄ）に示すように、ポリシリコン層１４を選択的に
エッチングしてＮＭＯＳトランジスタゲート１７とＰＭ
ＯＳトランジスタゲート１８を形成する。その後、一般
的なデュアルゲート形成方法によってＬＤＤ領域を有す
るソース／ドレインを形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た図４，図５による従来の技術は、ソース／ドレイン形
成のためのドーパント注入時にゲート形成用ドーパント
を同時に注入するものであるため、ゲートドーピングに
適当でないＡｓ+ とＢＦ2 + がＮＭＯＳとＰＭＯＳにそ
れぞれ適用されることになり、しきい電圧Ｖth変化のた
め殆ど素子形成が不可能になるという惧れがある。即
ち、ＮＭＯＳトランジスタゲートにはＰ+ が適当であ
り、ＰＭＯＳトランジスタゲートにはＢ+ がドーパント
として適当であるが、拡散されにくいＡｓ+ を用いると
十分ドーピングされず、ＢＦ2 + を用いるとチャネルの
方にイオンが拡散されて、しきい電圧Ｖthが激しく変化
されるのである。
【００１０】また、上述した図６による第２の従来の方
法は、ゲート形成のためのポリシリコン１４のエッチン
グ時にＮＭＯＳトランジスタの形成される部位１５とＰ
ＭＯＳトランジスタの形成される部位１６のポリシリコ
ン層にそれぞれ異なるタイプ( ＮタイプとＰタイプ) の
イオンが注入されていることにより、互いに異なるエッ
チング率によって基板表面に損傷を与えるという惧れが
ある。
【００１１】本発明は、かかる従来の実情に鑑みなされ
たもので、上記のような惧れを排除することができる安
定的なデュアルゲートを有する半導体装置の製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明に係るデュアルゲートを有す
る半導体装置の製造方法は、第１導電型チャネルＭＯＳ
トランジスタ形成のための第１部位と第２導電型チャネ
ルＭＯＳトランジスタ形成のための第２部位を持つ半導
体基板上にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜上にポリシリコン層を形成する工程と、前記半導
体基板の第１部位上のポリシリコン層に第１導電型ドー
パントを選択的に注入する工程と、前記半導体基板の第
２部位上のポリシリコン層に第２導電型ドーパントを選
択的に注入する工程と、前記半導体基板の第２部位上の
ポリシリコン層をマスクして、前記半導体基板の第１部
位上のポリシリコン層を選択的にエッチングして前記半
導体基板の第１部位上に第１ゲートを形成する工程と、
前記半導体基板の第２部位上のポリシリコン層をマスク
して、前記半導体基板の第１部位の第１ゲート両側にソ
ース／ドレインのＬＤＤ領域形成のための第１導電型ド
ーパントを選択的に注入する工程と、前記半導体基板の
第１部位上のポリシリコン層をマスクして、前記半導体
基板の第２部位上のポリシリコン層を選択的にエッチン
グして前記半導体基板の第２部位上に第２ゲートを形成
する工程と、前記半導体基板の第１部位上のポリシリコ
ン層をマスクして、前記半導体基板の第２部位の第２ゲ
ート両側にソース／ドレインのＬＤＤ領域のための第２
導電型ドーパントを選択的に注入する工程と、を含んで
構成するようにした。
【００１３】かかる構成とすれば、上述した図４，図５
による従来の技術のように、ソース／ドレイン形成のた
めのドーパント注入時にゲート形成用ドーパントを同時
に注入することがないので、ゲートドーピングに適当で
ないＡｓ+ とＢＦ2 + がＮＭＯＳとＰＭＯＳにそれぞれ
適用されることにより、しきい電圧Ｖth変化のため殆ど
素子形成が不可能になる、と言った惧れを排除すること
ができる。
【００１４】また、本発明に係る半導体装置の製造方法
によれば、前記半導体基板の第１部位上のゲート（例え
ば、ＮＭＯＳトランジスタゲート）である第１ゲートを
エッチングにより形成する際に、前記半導体基板の第２
部位側（例えば、ＰＭＯＳトランジスタが形成される
側）もマスクするので、前記半導体基板の第２部位側へ
のエッチングの影響（基板表面が損傷すること）を排除
しながら、前記第１ゲートを形成することができる。そ
して、前記半導体基板の第２部位上のゲート（例えば、
ＰＭＯＳトランジスタゲート）である第２ゲートをエッ
チングにより形成する際には、前記半導体基板の第１部
位側（例えば、ＮＭＯＳトランジスタが形成される側）
もマスクするので、前記半導体基板の第１部位側へのエ
ッチングの影響（基板表面が損傷すること）を排除しな
がら、前記第２ゲートを形成することができる。
【００１５】即ち、上述した図６に示す第２の従来の方
法のように、ゲート形成のためのポリシリコン層のエッ
チング時にＮＭＯＳトランジスタの形成される部位とＰ
ＭＯＳトランジスタの形成される部位のポリシリコン層
にそれぞれ異なるタイプ( ＮタイプとＰタイプ) のイオ
ンが注入されていることにより、互いに異なるエッチン
グ率によって基板表面に損傷を与える、と言った惧れを
排除することができる。
【００１６】なお、請求項２に記載の発明では、前記ソ
ース／ドレインのＬＤＤ領域形成のための第１導電型ド
ーパントの選択的注入工程で、前記第１ゲート形成のた
めの選択的エッチング工程に用いられたマスクをそのま
まマスクとして用いるようにした。そして、請求項３に
記載の発明では、前記ソース／ドレインのＬＤＤ領域形
成のための第２導電型ドーパントの選択的注入工程で、
前記第２ゲート形成のための選択的エッチング工程に用
いられたマスクをそのままマスクとして用いるようにし
た。
【００１７】請求項２や請求項３に記載の発明によれ
ば、前記ソース／ドレインのＬＤＤ領域形成のための第
１導電型ドーパントの選択的注入工程で、前記第１ゲー
ト形成のための選択的エッチング工程に用いられたマス
クをそのままマスクとして用いたり、前記ソース／ドレ
インのＬＤＤ領域形成のための第２導電型ドーパントの
選択的注入工程で、前記第２ゲート形成のための選択的
エッチング工程に用いられたマスクをそのままマスクと
して用いるので、工程数を増加させることなく、従来の
ような素子形成が不可能になると言った惧れや基板表面
に損傷を与えると言った惧れを排除することができるこ
ととなる。
【００１８】請求項４に記載の発明では、デュアルゲー
トを有する半導体装置の製造方法において、ＮＭＯＳト
ランジスタ形成のための第１部位とＰＭＯＳトランジス
タ形成のための第２部位を有する半導体基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシ
リコン層を形成する工程と、前記半導体基板の第１部位
上のポリシリコン層にＰ+ を選択的に注入する工程と、
前記半導体基板の第２部位上のポリシリコン層にＢ+ を
選択的に注入する工程と、前記半導体基板の第２部位上
のポリシリコン層をマスクすると共に前記半導体基板の
第１部位上にＮＭＯＳトランジスタゲートを形成するた
めの第１マスクパターンを形成し、該第１マスクパター
ンをマスクとして、前記半導体基板の第１部位上のポリ
シリコン層をエッチングして前記半導体基板の第１部位
上にＮＭＯＳトランジスタゲートを形成する工程と、前
記第１マスクパターンをマスクとして、半導体基板第１
部位のＮＭＯＳトランジスタゲート両側に、ソース／ド
レインのＬＤＤ領域形成のためのＡｓ+ を注入する工程
と、前記第１マスクパターンを除去した後、前記半導体
基板の第１部位をマスクすると共に前記半導体基板の第
２部位上にＰＭＯＳトランジスタゲートを形成するため
の第２マスクパターンを形成し、該第２マスクパターン
をマスクとして、前記半導体基板の第２部位上のポリシ
リコン層をエッチングして前記半導体基板の第２部位上
にＰＭＯＳトランジスタゲートを形成する工程と、前記
第２マスクパターンをマスクとして、半導体基板の第２
部位の第２ゲート両側に、ソース／ドレインのＬＤＤ領
域形成のためのＢＦ2 + を注入する工程と、を含んで構
成した。
【００１９】
【発明の実施の形態】以下、添付図面を参照して本発明
の一実施形態を詳細に説明する。図１〜図３は、本発明
の一実施形態に係るデュアルゲートを有する半導体装置
の製造方法を説明するために半導体素子の一部を示す工
程断面図である。まず、図１（Ａ）に示すように、シリ
コン半導体基板３１に一般的なＬＯＣＯＳ形成方法によ
ってフィールド酸化膜３２を形成する。このフィールド
酸化膜３２を基準として、左に位置した半導体基板の第
１部位３５は第１導電型チャネルＭＯＳトランジスタ即
ちＮＭＯＳトランジスタの形成される部位であり、右に
位置した半導体基板の第２部位３６は第２導電型チャネ
ルＭＯＳトランジスタ即ちＰＭＯＳトランジスタの形成
される部位である。
【００２０】続いて、図１（Ｂ）に示すように、半導体
基板の第１部位３５と第２部位３６の表面にゲート絶縁
膜３３を形成する。ゲート絶縁膜３３の形成は熱酸化と
同じ一般的な方法を適用する。続いて、図１（Ｃ）に示
すように、ゲート絶縁膜３３上にポリシリコン層３４を
形成する。ポリシリコン層３４の形成は化学気相蒸着方
法によって全面(BLANGET) 蒸着して形成する。このポリ
シリコン層３４はドーピングされてない(UNDOPED) ポリ
シリコンであって、ゲート形成のための層である。
【００２１】続いて、図２（Ａ）に示すように、ＮＭＯ
Ｓトランジスタゲート形成のためのドーパントを選択的
に注入する。即ち、半導体基板第１部位３５上のポリシ
リコン層に第１導電型であるＮ−タイプドーパント、好
ましくはＰ+ を注入する。図面中の符号４３はドーパン
トの選択的注入のために形成されたマスクであって、フ
ォトレジストを適用することができる。ドーパント注入
工程後にマスク４３を除去する。
【００２２】続いて、図２（Ｂ）に示すように、ＰＭＯ
Ｓトランジスタゲート形成のためのドーパントを選択的
に注入する。即ち、半導体基板第２部位３６上のポリシ
リコン層に第１導電型であるＰ−タイプドーパント、好
ましくはＢ+ を注入する。図面中の符号４４はドーパン
トの選択的注入のために形成されたマスクであって、フ
ォトレジストを適用することができる。ドーパント注入
工程後にマスク４４を除去する。
【００２３】続いて、図２（Ｃ）に示すように、第１ゲ
ート３７即ちＮＭＯＳトランジスタゲートを形成し、Ｎ
ＭＯＳトランジスタのソース／ドレインのＬＤＤ領域形
成のための第１導電型ドーパントを注入する工程を進め
る。第１ゲート３７は、ポリシリコン層３４上にフォト
レジストである第１マスクパターン３９を形成した後、
ポリシリコン層３４をエッチングして、形成される。次
に、第１マスクパターン３９をマスクとして、半導体基
板第１部位３５のＮＭＯＳトランジスタゲート３７両側
に、ソース／ドレインのＬＤＤ領域形成のための第１導
電型ドーパント、好ましくはＡＳ+ を注入する。以後、
第１マスクパターン３９を除去する。図面中の符号３
４’は、第１ゲート３７を形成した後のポリシリコン層
３４の残りの部位を示す。
【００２４】続いて、図３（Ａ）に示すように、第２ゲ
ート３８即ちＰＭＯＳトランジスタゲートを形成し、Ｐ
ＭＯＳトランジスタのソース／ドレインのＬＤＤ領域形
成のための第２導電型ドーパントを注入する工程を進め
る。第２ゲート３８は、第１ゲート３７と同様に、ポリ
シリコン層３４上にフォトレジストである第２マスクパ
ターン４０を形成した後、ポリシリコン層３４をエッチ
ングして、形成される。次に、第２マスクパターン４０
をマスクとして、半導体基板第２部位３６のＰＭＯＳト
ランジスタゲート３８両側に、ソース／ドレインのＬＤ
Ｄ領域形成のための第２導電型ドーパント、好ましくは
ＢＦ2 + を注入する。以後、第２マスクパターン４０を
除去する。
【００２５】続いて、図３（Ｂ）に示すように、第１ゲ
ート３７及び第２ゲート３８の両側面に酸化膜のサイド
ウォルスペーサ４１，４２を形成したのち、ソース／ド
レイン形成のための高濃度のドーパントをそれぞれ注入
する。即ち、ＮＭＯＳトランジスタの形成される部位３
５にはＡＳ+ を注入し、ＰＭＯＳトランジスタの形成さ
れる部位３６にはＢＦ2 + を注入する。
【００２６】上記のような段階を含んでデュアルゲート
を有する半導体装置を形成する。このように、本実施形
態に係る半導体装置の製造方法によれば、上述した図
４，図５による従来の技術のように、ソース／ドレイン
形成のためのドーパント注入時にゲート形成用ドーパン
トを同時に注入することがないので、ゲートドーピング
に適当でないＡｓ+ とＢＦ2 + がＮＭＯＳとＰＭＯＳに
それぞれ適用されることになり、しきい電圧Ｖth変化の
ため殆ど素子形成が不可能になると言った惧れを排除す
ることができる。
【００２７】また、本実施形態に係る半導体装置の製造
方法によれば、ＮＭＯＳトランジスタゲートである第１
ゲート３７をエッチングにより形成する際に、ＰＭＯＳ
トランジスタが形成される部位３６側にも第１マスクパ
ターン３９を形成するので、ＰＭＯＳトランジスタの形
成される部位３６へのエッチングの影響（基板表面が損
傷すること）を排除しながら、ＮＭＯＳトランジスタゲ
ートである第１ゲート３７を形成することができる。そ
して、ＰＭＯＳトランジスタゲートである第２ゲート３
８をエッチングにより形成する際には、ＮＭＯＳトラン
ジスタの形成される部位３５側にも第２マスクパターン
４０を形成するので、ＮＭＯＳトランジスタが形成され
る部位３５へのエッチングの影響（基板表面が損傷する
こと）を排除しながら、ＰＭＯＳトランジスタゲートで
ある第２ゲート３８を形成することができる。
【００２８】即ち、上述した図６に示す第２の従来の方
法のように、ゲート形成のためのポリシリコン層１４の
エッチング時にＮＭＯＳトランジスタの形成される部位
１５とＰＭＯＳトランジスタの形成される部位１６のポ
リシリコン層１４にそれぞれ異なるタイプ( Ｎタイプと
Ｐタイプ) のイオンが注入されていることにより、互い
に異なるエッチング率によって基板表面に損傷を与える
と言った惧れを排除することができる。
【００２９】しかも、前記第１ゲート３７の形成のため
の選択的エッチング工程に用いられた第１マスクパター
ン３９を、前記ソース／ドレインのＬＤＤ領域形成のた
めの第１導電型ドーパントの選択的注入工程におけるマ
スクとして用いることができると共に、前記第２ゲート
３８の形成のための選択的エッチング工程に用いられた
第２マスクパターン４０を、前記ソース／ドレインのＬ
ＤＤ領域形成のための第２導電型ドーパントの選択的注
入工程におけるマスクとして用いることができるので、
工程数を増加させることなく、従来のような素子形成が
不可能になると言った惧れや基板表面に損傷を与えると
言った惧れを排除することができることとなる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
ＮＭＯＳトランジスタゲートとＰＭＯＳトランジスタゲ
ートをそれぞれエッチングして形成することにより、デ
ュアルゲートを有する半導体装置を製造する工程のう
ち、最も重要な段階であるゲートエッチング段階の信頼
性を向上させることができる。
【００３１】尚、ＮＭＯＳトランジスタゲートとＰＭＯ
Ｓトランジスタゲートをそれぞれエッチングするために
は別途のフォトマスク形成工程及びエッチング工程が求
められるが、その次のＬＤＤ領域形成のためのドーパン
ト注入工程で、ゲート形成時に用いられたフォトマスク
をそのまま用いることが可能であるので、実際工程が増
えない。従って、本発明はデュアルゲートを有する半導
体の製造において、従来における各種の惧れを排除しつ
つ、安定した工程を果たすことができるので、生産歩止
まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるデュアルゲートを有
する半導体装置の製造方法を説明するために半導体素子
の一部を示す工程断面図である（その１）。
【図２】本発明の一実施形態によるデュアルゲートを有
する半導体装置の製造方法を説明するために半導体素子
の一部を示す工程断面図である（その２）。
【図３】本発明の一実施形態によるデュアルゲートを有
する半導体装置の製造方法を説明するために半導体素子
の一部を示す工程断面図である（その３）。
【図４】従来のデュアルゲートを有する半導体装置の製
造方法のうち、第１の方法を説明するための工程断面図
である（その１）。
【図５】従来のデュアルゲートを有する半導体装置の製
造方法のうち、第１の方法を説明するための工程断面図
である（その２）。
【図６】従来のデュアルゲートを有する半導体装置の製
造方法のうち、第２の方法を説明するための工程断面図
である。
【符号説明】
３１ 半導体基板 ３２ フィールド酸化膜 ３３ ゲート絶縁膜 ３４ ポリシリコン層 ３５ 半導体基板の第１部位 ３６ 半導体基板の第２部位 ３７ 第１ゲート ３８ 第２ゲート ３９ 第１マスク ４０ 第２マスク ４１，４２ サイドウォルスペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホン−バエ パク 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−グ、ヒャンジェオ ン−ドン、50 (72)発明者 ジョン−チャエ キム 大韓民国、キェオンギ−ド、ブンダン− グ、セオヒェオン−ドン、ヒョジャ−チョ ン（番地無し)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】デュアルゲートを有する半導体装置の製造
    方法において、 第１導電型チャネルＭＯＳトランジスタ形成のための第
    １部位と第２導電型チャネルＭＯＳトランジスタ形成の
    ための第２部位を持つ半導体基板上にゲート絶縁膜を形
    成する工程と、 前記ゲート絶縁膜上にポリシリコン層を形成する工程
    と、 前記半導体基板の第１部位上のポリシリコン層に第１導
    電型ドーパントを選択的に注入する工程と、 前記半導体基板の第２部位上のポリシリコン層に第２導
    電型ドーパントを選択的に注入する工程と、 前記半導体基板の第２部位上のポリシリコン層をマスク
    して、前記半導体基板の第１部位上のポリシリコン層を
    選択的にエッチングして前記半導体基板の第１部位上に
    第１ゲートを形成する工程と、 前記半導体基板の第２部位上のポリシリコン層をマスク
    して、前記半導体基板の第１部位の第１ゲート両側にソ
    ース／ドレインのＬＤＤ領域形成のための第１導電型ド
    ーパントを選択的に注入する工程と、 前記半導体基板の第１部位上のポリシリコン層をマスク
    して、前記半導体基板の第２部位上のポリシリコン層を
    選択的にエッチングして前記半導体基板の第２部位上に
    第２ゲートを形成する工程と、 前記半導体基板の第１部位上のポリシリコン層をマスク
    して、前記半導体基板の第２部位の第２ゲート両側にソ
    ース／ドレインのＬＤＤ領域のための第２導電型ドーパ
    ントを選択的に注入する工程と、 を含んでなることを特徴とするデュアルゲートを有する
    半導体装置の製造方法。
  2. 【請求項２】前記ソース／ドレインのＬＤＤ領域形成の
    ための第１導電型ドーパントの選択的注入工程で、前記
    第１ゲート形成のための選択的エッチング工程に用いら
    れたマスクをそのままマスクとして用いることを特徴と
    する請求項１に記載のデュアルゲートを有する半導体装
    置の製造方法。
  3. 【請求項３】前記ソース／ドレインのＬＤＤ領域形成の
    ための第２導電型ドーパントの選択的注入工程で、前記
    第２ゲート形成のための選択的エッチング工程に用いら
    れたマスクをそのままマスクとして用いることを特徴と
    する請求項１又は請求項２に記載のデュアルゲートを有
    する半導体装置の製造方法。
  4. 【請求項４】デュアルゲートを有する半導体装置の製造
    方法において、 ＮＭＯＳトランジスタ形成のための第１部位とＰＭＯＳ
    トランジスタ形成のための第２部位を有する半導体基板
    上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にポリシリコン層を形成する工程
    と、 前記半導体基板の第１部位上のポリシリコン層にＰ+ を
    選択的に注入する工程と、 前記半導体基板の第２部位上のポリシリコン層にＢ+ を
    選択的に注入する工程と、 前記半導体基板の第２部位上のポリシリコン層をマスク
    すると共に前記半導体基板の第１部位上にＮＭＯＳトラ
    ンジスタゲートを形成するための第１マスクパターンを
    形成し、該第１マスクパターンをマスクとして、前記半
    導体基板の第１部位上のポリシリコン層をエッチングし
    て前記半導体基板の第１部位上にＮＭＯＳトランジスタ
    ゲートを形成する工程と、 前記第１マスクパターンをマスクとして、半導体基板第
    １部位のＮＭＯＳトランジスタゲート両側に、ソース／
    ドレインのＬＤＤ領域形成のためのＡｓ+ を注入する工
    程と、 前記第１マスクパターンを除去した後、前記半導体基板
    の第１部位をマスクすると共に前記半導体基板の第２部
    位上にＰＭＯＳトランジスタゲートを形成するための第
    ２マスクパターンを形成し、該第２マスクパターンをマ
    スクとして、前記半導体基板の第２部位上のポリシリコ
    ン層をエッチングして前記半導体基板の第２部位上にＰ
    ＭＯＳトランジスタゲートを形成する工程と、 前記第２マスクパターンをマスクとして、半導体基板の
    第２部位の第２ゲート両側に、ソース／ドレインのＬＤ
    Ｄ領域形成のためのＢＦ2 + を注入する工程と、 を含んでなることを特徴とするデュアルゲートを有する
    半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021066A (ko) * 1998-09-25 2000-04-15 김영환 모스형 트랜지스터의 게이트전극 형성방법
KR100364599B1 (ko) * 2001-02-13 2002-12-16 삼성전자 주식회사 반도체 소자 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002057212A (ja) * 2000-08-09 2002-02-22 Mitsubishi Electric Corp 半導体装置、及び半導体装置の製造方法
KR100454751B1 (ko) * 2002-10-21 2004-11-03 삼성에스디아이 주식회사 듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법
KR101132298B1 (ko) * 2005-06-30 2012-04-05 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법
KR100792402B1 (ko) 2005-12-28 2008-01-09 주식회사 하이닉스반도체 듀얼폴리게이트를 갖는 반도체소자의 제조 방법
US20080237811A1 (en) * 2007-03-30 2008-10-02 Rohit Pal Method for preserving processing history on a wafer
CN101996936B (zh) * 2009-08-14 2013-03-20 世界先进积体电路股份有限公司 半导体结构的制造方法
US8211774B2 (en) 2009-09-18 2012-07-03 Vanguard International Semiconductor Corporation Method for forming semiconductor structure
CN102468148B (zh) * 2010-11-09 2014-08-27 无锡华润上华半导体有限公司 一种双栅的制作方法
CN102709166B (zh) * 2012-05-22 2015-05-20 上海华力微电子有限公司 降低n型掺杂和非掺杂多晶硅栅极刻蚀后形貌差异的方法
CN110648907A (zh) * 2019-09-29 2020-01-03 武汉新芯集成电路制造有限公司 一种栅极及其制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
JPS61287161A (ja) * 1985-06-14 1986-12-17 Matsushita Electronics Corp 相補型ｍｏｓ半導体装置の製造方法
US4764477A (en) * 1987-04-06 1988-08-16 Motorola, Inc. CMOS process flow with small gate geometry LDO N-channel transistors
US5030582A (en) * 1988-10-14 1991-07-09 Matsushita Electric Industrial Co., Ltd. Method of fabricating a CMOS semiconductor device
JPH0770727B2 (ja) * 1989-06-16 1995-07-31 日本電装株式会社 Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法
JPH04188762A (ja) * 1990-11-21 1992-07-07 Mitsubishi Electric Corp 半導体装置の製造方法
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
JP2687890B2 (ja) * 1994-08-01 1997-12-08 日本電気株式会社 Ｍｏｓ型半導体装置の製造方法
US5736440A (en) * 1995-11-27 1998-04-07 Micron Technology, Inc. Semiconductor processing method of forming complementary NMOS and PMOS field effect transistors on a substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000021066A (ko) * 1998-09-25 2000-04-15 김영환 모스형 트랜지스터의 게이트전극 형성방법
KR100364599B1 (ko) * 2001-02-13 2002-12-16 삼성전자 주식회사 반도체 소자 제조방법

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Publication number Publication date
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