KR100956155B1 - 반도체 소자의 게이트 산화막 형성방법 - Google Patents

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Abstract

본 발명은 트렌치 아이솔레이션 공정 진행 후 중압 및 저압부에 패드 질화막과 갭충진 물질이 반복적으로 표면에 노출된 상태에서 고압부의 게이트 산화 진행전에 질화막 장벽층을 증착하고 마스크(mask) 공정을 사용하여 고압부 만 질화막 장벽층을 제거한 후 고압부의 게이트 산화막 공정을 진행함으로써 저압 및 중압부의 트렌치 아이솔레이션 프로파일의 변형을 방지할 수 있는 반도체 소자의 게이트 산화막을 형성하는 방법을 제공하는 것이다. 반도체 소자의 게이트 산화막 형성방법은 저압부, 중압부 및 고압부를 구비하는 실리콘 기판을 준비하는 단계와, 저압부, 중압부 및 고압부 상에 산화막 및 질화막을 순차적으로 형성시키는 단계와, 질화막, 산화막 및 실리콘 기판을 식각하여 저압부, 중압부 및 고압부 각각에 트렌치를 형성하는 단계와, 형성된 트렌치를 갭 충진 재료를 사용하여 채움으로써 트렌치 아이솔레이션을 형성하는 단계와, 트렌치 아이솔레이션 상에 질화막 장벽층을 형성하는 단계와, 고압부 상에 형성된 질화막 장벽층을 제거하는 단계와, 질화막 장벽층이 제거된 고압부의 패드 산화막 상에 고압용 게이트 산화막을 형성하는 단계를 포함한다.
트렌치 아이솔레이션, 게이트 산화막, 질화막 장벽층

Description

반도체 소자의 게이트 산화막 형성방법{METHOD FOR FORMING GATE OXIDE LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막을 형성하는 방법을 설명하기 위한 단면도들을 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 실리콘 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 트렌치
18 : 트렌치 아이솔레이션 20 : 질화막 장벽층
22 : 게이트 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 0.25 ㎛ 이하의 공정기술(sub-quarter ㎛ technology) 제품에 고압 동작 디바이스 를 병합하게되면, 이에 따라 삼중게이트 산화막(triple gate oxide) 형성 공정이 필수적이며, 이때 0.25 ㎛ 공정상의 트렌치 아이솔레이션 프로파일(trench isolation profile)의 변형이 발생될 수 있으나 고압 게이트 산화공정용 질화막 장벽층을 이용하여 트렌치 아이솔레이션의 프로파일 변형을 방지할 수 있는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
일반적으로, 종래의 트렌치 아이솔레이션을 사용하는 0.25 ㎛ 이하의 공정에 고압동작 디바이스(high voltage device)를 병합할 때 전체의 칩블록(chip block)은 고압블록(high voltage block)과 중압(medium voltage)을 사용하는 신호 입출력 블록(signal in-out block), 저압(low voltage)을 사용하는 논리-코어 블록(logic-core block)으로 나뉘어질 수 있다. 각각의 동작전압의 차이에 따라 트랜지스터 게이트 산화막의 목표 두께(TR gate oxide thickness target)가 달라진다. 예를 들어, 0.18um(1.8V) 논리-코어에 I/O(5V), 고압(30V)을 사용하고자 할 때 각각의 게이트 산화막의 두께는 30Å, 120Å, 900Å 정도가 된다.
따라서, 기존의 트렌치 아이솔레이션 공정 진행 후, 고압 게이트 산화를 진행하게 되면, 트렌치 식각, 트렌치 갭 충진, 갭 충진 화학적 기계적 연마(CMP; chemical mechanical polishing)의 순으로 공정이 진행된 후 패드 질화막(pad nitride)과 트렌치 갭 충진 물질(trench gap material)이 반복적으로 표면에 노출된 상태에서 900 Å의 고압 게이트 산화(습식 방식) 진행됨으로써, 이때에 중압 및 저압 동작 블록의 트렌치 아이솔레이션의 상부 프로파일이 심하게 변형을 받게 되는 문제점이 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 트렌치 아이솔레이션 공정 진행 후 중압 및 저압부에 패드 질화막과 갭충진 물질이 반복적으로 표면에 노출된 상태에서 고압부의 게이트 산화 진행전에 질화막 장벽층을 증착하고 마스크(mask) 공정을 사용하여 고압부 만 질화막 장벽층을 제거한 후 고압부의 게이트 산화막 공정을 진행함으로써 저압 및 중압부의 트렌치 아이솔레이션 프로파일의 변형을 방지할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 저압부, 중압부 및 고압부를 구비하는 실리콘 기판 상에 산화막 및 질화막을 순차적으로 형성시키는 단계와, 상기 질화막, 산화막 및 실리콘 기판을 순차적으로 식각하여 저압부, 중압부 및 고압부 각각에 트렌치를 형성하는 단계와, 상기 형성된 트렌치를 갭 충진 재료를 사용하여 채움으로써 트렌치 아이솔레이션을 형성하는 단계와, 상기 트렌치 아이솔레이션 상에 질화막 장벽층을 형성하는 단계와, 상기 고압부 상에 형성된 질화막 장벽층을 제거하는 단계와, 상기 질화막 장벽층이 제거된 상기 고압부의 패드 산화막 상에 고압용 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위한 단면도들을 도시한다. 도면에서 표시된 "LVR", "MVR" 및 "HVR"은 저압부, 중압부 및 고압부를 각각 나타낸다.
먼저, 도 1a에 도시된 바와 같이, 소정의 하부 구조가 형성된 실리콘 기판(10)을 준비한다. 이어서, 실리콘 기판(10) 상에 패드 산화막(12)을 성장시킨 후 연속하여 패드 산화막(12) 상에 패드 질화막(14)을 증착하여 형성한다. 도면에 도시하지는 않았지만, 포토 리소그라피 공정 및 식각 공정을 진행하여 실리콘 기판(10) 상에서 액티브 및 필드 영역을 구분한 후, 포토 레지스트를 제거하는 공정을 수행한다.
다음 단계로, 도 1b에 도시된 바와 같이, 패드 질화막(14) 및 패드 산화막(12)을 소정 형상으로 패터닝한 후, 패터닝된 패드 질화막(14)을 마스크로 이용하여 실리콘 기판(10)을 트렌치 식각함으로써, "LVR", "MVR", "HVR" 영역 각각에 트렌치(16)를 형성한다.
그리고 나서, 도 1c에 도시된 바와 같이, 갭 충진 물질로 각각의 "LVR", "MVR", "HVR" 영역에 형성된 트렌치를 채운 후, 적절한 두께의 패드 질화막(14)이 남겨지도록 화학적 기계적 연마(CMP; chemical mechanical polishing)를 진행함으로써 트렌치 아이솔레이션(18)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 장벽 질화막(20)을 각각의 "LVR", "MVR", "HVR" 영역의 트렌치 아이솔레이션(18) 및 잔류 패드 질화막(14) 상에 형성한다. 그리고, 마스크 및 습식 식각 공정을 진행하여 "HVR"의 장벽 질화막(14)만을 제거한다.
마지막으로, 도 1e에 도시된 바와 같이, 고압 게이트 산화 공정을 진행하여 장벽 질화막(14)이 제거된 "HVR" 영역의 패드 산화막(12) 상에 고압 게이트 산화막(22)을 형성한다. 그리고 나서, 이후의 저압 및 중압 게이트 산화 공정을 종래와 동일한 방법으로 진행한다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 트렌치 아이솔레이션 방식을 사용하는 0.25 ㎛ 이하의 공정에 고압 동작 디바이스를 병합함에 따른 중압 블록의 트렌치 아이솔레이션 프로파일이 고압 블록의 게이트 산화막 형성시 변형되는 문제점을 극복하기 위하여, 본 발명은 트렌치 아이솔레이션 공정 진행 후 중압 및 저압부에 패드 질화막과 갭 충진 물질이 반복적으로 표면에 노출된 상태에서 고압부의 게이트 산화공정 이전에 질화막 장벽층을 증착하고 마스크 공정을 사용하여 고압부에만 질화막 장벽층을 제 거 한 후 고압부의 게이트 산화공정을 진행함으로써 저압부 및 중압부의 트렌치 아이솔레이션의 프로파일의 변형을 방지할 수 있는 효과가 있다.

Claims (4)

  1. 저압부, 중압부 및 고압부를 구비하는 실리콘 기판상에 패드산화막 및 패드질화막을 순차적으로 형성시키는 단계;
    상기 패드질화막, 상기 패드산화막 및 상기 실리콘 기판을 순차적으로 식각하여 상기 저압부, 상기 중압부 및 상기 고압부 각각에 트렌치를 형성하는 단계;
    상기 형성된 트렌치를 갭 충진 재료를 사용하여 채움으로써 트렌치 아이솔레이션을 형성하는 단계;
    상기 저압부, 중압부 및 고압부 상에 형성된 트렌치 아이솔레이션 상에 질화막 장벽층을 형성하는 단계;
    상기 고압부의 질화막 장벽층 및 패드질화막을 제거하여 패드산화막 및 트렌치 아이솔레이션을 노출시키는 단계; 및
    상기 노출된 고압부의 패드 산화막 상에 고압용 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  2. 제 1항에 있어서, 상기 트렌치에 갭 충진 재료를 충진하는 단계를 수행한 후, 화학적 기계적 연마(CMP; chemical mechanical polishing)와 같은 방법을 이용하여 상기 질화막 및 상기 갭 충진 재료를 소정의 두께로 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  3. 제 1항에 있어서, 상기 질화막 장벽층을 제거한 후 고압용 게이트 산화막을 형성하는 단계 이후에, 상기 중압부 및 상기 저압부 영역에 게이트 산화막을 수행함으로써 삼중 게이트(triple gate)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
  4. 제 1항에 있어서, 상기 갭 충진 재료가 산화막인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20020042034A (ko) * 2000-11-29 2002-06-05 박종섭 반도체 소자의 소자분리막 형성방법
KR20020066480A (ko) * 2001-02-12 2002-08-19 삼성전자 주식회사 반도체 소자 제조방법

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