KR20020066480A - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 LDI(LCD Driver IC)와 같이 HV(High Volatage) 동작을 필요로하는 소자의 듀얼 게이트 산화막 형성시, 아이솔레이션 구조를 노말 STI(Shallow Trench Isolation) 구조로 가져가더라도 트랜지스터의 동작 특성 저하와 게이트 산화막의 신뢰성 저하가 발생하지 않도록 한 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, STI에 의해 구분된 제 1 액티브영역과 제 2 액티브영역을 갖는 반도체 기판을 준비하는 단계; 상기 기판 상의 제 1, 제 2 액티브영역에 버퍼 산화막을 형성하는 단계; STI를 포함한 버퍼 산화막 상에 질화막과 CVD 산화막을 순차 적층하는 단계; 제 1 액티브영역을 포함한 그 인접부의 상기 STI가 일부 마스킹되도록 상기 CVD 산화막 상에 포토레지스트 패턴을 형성하고, 이를 마스크로해서 제 2 액티브영역쪽의 CVD 산화막을 식각한 후, 레지스트 패턴을 제거하는 하는 단계; 잔존 CVD 산화막을 마스크로해서 질화막과 버퍼 산화막을 순차식각하여 제 2 액티브영역의 표면을 노출시키는 단계; 제 2 액티브영역에 게이트 산화막용 제 1 열산화막을 형성하는 단계; 제 1 액티브영역쪽에 잔존된 CVD 산화막과 질화막 및 버퍼 산화막을 순차식각하여 제 1 액티브영역의 표면을 노출시키는 단계; 및 상기 제 1 액티브영역에 제 1 열산화막보다 얇은 두께의 게이트 산화막용 제 2 열산화막을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.

Description

반도체 소자 제조방법{Method for fabricating semiconductor device}
본 발명은 STI(Shallow Trench Isolation) 구조에 듀얼 게이트 산화막(dual gate oxide) 공정을 적용하더라도 트랜지스터의 동작 특성 저하와 게이트 산화막의 신뢰성 저하가 발생하지 않도록 한 반도체 소자 제조방법에 관한 것이다.
LDI(LCD Driver IC) 제품과 같은 전력소자(power device) 제품들은 소자 구동시 로직회로(LOGIC circuit) 구동을 위한 로우 전압(Low Voltage:이하, LV라 한다) 동작과 LCD 구동을 위한 하이 전압(High Voltage:이하, HV라 한다) 동작을 모두 필요로 하므로 게이트 산화막을 듀얼 게이트 구조로 가져가야 할 뿐 아니라 미세 선폭의 추세에 따라 TI(Trench Isolation) 공정의 채용이 불가피한 상태이다.
하지만 TI 공정 결과 형성된 STI 구조에 듀얼 게이트 산화막 제조공정을 그대로 적용하면 HV용 듀얼 게이트 산화막을 형성할 때 LV 영역의 STI 리세스(recess)가 과도하게 발생하여 소자 특성에 치명적인 손상이 가해지게 된다.
이는 STI 구조의 갭 필(gap fill)에 사용되는 막질은 USG나 HDP와 같은 CVD 산화막인 반면 게이트 산화막으로는 열산화막(thermal oxide) 재질의 막질이 사용되므로, 열산화막으로 듀얼 산화막을 형성할 때 열산화막과 CVD 산화막 간의 습식식각률(wet etch rate) 차이에 의해 액티브영역과 필드영역의 경계면에서 심하게 덴트(dent)가 발생되기 때문이다.
이를 도 1a ~ 도 1c에 제시된 종래의 듀얼 게이트 산화막 제조 공정을 보인 공정순서도를 참조하여 구체적으로 살펴보면 다음과 같다. 여기서는 편의상, 상기 공정을 제 3 단계로 구분하여 설명한다.
상기 도면에서 참조부호 Ⅰ은 제 1 액티브영역으로서 얇은 게이트 산화막이 형성될 LV 영역을 나타내고, 참조부호 Ⅱ는 제 2 액티브영역으로서 두꺼운 게이트 산화막이 형성될 HV 영역을 나타낸다.
제 1 단계로서, 도 1a와 같이 필드영역을 한정하는 포토레지스트 패턴을 마스크로해서 실리콘 기판(10)을 일정 두께 선택식각하여 기판(10) 내의 필드영역에 트랜치(t)를 형성하고, 상기 트랜치(t) 내부가 충분히 채워지도록 상기 결과물 상에 USG나 HDP 재질의 CVD 산화막을 형성한 다음, 제 1 및 제 2 액티브영역(Ⅰ),(Ⅱ)의 기판(10) 표면이 노출되도록 이를 CMP 처리하여 트랜치(t) 내부를 매립하는 STI(12)를 형성한다. 이어, 기판(10) 상의 액티브영역(Ⅰ),(Ⅱ)에 300Å 두께의 HV용 제 1 열산화막(14)을 형성한다.
제 2 단계로서, 도 1b와 같이 제 1 액티브영역(Ⅰ)과 그 주변부의 STI(12)가 일부 함께 오픈되도록 상기 결과물 상에 포토레지스트 패턴(16)을 형성하고, 이를 마스크로해서 제 1 열산화막(14)을 습식식각하여, HV 영역(Ⅱ)에만 선택적으로 제 1 열산화막(14)을 남긴다.
제 3 단계로서, 도 1c와 같이 포토레지스트 패턴(16)을 제거하고, 제 1 액티브영역(Ⅰ)에 40Å 두께의 LV용 제 2 열산화막(18)을 형성하므로써, 듀얼 게이트 산화막 공정을 완료한다. 제 2 열산화막(18) 형성시, 제 2 액티브영역(Ⅱ)의 제 1 열산화막(14)도 추가 성장하지만 그 양이 미미하므로 고려하지 않아도 된다.
그 결과, 제 1 액티브영역(Ⅰ)에는 제 2 열산화막(18) 재질의 얇은 두께(40Å)를 갖는 게이트 산화막이 형성되고, 제 2 액티브영역(Ⅱ)에는 제 1 열산화막(14) 재질의 두꺼운 두께(300Å)를 갖는 게이트 산화막이 형성된다.
그러나 이러한 일련의 제조 공정을 통해 STI 구조에 듀얼 게이트 산화막을 형성하면 앞서 언급된 바와 같이 소자 제조시 다음과 같은 몇가지 문제가 발생된다.
HV 영역(Ⅱ)에만 선택적으로 300Å 두께의 제 1 열산화막(14)을 남길 목적으로 포토레지스트 패턴(16)을 마스크로해서 LV 영역(Ⅰ)의 제 1 열산화막(14)을 제거할 때, 제 1 열산화막(14) 외에 LV 영역 주변의 STI(12)(도 1b의 ⓐ로 표시된 부분) 또한 일부 함께 리세스(recess)되므로, 이 부분(액티브영역과 필드영역의 경계면)에 덴트가 발생하는 불량이 유발된다.
이는 STI(12)를 구성하는 CVD 산화막과 게이트 산화막으로 이용되는 제 1 열산화막(14) 간의 습식식각률이 다르기 때문에 야기되는 현상으로, STI(12)가 HDP 재질로 채워졌을 경우에는 리세스 량이 액티브영역의 기판(10) 표면을 기준으로 했을 때 약 200Å 정도인 반면, USG 재질로 채워졌을 경우에는 STI(12)의 리세스 량이 약 1000Å 수준에 이르므로 덴트 발생이 더욱 심화되게 된다.
도 2에는 이해를 돕기 위하여 도 1b의 ⓐ 부분에 덴트가 발생된 경우의 소자 구조를 보인 단면도를 제시해 놓았다.
이와 같이 덴트가 발생될 경우, 후속 공정인 게이트 폴리 식각시에 리세스된 곳에 폴리 레지듀(residue)가 남거나 혹은 필드영역과 액티브영역의 경계면 상에서 게이트 폴리가 필드와 액티브를 감싸는 현상이 나타나게 되어, 이 부분에서는 수직 방향과 사이드 방향으로 모두 전계를 받게 되므로, 전계 집중에 기인한 게이트 산화막의 열화가 초래될 뿐 아니라 소자 구동시 트랜지스터의 Vth 저하, 임계전압 리키지(subthreshold leakage) 증가, 펀칭 마진(punching margin) 감소 등과 같은 형태의 특성 저하가 발생하게 된다.
심지어는 트랜지스터 구동시 액티브영역과 필드영역의 경계면에서 채널(에지 트랜지스터의 채널)이 먼저 형성되어 턴-온(turn-on)된 후에야 액티브영역의 센터에 채널(플랫 트랜지스터의 채널)이 형성되어 턴-온되는 즉, 트랜지스터가 마치 두 개의 Vth를 갖는 것처럼 보이는 험프(hump) 현상이 야기되기도 한다.
이러한 제반 문제들로 인해, 현재는 LDI 구현시 TI 기술 적용이 요구되고 있음에도 불구하고 이를 적용하지 못하고 있는 상태이다.
이에 본 발명의 목적은, 반도체 소자의 듀얼 게이트 산화막 형성시 얇은 두께의 질화막 증착 공정과 CVD 산화막 증착 공정을 별도 추가해서 LV 영역에서의 두꺼운 열산화막 제거 공정없이도 듀얼 게이트 산화막을 형성할 수 있도록 공정을 변경하므로써, 노말 STI 구조에 듀얼 게이트 산화막 공정을 적용하더라도 액티브영역과 필드영역의 경계면에 덴트가 발생되지 않도록 하여, 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하를 막고 게이트 산화막의 열화를 방지할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.
도 1a ~ 도 1c는 종래의 듀얼 게이트 산화막 형성방법을 보인 공정순서도,
도 2는 도 1a ~ 도 1c에 제시된 공정에 의거하여 듀얼 게이트 산화막을 형성할 때 야기되는 불량 형태를 도시한 공정단면도,
도 3a ~ 도 3e는 본 발명에 의한 듀얼 게이트 산화막 형성방법을 보인 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, STI에 의해 구분된 제 1 액티브영역과 제 2 액티브영역을 갖는 반도체 기판을 준비하는 단계와, 상기 기판 상의 제 1, 제 2 액티브영역에 버퍼 산화막을 형성하는 단계와, 상기 STI를 포함한 상기 버퍼 산화막 상에 질화막을 형성하는 단계와, 상기 질화막 상에 CVD 산화막을 형성하는 단계와, 상기 제 1 액티브영역을 포함한 그 인접부의 상기 STI가 일부 마스킹되도록, 상기 CVD 산화막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로해서, 상기 제 2 액티브영역쪽의 상기 CVD 산화막을 식각한후, 상기 레지스트 패턴을 제거하는 하는 단계와, 식각처리된 상기 CVD 산화막을 마스크로해서 상기 질화막과 상기 버퍼 산화막을 순차식각하여, 상기 제 2 액티브영역의 표면을 노출시키는 단계와, 상기 제 2 액티브영역의 표면 노출부에 게이트 산화막용 제 1 열산화막을 형성하는 단계와, 상기 제 1 액티브영역쪽에 잔존된 상기 CVD 산화막과 상기 질화막 및 상기 버퍼 산화막을 순차식각하여 상기 제 1 액티브영역의 표면을 노출시키는 단계 및, 상기 제 1 액티브영역의 표면 노출부에 상기 제 1 열산화막보다 얇은 두께의 게이트 산화막용 제 2 열산화막을 형성하는 단계를 포함하는 반도체 소자 제조방법이 제공된다.
이때, 상기 제 1 액티브영역은 LV 영역을 나타내고, 제 2 액티브영역은 HV 영역을 나타낸다.
상기와 같이 공정을 진행할 경우, 제 1 액티브영역(Ⅰ)에 남겨진 CVD 산화막을 마스크로해서 제 2 액티브영역(HV 영역)의 기판 표면을 먼저 노출시킨 후, 이 부분에만 선택적으로 두꺼운 열산화막을 형성하는 방식으로 게이트 산화막이 제조되므로, LV 영역에서의 두꺼운 열산화막 제거 공정없이도 듀얼 게이트 산화막을 형성할 수 있어, 액티브영역과 필드영역의 경계면에 덴트가 발생하는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a ~ 도 3e는 본 발명에서 제안된 듀얼 게이트 산화막 형성방법을 보인 공정순서도를 나타낸 것이다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여구체적으로 살펴보면 다음과 같다.
이 경우 역시, 참조부호 Ⅰ은 LV 영역(얇은 게이트 산화막이 형성될 영역)으로 사용될 제 1 액티브영역을 나타내고, 참조부호 Ⅱ는 HV 영역(두꺼운 게이트 산화막이 형성될 영역)으로 사용될 제 2 액티브영역을 나타낸다.
제 1 단계로서, 도 3a와 같이 트랜치(t)가 구비된 실리콘 기판(100) 상에 상기 트랜치(t) 내부가 충분히 채워지도록 USG나 HDP 재질의 CVD 산화막을 형성하고, 제 1 및 제 2 액티브영역(Ⅰ),(Ⅱ)의 기판(100) 표면이 노출되도록 이를 CMP 처리하여 트랜치(t) 내부를 매립하는 STI(102)를 형성한다. 이어, 상기 기판(100) 상의 액티브영역(Ⅰ),(Ⅱ)에 열산화막 재질의 버퍼 산화막(104)을 형성하고, 상기 STI(102)를 포함한 버퍼 산화막(104) 상에 질화막(106)을 형성한 후, 그 위에 MTO(Medium Temperature Oxide) 재질의 CVD 산화막(108)을 형성한다. 여기서, MTO란 700 ~ 800℃의 온도에서 형성된 산화 막질을 나타낸다. 이때, 버퍼 산화막(104)은 100 ~ 120Å 두께로 형성되고, 질화막(106)은 90 ~ 110Å 두께로 형성되며, CVD 산화막(108)은 90 ~ 110Å 두께로 형성된다.
제 2 단계로서, 도 3b와 같이 제 1 액티브영역(Ⅰ)을 포함한 그 인접부의 STI(102)가 일부 함께 마스킹되도록, CVD 산화막(108) 상에 포토레지스트 패턴(110)을 형성한다. 이어, 포토레지스트 패턴(110)을 마스크로해서 제 2 액티브영역(Ⅱ)과 그 인접부의 CVD 산화막(108)을 습식식각한다.
제 3 단계로서, 도 3c와 같이 포토레지스트 패턴(110)을 제거한다.
제 4 단계로서, 도 3d와 같이 제 1 액티브영역(Ⅰ)쪽에 잔존된 CVD산화막(108)을 마스크로해서 질화막(106)과 버퍼 산화막(104)을 순차식각하여, 제 2 액티브영역(Ⅱ)의 표면을 노출시킨다. 이때, 상기 질화막(104)은 인산을 에천트로 사용한 습식식각법에 의해 식각된다. 이어, 제 2 액티브영역(Ⅱ)의 표면 노출부에 400 ~ 450Å 두께의 제 1 열산화막(112)을 형성한다.
제 5 단계로서, 도 3e와 같이 제 1 액티브영역(Ⅰ)과 그 인접부의 STI(102) 상단에 잔존된 CVD 산화막(108)과 질화막(106) 및 버퍼 산화막(104)을 순차식각하여, 제 1 액티브영역(Ⅰ)의 표면을 노출시킨다. 이 경우 역시, 잔존 CVD 산화막(108)과 질화막(106)의 식각 공정은 습식식각법으로 진행되며, 질화막(106) 식각시 사용되는 에천트로는 인산을 들 수 있다. 상기 식각 공정(특히, 버퍼 산화막을 식각하는 공정) 중에 제 1 열산화막(112) 또한 일부 함께 소모(consume)되므로 상기 잔존 막질들의 식각이 완료되면 제 2 액티브영역(Ⅱ)에는 약 250 ~ 350Å 두께의 제 1 열산화막(112)만이 남아있게 된다. 이어, 제 1 액티브영역(Ⅰ)의 표면 노출부에 제 1 열산화막(112)보다 얇은 30 ~ 50Å 두께의 제 2 열산화막(114)을 형성하므로써, 듀얼 게이트 산화막 공정을 완료한다. 제 2 열산화막(114) 형성시 제 2 액티브영역(Ⅱ)의 제 1 열산화막(112)도 추가 성장하지만 그 양이 미미하므로 고려하지 않아도 된다.
그 결과, 제 1 액티브영역(Ⅰ)에는 제 2 열산화막(114) 재질의 얇은 두께(30 ~ 50Å)를 갖는 게이트 산화막이 형성되고, 제 2 액티브영역(Ⅱ)에는 제 1 열산화막(112) 재질의 두꺼운 두께(250 ~ 350Å)를 갖는 게이트 산화막이 형성된다.
이와 같이 게이트 산화막을 제조할 경우, 제 1 및 제 2 액티브영역(Ⅰ),(Ⅱ)상에 질화막(106)과 CVD 산화막(108)을 순차 적층한 후, 사진식각공정에 의해 패터닝된 상기 CVD 산화막(제 1 액티브영역쪽에 남겨진 CVD 산화막을 일컬음)(108)을 마스크로해서 제 2 액티브영역(HV 영역)의 기판 표면을 먼저 노출시킨 다음, 이 부분에만 선택적으로 열산화막(112)을 형성하는 방식으로 두꺼운 게이트 산화막이 형성되므로, HV 영역의 게이트 산화막 형성시 LV 영역에서의 두꺼운 열산화막 제거 공정이 필요없게 된다.
물론, 제 1 액티브영역(Ⅰ)쪽에 잔존된 CVD 산화막(108)을 마스크로해서 제 2 액티브영역(Ⅱ)쪽의 질화막(106)과 버퍼 산화막(104)을 제거할 때(도 3d에 제시된 공정)와 제 1 액티브영역(Ⅰ)쪽에 잔존된 CVD 산화막(108)과 질화막(106) 및 버퍼 산화막(104)을 제거할 때(도 3e에 제시된 공정), STI(102)가 일부 리세스되기는 하나 이 경우는 그 리세스 량이 극히 미미하여 덴트 유발에는 전혀 영향을 끼치지 못하므로 고려하지 않아도 된다. 이는 버퍼 산화막(104)의 두께가 얇아 이의 식각 공정시 덴트를 유발시킬 만큼의 리세스가 이루어지지 않기 때문이다.
이로 인해, 액티브영역과 필드영역의 경계면에 덴트가 발생하는 것을 차단시킬 수 있게 되므로, 소자 구동시 전계 집중이나 험프 현상이 유발되는 것을 방지할 수 있게 되고, 그 결과 게이트 산화막의 열화와 트랜지스터의 동작 특성 저하를 막을 수 있게 된다.
한편 본 발명의 일 변형예로서, 제 2 액티브영역(Ⅱ)에 게이트 산화막으로 사용될 제 1 열산화막(112)을 형성한 후, 도 3d의 점선으로 표시된 부분과 같이 상기 제 1 열산화막(112)과 그 인접부의 상기 STI(102)가 일부 함께 마스킹되도록 포토레지스트 패턴을 형성하고, 이를 마스크로해서 제 1 액티브영역(Ⅰ)쪽에 잔존된 CVD 산화막(108)과 질화막(106) 및 버퍼 산화막(104)을 제거하는 방식으로 식각 공정을 진행할 수도 있는데, 이는 상기 식각 과정에서 야기될 수 있는 제 1 열산화막(112)의 유니퍼미티(uniformity) 저하를 방지하기 위함이다.
단, 이 경우는 포토레지스트 패턴으로 인해 제 1 액티브영역(Ⅰ)쪽에 잔존된 CVD 산화막(108)과 질화막(106) 및 버퍼 산화막(104)을 제거할 때, 제 1 열산화막(112)이 소모되지 않으므로 제 2 액티브영역(Ⅱ)에 제 1 열산화막(112) 성장시 그 두께를 초기 상태부터 250 ~ 350Å의 두께로 형성해 주어야 하고, 제 1 액티브영역(Ⅰ)에 잔존된 막질들을 제거한 이후에는 상기 포토레지스트 패턴을 제거하는 방식으로 공정을 진행해 주어야 한다.
또한 본 발명의 다른 변형예로서, 상기 듀얼 게이트 산화막 공정은 열산화막 재질의 버퍼 산화막(104) 형성후, 상기 버퍼 산화막을 포함한 기판 상에 90 ~ 110Å 두께의 폴리실리콘막을 별도 더 형성하고, 그 위에 질화막(106)을 형성하는 방식으로 공정 진행을 이룰 수도 있는데, 이는 서로 인접된 STI(102) 간의 액티브영역 위에 얇은 두께의 게이트 산화막과 두꺼운 두께의 게이트 산화막이 공존하도록 소자 설계를 이룰 때, 상기 폴리실리콘막이 완충막의 역할을 하도록 해서 듀얼 게이트 산화막의 경계 지역에서 버즈 빅이 발생하는 것을 최대한 억제하기 위함이다.
단, 이 경우 역시 도 3d의 공정 진행시에는 제 2 액티브영역(Ⅱ)쪽의 폴리실리콘막 제거 공정이 별도 더 추가되도록 식각 공정을 진행해야 하고, 도 3e의 공정 진행시에는 제 1 액티브영역(Ⅰ)쪽의 폴리실리콘막 제거 공정이 별도 더 추가되도록 식각 공정을 진행해 주어야 한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 질화막과 증착 공정과 CVD 산화막 증착 공정을 별도 추가해서 LV 영역에서의 두꺼운 열산화막 제거 공정없이도 듀얼 게이트 산화막을 형성할 수 있도록 공정을 변경하므로써, 노말 STI 구조에 듀얼 게이트 산화막 공정을 적용하더라도 액티브영역과 필드영역의 경계면에 덴트가 발생하지 않게 되므로, 전계 집중과 험프 현상 유발로 인해 야기되는 트랜지스터의 동작 특성 저하와 게이트 산화막 열화를 막을 수 있게 된다.

Claims (19)

  1. STI에 의해 구분된 제 1 액티브영역과 제 2 액티브영역을 갖는 반도체 기판을 준비하는 단계;
    상기 기판 상의 제 1, 제 2 액티브영역에 버퍼 산화막을 형성하는 단계;
    상기 STI를 포함한 상기 버퍼 산화막 상에 질화막을 형성하는 단계;
    상기 질화막 상에 CVD 산화막을 형성하는 단계;
    상기 제 1 액티브영역을 포함한 그 인접부의 상기 STI가 일부 마스킹되도록, 상기 CVD 산화막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로해서, 상기 제 2 액티브영역쪽의 상기 CVD 산화막을 식각한 후, 상기 레지스트 패턴을 제거하는 하는 단계;
    식각처리된 상기 CVD 산화막을 마스크로해서, 상기 질화막과 상기 버퍼 산화막을 순차식각하여, 상기 제 2 액티브영역의 표면을 노출시키는 단계;
    상기 제 2 액티브영역의 표면 노출부에 게이트 산화막용 제 1 열산화막을 형성하는 단계;
    상기 제 1 액티브영역쪽에 잔존된 상기 CVD 산화막과 상기 질화막 및 상기 버퍼 산화막을 순차식각하여, 상기 제 1 액티브영역의 표면을 노출시키는 단계; 및
    상기 제 1 액티브영역의 표면 노출부에 상기 제 1 열산화막보다 얇은 두께의 게이트 산화막용 제 2 열산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 STI는 USG나 HDP 재질의 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 버퍼 산화막은 100 ~ 120Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 3항에 있어서, 상기 버퍼 산화막은 열산화막인 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 1항에 있어서, 상기 질화막은 90 ~ 110Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서, 상기 CVD 산화막은 90 ~ 110Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 6항에 있어서, 상기 CVD 산화막은 700 ~ 800℃의 온도에서 증착된 MTO(Medium Temperature Oxide) 막질인 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 1항에 있어서, 상기 CVD 산화막은 습식식각법으로 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 1항에 있어서, 상기 질화막은 인산을 에천트로 사용한 습식식각법으로 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 1항에 있어서, 상기 제 1 열산화막은 400 ~ 450Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 1항에 있어서, 상기 제 2 열산화막은 30 ~ 50Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 1항에 있어서, 상기 제 1 게이트 산화막 형성후,
    상기 제 1 게이트 산화막과 그 인접부의 상기 STI가 일부 함께 마스킹되도록 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제 12항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계를 더 포함하는 경우, 상기 제 1 게이트 산화막은 250 ~ 350Å 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제 12항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계를 더 포함하는 경우, 상기 제 1 액티브영역쪽에 잔존된 상기 CVD 산화막과 상기 질화막 및 상기 버퍼 산화막 식각후, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제 1항에 있어서, 상기 제 1 액티브영역은 LV 영역이고, 상기 제 2 액티브영역은 HV 영역인 것을 특징으로 하는 반도체 소자 제조방법.
  16. 제 1항에 있어서, 상기 질화막을 형성하기 전에
    상기 STI를 포함한 상기 버퍼 산화막 상에 폴리실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  17. 제 16항에 있어서, 상기 폴리실리콘막은 90 ~ 110Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 제 16항에 있어서, 상기 폴리실리콘막 형성 단계가 더 포함된 경우,
    식각처리된 상기 CVD 산화막을 마스크로해서, 상기 질화막과 상기 버퍼 산화막 식각시 이 부분의 상기 폴리실리콘막도 함께 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
  19. 제 16항에 있어서, 상기 폴리실리콘막 형성 단계가 더 포함된 경우,
    상기 제 1 액티브영역쪽에 잔존된 상기 CVD 산화막과 상기 질화막 및 상기 버퍼 산화막 식각시 이 부분의 상기 폴리실리콘막도 함께 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
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