KR100529627B1 - 콘택 형성 방법 및 이 방법에 의해 제조된 콘택을구비하는 반도체 소자 - Google Patents

콘택 형성 방법 및 이 방법에 의해 제조된 콘택을구비하는 반도체 소자 Download PDF

Info

Publication number
KR100529627B1
KR100529627B1 KR10-2003-0021959A KR20030021959A KR100529627B1 KR 100529627 B1 KR100529627 B1 KR 100529627B1 KR 20030021959 A KR20030021959 A KR 20030021959A KR 100529627 B1 KR100529627 B1 KR 100529627B1
Authority
KR
South Korea
Prior art keywords
barrier film
contact
film
forming
semiconductor device
Prior art date
Application number
KR10-2003-0021959A
Other languages
English (en)
Other versions
KR20040087528A (ko
Inventor
한재원
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0021959A priority Critical patent/KR100529627B1/ko
Publication of KR20040087528A publication Critical patent/KR20040087528A/ko
Application granted granted Critical
Publication of KR100529627B1 publication Critical patent/KR100529627B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자에 형성된 소자 전극과 금속 배선층을 전기적으로 접속하기 위한 콘택을 형성하는 방법 및 이 방법에 의해 제조된 콘택을 구비하는 반도체 소자를 제공하기 위하여, 본 발명은, 콘택홀 내부 및 절연막 위에 제1 배리어 막을 형성한 후 경과된 시간이 기준 시간을 초과하는 가를 판단하고, 상기 경과 시간이 기준 시간 이하인 경우에는 빠른 열처리 장비 또는 전기로에서 열처리 공정을 실시하여 제1 배리어 막을 열처리하며, 상기 경과 시간이 기준 시간을 초과하는 경우에는 제1 배리어 막을 1회 더 증착한 후 상기 기준 시간이 경과되기 전에 빠른 열처리 장비 또는 전기로에서 열처리 공정을 실시하여 제1 배리어 막을 열처리하는 콘택 형성 방법을 제공한다. 이와 같이 본 발명은 제1 배리어 막의 증착 공정으로부터 이 막의 열처리 공정까지의 경과 시간이 기준 시간 내에 포함되도록 관리함으로써, 안정된 콘택 저항을 갖는 콘택을 형성할 수 있다.

Description

콘택 형성 방법 및 이 방법에 의해 제조된 콘택을 구비하는 반도체 소자{METHOD FOR FORMING CONTACT AND SEMICONDUCTOR DEVICE WITH THE SAME}
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정 중 반도체 소자에 형성된 소자 전극과 금속 배선층을 전기적으로 접속하기 위한 콘택을 형성하는 방법 및 이 방법에 의해 제조된 콘택을 구비하는 반도체 소자에 관한 것이다.
일반적으로 반도체 소자를 제조하는 공정에서는 실리콘 웨이퍼와 금속 배선층을 전기적으로 절연하는 절연막(PMD: pre-metal dielectric)에 콘택홀을 형성한 다음, 알루미늄 등과 같은 금속을 스퍼터링 방법을 이용하여 상기 콘택홀 내부에 증착함으로써 금속 배선층 형성을 위한 콘택을 형성한다.
그러나, 스퍼터링 방법에 의해 콘택을 형성할 경우에는 반도체 소자의 고집적화에 따른 콘택홀의 미세화에 의해 콘택홀 내부에 보이드(void)가 형성되어 콘택홀이 완전히 채워지지 않아 반도체 소자의 전극 연결이 이루어지지 않을 뿐만 아니라 콘택홀 내부를 채운 플러그의 불균일에 의해 콘택홀에서의 스텝 커버리지(step coverage)가 불량하게 되어 반도체 소자의 수율이 감소하게 된다.
이러한 이유로 인하여 반도체 소자의 고집적화에 따른 반도체 소자의 전극 연결을 위한 물질로써 콘택홀에서의 양호한 스텝 커버리지를 갖는 텅스텐을 이용하여 텅스텐 플러그를 형성하게 되었다.
그러면, 도 5a 내지 도 5e를 참조하여 종래 반도체 소자의 콘택 형성 방법을 설명한다.
먼저 도 5a에 도시한 바와 같이, 소자 분리 영역(102)이 정의된 실리콘 웨이퍼(100)를 열산화하여 게이트 산화막(104)을 형성하고 그 상부에 폴리 실리콘(106)을 증착한 후, 폴리 실리콘(106)과 게이트 산화막(104)을 패터닝하여 게이트 전극(104, 106)을 형성한다. 그리고, 게이트 전극(104, 106)을 마스크로 실리콘 웨이퍼(100)에 P형 또는 N형 불순물을 이온 주입하고 어닐링하여 게이트 전극(104, 106)의 양측 실리콘 웨이퍼(100)에 소스/드레인(108)을 형성한다. 이후, 게이트 전극(104, 106)의 측벽에 측벽 스페이서(110)를 형성한 후, 샐리사이드 공정에 의해 게이트 전극(104, 106) 및 소스/드레인(108) 상부 표면에 실리사이드(112)를 형성함으로써 실리콘 웨이퍼(100)에 모스 패턴을 완성한다.
그리고, 모스 패턴이 형성된 실리콘 웨이퍼(100) 전면에 PMD(114) 등의 절연막을 증착한 후, 선택적 식각에 의해 모스 패턴의 각 전극 즉, 게이트 전극(104, 106), 소스/드레인(108)의 일부가 드러나도록 콘택홀(H)을 형성한다.
그 다음 도 5b에 도시한 바와 같이, 콘택에서의 접촉 저항을 감소시키기 위하여 티타늄(Ti)을 실리콘 웨이퍼(100) 상부 전면에 스퍼터링하여 콘택홀(H) 내벽에 대략 400Å 정도의 두께를 갖는 제1 배리어 막(116)을 형성하고, 제1 배리어 막(116)의 배리어 특성 강화 및 이 막(116)과 하부 실리사이드(112)의 반응에 의한 오믹 저항 감소를 위해 도 5c에 도시한 바와 같이, 실리콘 웨이퍼(100)를 빠른 열처리(rapid thermal processing) 장비에서 빠른 열처리한다.
이어서, 도 5d에 도시한 바와 같이, 제1 배리어 막(116) 상부에 질화 티타늄(TiN)을 화학 기상 증착(chemical vapor deposition)에 의해 증착하여 제2 배리어 막(118)을 형성하고, 도 5e에 도시한 바와 같이, 실리콘 웨이퍼(100) 전면에 화학 기상 증착에 의해 텅스텐 박막을 두껍게 증착하여 콘택홀(H)을 채운 후, 이를 화학 기계적 연마(CMP: chemical mechanical polishing) 공정에 의해 연마하여 텅스텐 플러그(120)를 형성함으로써 콘택(122)을 완성한다.
그런데, 상기한 종래의 콘택 형성 방법에 의하면, 제1 배리어 막(116)을 형성한 후 일정 시간, 예를 들어 5시간 이상 경과된 후에 열처리 공정을 진행하면, 도 4a 및 4b에 도시한 바와 같이 콘택 저항이 전반적으로 높은 값으로 측정되며, 일부 콘택에서는 비정상적으로 높은 콘택 저항이 측정되는데, 이는 제1 배리어 막인 티타늄이 공기중에 장시간(5시간 이상) 노출될 경우, 산소 및 수분 등을 포함한 불순물이 박막의 표면에 부착되고, 열처리 공정에서 상기 산소에 의해 티타늄 표면이 산화되기 때문에 발생되는 것으로 추정된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 안정된 콘택 저항을 갖는 콘택 형성 방법 및 상기 방법에 의해 제조된 콘택을 갖는 반도체 소자를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 제1 배리어 막을 형성한 후 기준 시간이 경과된 상태에서 상기 제1 배리어 막을 열처리해야 하는 경우에는 상기 열처리를 진행하기 전에 제1 배리어 막을 다시 한번 증착 형성한 후 후속 공정을 진행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 콘택 형성 방법은,
(a) 게이트, 소스/드레인을 포함하는 모스 패턴이 형성된 실리콘 웨이퍼 상부에 절연막을 증착하고, 상기 절연막의 일부를 선택적으로 제거하여 게이트, 소스/드레인의 일부가 드러나도록 콘택홀을 형성하는 단계와;
(b) 상기 콘택홀 내부 및 절연막 위에 제1 배리어 막을 형성하는 단계와;
(c) 상기 제1 배리어 막을 형성한 후 경과된 시간이 기준 시간을 초과하는 가를 판단하는 단계와;
(d) 상기 경과 시간이 기준 시간 이하인 경우에는 빠른 열처리 장비 또는 전기로에서 열처리 공정을 실시하여 제1 배리어 막을 열처리하고, 상기 경과 시간이 기준 시간을 초과하는 경우에는 제1 배리어 막을 1회 더 증착한 후 상기 기준 시간이 경과되기 전에 빠른 열처리 장비 또는 전기로에서 열처리 공정을 실시하여 제1 배리어 막을 열처리하는 단계와;
(e) 상기 제1 배리어 막 위에 제2 배리어 막을 형성하는 단계와;
(f) 상기 제2 배리어 막 위에 금속 박막을 형성하여 콘택홀 내부를 채우는 단계와;
(g) 상기 금속 박막을 평탄화하여 상기 콘택홀 내부에 플러그를 형성하는 단계;
를 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 (c)단계에서의 기준 시간은 5시간으로 설정하는데, 이는 상기 제1 배리어 막이 5시간 이상 공기중에 노출될 경우 이 막의 표면에 산소, 수분 등을 포함하는 불순물이 부착되기 때문이다.
상기 제1 배리어 막은 티타늄(Ti)을 사용하여 형성할 수 있는데, 상기한 방법에 의해 제조된 콘택을 갖는 본 발명의 반도체 소자는 제1 배리어 막이 단층 또는 복층 구조로 이루어지며, 상기 단층 구조의 제1 배리어 막은 200∼500Å의 두께로 이루어지고, 복층 구조의 제1 배리어 막은 각 층이 200∼500Å의 두께 및 10∼100Å의 두께로 각각 이루어진다.
그리고, 상기 제1 배리어 막을 증착할 때에는 100∼300℃의 증착 온도를 유지하면서 5∼10㎾의 디씨 파워(DC Power)를 사용하는 티타늄 스퍼터를 이용할 수 있으며, 제1 배리어 막을 열처리할 때에는 빠른 열처리 장비에서 760∼800Torr의 질소 압력 및 650∼750℃의 온도로 10∼60초간 가열 처리하거나, 전기로에서 300∼600℃의 온도로 20∼60분간 가열 처리할 수 있다.
한편, 상기 제2 배리어 막은 질화 티타늄(TiN)을 화학 기상 증착법 또는 스퍼터링법을 이용하여 증착 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 1은 본 발명의 콘택 형성 방법에 의해 제조된 콘택을 갖는 반도체 소자의 일실시예를 도시한 개략 단면도이다.
도 1에서 알 수 있는 바와 같이 본 발명의 반도체 소자는, 실리콘 웨이퍼(10)의 소자 분리 영역에 트렌치(미도시함)가 형성되어 있으며, 트렌치에는 소자를 분리하기 위한 절연 산화막(12)이 형성되어 있다. 그리고, 실리콘 웨이퍼(10)의 소자 영역에는 게이트 산화막(14)과 폴리 실리콘(16)이 형성되어 있으며, 게이트 산화막(14) 및 폴리 실리콘(16)의 측벽에는 절연막으로 이루어진 스페이서(18)가 형성되어 있다. 또한, 게이트 산화막(14) 하부의 실리콘 웨이퍼(10)에는 이 웨이퍼(10)와 반대 도전형의 불순물이 고농도로 매입된 소스/드레인(20)이 형성되어 있다.
그리고, 게이트 산화막(14)과 폴리 실리콘(16), 소스/드레인(20)을 포함하는 모스 패턴(22)이 형성된 실리콘 웨이퍼(10) 상부에는 폴리 실리콘(16), 소스/드레인(20)의 일부 영역이 드러나도록 하는 콘택홀(미도시함)이 형성된 PMD(pre-metal dielectric)(24)가 형성되어 있으며, PMD(24)의 콘택홀 내부에는 티타늄(Ti)으로 이루어진 복층 구조의 제1 배리어 막(26)과 질화 티타늄(TiN)으로 이루어진 단층 구조의 제2 배리어 막(28)이 제공되어 있다.
이때, 상기 제1 배리어 막(26)을 형성하는 각 층(26a, 26b)은 실리콘 웨이퍼(10) 쪽으로부터 200∼500Å의 두께(t1) 및 10∼100Å의 두께(t2)로 각각 이루어진다.
그리고, 제2 배리어 막(28)의 위로 콘택홀 내부에는 텅스텐 플러그(30)가 형성되어 있으며, PMD(24) 상부에는 콘택(32)에 접속되는 금속 배선층(34)이 형성되어 있고, 콘택(32)과 접하는 폴리 실리콘(16)의 상부 및 소스/드레인(20)의 상부는 콘택 접촉 저항을 낮추기 위한 실리사이드(36)가 형성되어 있다.
이하, 상기 콘택(32)을 형성하기 위한 방법을 도 2 및 도 3을 참조로 설명하면 다음과 같다.
도 2a 내지 2f는 본 발명의 실시예에 따른 콘택 형성 방법을 나타내는 공정도이고, 도 3은 본 발명의 실시예에 따른 콘택 형성 방법에 있어서 제1 배리어 막의 증착 공정과 이 막의 열처리 공정 사이에 추가되는 공정을 나타내는 블럭도이다.
이를 상술하면, 먼저 도 2a에 도시한 바와 같이, LOCOS(local oxidation of silicon) 방식이나 STI(shallow trench isolation) 방식 등에 의해 실리콘 웨이퍼(10)에 소자 분리 영역(12)을 형성한다. 그리고, 소자 분리 영역(12)에 의해 소자 영역이 정의된 실리콘 웨이퍼(10)를 열산화하여 게이트 산화막(14)을 형성하고 그 상부에 폴리 실리콘(16)을 증착한 후, 폴리 실리콘(16)과 게이트 산화막(14)을 패터닝하여 실리콘 웨이퍼(10)의 소자 영역에 게이트 전극(14, 16)을 형성한다.
이후, 게이트 전극(14, 16)을 마스크로 P형 또는 N형 불순물을 이온 주입하고 어닐링하여 게이트 전극(14, 16)의 양측 실리콘 웨이퍼(10)에 소스/드레인(20)을 형성하고, 게이트 전극(14, 16)의 양 측벽에 측벽 스페이서(18)를 형성한 후, 샐리사이드 공정에 의해 게이트 전극(14, 16) 및 소스/드레인(20) 상부 표면에 실리사이드(36)를 형성함으로써 실리콘 웨이퍼(10)의 소자 영역에 모스 패턴(22)을 형성한다.
그리고, 모스 패턴(22)이 형성된 실리콘 웨이퍼(10) 전면에 PMD(24)를 증착하고 평탄화한 후, 선택적 식각에 의해 모스 패턴(22)의 각 전극 즉, 게이트 전극(14, 16), 소스/드레인(20)의 일부가 드러나도록 콘택홀(H)을 형성한다.
그 다음 도 2b에 도시한 바와 같이, 실리콘 웨이퍼(10)를 스퍼터 시스템에 장입한 후, 콘택(32)에서의 접촉 저항을 감소시키기 위하여 실리콘 웨이퍼(10) 상부 전면에 티타늄(Ti)을 스퍼터링하여 콘택홀(H) 내부 및 PMD(24) 위에 제1 배리어 막(26a)을 200∼500Å의 두께(t1)로 증착한다. 여기에서, 상기 제1 배리어 막(26a)을 증착할 때에는 100∼300℃의 증착 온도를 유지하면서 5∼10㎾의 디씨 파워(DC Power)를 사용하는 티타늄 스퍼터를 사용한다.
이어서, 도 3에 도시한 바와 같이 제1 배리어 막(26a)을 형성한 후(ST10) 경과된 시간이 기준 시간, 바람직하게는 5시간 이상 초과되었는가를 판단하고(ST20), 경과 시간이 기준 시간을 초과하지 않은 경우에는 단계 ST30으로 진행하여 제1 배리어 막(26a)의 배리어 특성 강화 및 이 막(26a)과 하부 실리사이드(36)의 반응에 의한 오믹 저항 감소를 위해 도 2d에 도시한 바와 같이 빠른 열처리 장비에서 760∼800Torr의 질소 압력 및 650∼750℃의 온도로 10∼60초간 제1 배리어 막(26a)을 가열하거나, 전기로에서 300∼600℃의 온도로 20∼60분간 가열한다.
이와 같이, 경과 시간이 기준 시간을 초과하지 않은 상태에서는 상기 제1 배리어 막(26a)의 표면에 산소, 수분 등을 포함한 불순물이 부착되지 않으므로, 이후 열처리를 진행하더라도 막(26a)의 표면에 산화막이 형성되지 않게 된다.
그러나, 상기 경과 시간이 기준 시간을 초과한 경우에는 단계 ST10으로 복귀하여 도 2c에 도시한 바와 같이 10∼100Å의 두께(t2)로 제1 배리어 막(26b)을 1회 더 증착하여 상기 제1 배리어 막(26)을 이층 구조(26a, 26b)로 형성한 후 단계 ST30으로 진행하여 열처리를 실시한다.
즉, 제1 배리어 막(26b)을 증착한 후 기준 시간(5시간)이 경과되기 전에 열처리를 실시하면, 제1 배리어 막(26a)의 표면에 산소 등의 불순물이 부착되어 있더라도 제1 배리어 막(26b)의 내부에서는 상기 산소를 산화막으로 변하게 하는 활성화 에너지가 너무 커서 산화막이 형성되지 않게 된다.
이어서, 도 2e에 도시한 바와 같이, 제1 배리어 막(26) 상부에 질화 티타늄(TiN)을 화학 기상 증착(chemical vapor deposition) 또는 스퍼터링법에 의해 증착하여 제2 배리어 막(28)을 형성하고, 도 2f에 도시한 바와 같이, 실리콘 웨이퍼(10) 전면에 화학 기상 증착에 의해 텅스텐 박막을 두껍게 증착하여 콘택홀(H)을 채운 후, 이를 화학 기계적 연마(CMP: chemical mechanical polishing) 공정에 의해 연마하여 텅스텐 플러그(30)를 형성함으로써 콘택(32)을 완성한다.
이와 같이 제1 배리어 막 증착 후 5시간 이내에 열처리를 한 본 발명의 경우와 제1 배리어 막을 증착 후 5시간 이상 경과된 상태에서 열처리를 한 종래의 콘택 저항을 비교 측정하여 도 4a와 도 4b에 도시하였다.
도 4a에서 NMoat single은 N모스 트랜지스터의 접합 즉, 소스/드레인에서의 콘택 저항을 측정한 것이고, 도 4b의 NPoly single은 N모스 트랜지스터의 게이트 전극에서의 콘택 저항을 측정한 것이다.
도 4a와 도 4b에서 알 수 있는 바와 같이, 제1 배리어 막을 증착한 후 5시간 이내에 열처리를 진행한 본 발명이 종래(5시간 경과 후 열처리 진행)보다 안정적이며 편차(deviation)가 적은 것을 알 수 있다.
이와 같이 본 발명은 제1 배리어 막의 증착 공정으로부터 이 막의 열처리 공정까지의 경과 시간이 기준 시간 내에 포함되도록 관리함으로써, 제1 배리어 막의 표면에 산화막이 형성되지 않도록 하여 안정된 콘택 저항을 갖는 콘택을 형성할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 개략 구성도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자에 있어서 콘택 형성 방법을 개략적으로 도시한 공정도.
도 3은 본 발명의 실시예에 따른 콘택 형성 방법에 있어서 제1 배리어 막의 증착 공정과 이 막의 열처리 공정 사이에 추가되는 공정을 나타내는 블록도.
도 4a 및 4b는 종래와 본 발명의 콘택 저항을 비교 도시한 그래프.
도 5a 내지 5e는 종래 기술에 따른 반도체 소자에 있어서 콘택 형성 방법을 개략적으로 도시한 공정도.

Claims (16)

  1. (a) 게이트, 소스/드레인을 포함하는 모스 패턴이 형성된 반도체 웨이퍼 상부에 절연막을 증착하고, 상기 절연막의 일부를 선택적으로 제거하여 게이트, 소스/드레인의 일부가 드러나도록 콘택홀을 형성하는 단계와;
    (b) 상기 콘택홀 내부 및 절연막 위에 제1 배리어 막을 형성하는 단계와;
    (c) 상기 제1 배리어 막을 형성한 후 경과된 시간이 5시간을 초과하는 가를 판단하는 단계와;
    (d) 상기 경과 시간이 5시간 이하인 경우에는 빠른 열처리 장비 또는 전기로에서 열처리 공정을 실시하여 제1 배리어 막을 열처리하고, 상기 경과 시간이 5시간을 초과하는 경우에는 추가 제1 배리어 막을 1회 더 증착한 후 5시간이 경과되기 이전에 빠른 열처리 장비 또는 전기로에서 열처리 공정을 실시하여 제1 배리어 막을 열처리하는 단계와;
    (e) 상기 제1 배리어 막 위에 제2 배리어 막을 형성하는 단계와;
    (f) 상기 제2 배리어 막 위에 금속 박막을 형성하여 콘택홀 내부를 채우는 단계와;
    (g) 상기 금속 박막을 평탄화하여 상기 콘택홀 내부에 플러그를 형성하는 단계;
    를 포함하며,
    상기 (d) 단계에서 추가 제1 배리어 막은 기존의 제1 배리어 막보다 얇게 형성되어 복층 제1 베리어 막을 형성하는 콘택 형성 방법.
  2. 삭제
  3. 제 1항에 있어서, 상기 제1 배리어 막으로 티타늄(Ti)을 사용하는 콘택 형성 방법.
  4. 제 3항에 있어서, 상기 (b)단계에서 증착하는 제1 배리어 막은 200∼500Å의 두께를 갖는 콘택 형성 방법.
  5. 제 4항에 있어서, 상기 (d)단계에서 추가 증착하는 추가 제1 배리어 막은 10∼100Å의 두께를 갖는 콘택 형성 방법.
  6. 제 5항에 있어서, 상기 (b)단계 및 (d)단계에서 제1 배리어 막을 증착할 때에는 100∼300℃의 증착 온도를 유지하는 콘택 형성 방법.
  7. 제 5항에 있어서, 상기 (b)단계 및 (d)단계에서는 5∼10㎾의 디씨 파워(DC Power)를 사용하는 콘택 형성 방법.
  8. 제 5항에 있어서, 상기 (d)단계에서는 제1 배리어 막을 빠른 열처리 장비에서 760∼800Torr의 질소 압력 및 650∼750℃의 온도로 10∼60초간 가열 처리하는 콘택 형성 방법.
  9. 제 5항에 있어서, 상기 (d)단계에서는 제1 배리어 막을 전기로에서 300∼600℃의 온도로 20∼60분간 가열 처리하는 콘택 형성 방법.
  10. 제 5항에 있어서, 상기 제2 배리어 막으로 질화 티타늄(TiN)을 사용하는 콘택 형성 방법.
  11. 제 10항에 있어서, 상기 제2 배리어 막은 화학 기상 증착법 또는 스퍼터링법을 이용하여 형성하는 콘택 형성 방법.
  12. 전술한 제 1항, 제3항 내지 제 11항 중에서 어느 한 항에 기재된 콘택 형성 방법에 의해 제조된 콘택을 구비하는 반도체 소자로서,
    소자 분리 영역을 구비하는 실리콘 웨이퍼와;
    게이트, 소스 및 드레인을 포함하며, 상기 실리콘 웨이퍼의 소자 영역에 제공되는 모스 패턴과;
    상기 게이트, 소스 및 드레인의 일부 영역이 드러나도록 하는 콘택홀을 구비하며, 상기 반도체 기판에 제공되는 절연막과;
    상기 콘택홀 내부 및 절연막 위에 제공되는 단층 또는 복층 구조의 제1 배리어 막과;
    상기 제1 배리어 막 위에 제공되는 제2 배리어 막과;
    상기 콘택홀 내부에 제공되는 텅스텐 플러그와;
    상기 절연막 상부에 제공되며, 상기 텅스텐 플러그를 포함하는 콘택과 접속되는 금속 배선층과;
    상기 콘택의 접촉 저항을 낮추도록 상기 모스 패턴에 제공되는 실리사이드;
    를 포함하는 반도체 소자.
  13. 제 12항에 있어서, 상기 제1 배리어 막은 티타늄(Ti)으로 이루어지는 반도체 소자.
  14. 제 13항에 있어서, 상기 제1 배리어 막은 200∼500Å 두께의 단층 구조로 이루어지는 반도체 소자.
  15. 제 13항에 있어서, 상기 제1 배리어 막은 200∼500Å 두께 및 10∼100Å 두께의 복층 구조로 이루어지는 반도체 소자.
  16. 제 13항에 있어서, 상기 제2 배리어 막은 질화 티타늄(TiN)으로 이루어지는 반도체 소자.
KR10-2003-0021959A 2003-04-08 2003-04-08 콘택 형성 방법 및 이 방법에 의해 제조된 콘택을구비하는 반도체 소자 KR100529627B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0021959A KR100529627B1 (ko) 2003-04-08 2003-04-08 콘택 형성 방법 및 이 방법에 의해 제조된 콘택을구비하는 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0021959A KR100529627B1 (ko) 2003-04-08 2003-04-08 콘택 형성 방법 및 이 방법에 의해 제조된 콘택을구비하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20040087528A KR20040087528A (ko) 2004-10-14
KR100529627B1 true KR100529627B1 (ko) 2005-11-17

Family

ID=37369649

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0021959A KR100529627B1 (ko) 2003-04-08 2003-04-08 콘택 형성 방법 및 이 방법에 의해 제조된 콘택을구비하는 반도체 소자

Country Status (1)

Country Link
KR (1) KR100529627B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5491022B2 (ja) * 2008-12-10 2014-05-14 株式会社日立国際電気 基板処理装置、半導体装置の製造方法、基板処理装置の制御方法および基板処理装置の表示方法

Also Published As

Publication number Publication date
KR20040087528A (ko) 2004-10-14

Similar Documents

Publication Publication Date Title
KR100274924B1 (ko) 라인에서 불량으로 판별된 웨이퍼를 새 것처럼 사용할 수 있도록 복원하기 위한 공정
US5334554A (en) Nitrogen plasma treatment to prevent field device leakage in VLSI processing
US6066555A (en) Method for eliminating lateral spacer erosion on enclosed contact topographies during RF sputter cleaning
US6617212B2 (en) Semiconductor device and method for fabricating the same using damascene process
KR20010016923A (ko) 반도체소자의 콘택 구조체 형성방법
US5976966A (en) Converting a hydrogen silsesquioxane film to an oxide using a first heat treatment and a second heat treatment with the second heat treatment using rapid thermal processing
US6184114B1 (en) MOS transistor formation
US20040041267A1 (en) Semiconductor device and manufacturing method thereof
US6686286B2 (en) Method for forming a borderless contact of a semiconductor device
JPH06244185A (ja) 配線構造とその製法
US7649218B2 (en) Lateral MOS transistor and method for manufacturing thereof
US20030036254A1 (en) Semiconductor processing methods, and semiconductor assemblies
KR100529627B1 (ko) 콘택 형성 방법 및 이 방법에 의해 제조된 콘택을구비하는 반도체 소자
US20090140352A1 (en) Method of forming interlayer dielectric for semiconductor device
US6706633B2 (en) Method of forming a self-aligned contact pad for use in a semiconductor device
JP4125562B2 (ja) 半導体装置の製造での配線形成方法
KR100617621B1 (ko) 반도체 집적회로장치의 제조방법
JPH11204507A (ja) 半導体装置の製造方法
US20030036240A1 (en) Method of simultaneous formation of local interconnect and gate electrode
US6033999A (en) Method of solving contact oblique problems of an ILD layer using a rapid thermal anneal
JP2006041107A (ja) 半導体装置及びその製造方法
KR100254774B1 (ko) 반도체 소자 제조 방법
JP2001093861A (ja) 半導体装置及び半導体装置の製造方法
KR20010057687A (ko) 반도체 소자의 콘택 형성 방법
KR100361535B1 (ko) 반도체소자의제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091106

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee