KR930011537B1 - 반도체 장치 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치 제조방법

제1도는 종래의 반도체 장치 공정중 금속공정의 예를 나타낸 단면도.

제2도는 본 발명에 따른 반도체 장치의 금속공정의 예를 나타낸 단면도.

제3도는 제2도에 관련하여 개략적인 공정 순서를 나타낸 단면도.

본 발명은 반도체 장치 제조공정중 금속공정에 관한 것으로 ,특히 단자, 즉 서로 다른 절연층의 두께로 형성된 부위에 대하여 금속 배선을 위한 접촉창 형성시 에칭 종점의 식각에 의한 손상이 발생하지 않도록 한 반도체 장치의 개선된 금속공정에 관한 것이다.

반도체 집적 회로는 다수의 칩 영역으로 구획된 반도체 웨이퍼 상에 구현되는데, 형성된 다수의 소자중의 어느 구성요소는 타 구성요소와 전기적으로 연결되기 위해서 또는 이후 금속 패드와 연결되도록 소자 형성후 금속 배선 공정을 실시하게 된다.

제1도의 일례는 특정의 소자 형성에 국한되지 않고 일반적으로 반도체 기판(S)상에 적층되는 다수의 층이 형성되는 예를 도시한 것이다.

반도체 장치는 극단적으로는 도전층과 절연층 또는 그 영역들 간의 배열 관계에 있기 때문에 도면에서 해칭된 영역은 도전층(P1∼P4)이며, 이들 도전층간 절연을 위해서 절연층(O1∼O5)이 개재된 바를 도시하고 있다.

반도체 기판의 특정 영역과의 전기적인 연결을 위해서 그리고 적층된 층상의 도전층 간의 전기적 연결이 요구될 때 보호막(예를들면 PBSG : boro-phosphosillicate glass)이 침적된 웨이퍼는 그 영역중 선택된 접촉 영역의 형성을 위해 창(홀)을 내도록 해야 한다. 즉 어떤 홀은 기판이 노촐될 때까지 형성되거나 또 다른 홀은 도면과 같이 적층된 도전층이 노출될 때까지만 홀이 형성된다.

형성된 홀 내에 금속층이 형성되고 금속 패턴 형성 공정으로서 금속 공정은 완료되거나 지금 설명한 바와같이 홀을 형성해야 할 부위의 절연층 두께가 서로 상이하여 에칭 종점된 영역이 식각에 의해 손상될 염려가 있다는 것이 문제이다.

즉, 도면에서 필드 산화막(1) 간 활성영역 중 금속 배선될 영역(C)에 홀을 형성하기 위한 식각해야 할 깊이(a)와 필드산화막(1) 상에 적층된 제4의 도전층, 즉 폴리실리콘(P4)의 금속 배선영역(C')에 홀을 형성하기 위한 식각해야 할 깊이(b)는 서로 상이하므로, 식각에 의해 상기 제4의 폴리실리콘(P4)이 손상되거나 또는 적층된 층이 많은 경우 도전층까지 모두 식각될 우려가 있게 된다.

특히 이러한 경향은 접촉부 형성을 위한 층간 절연층에 대한 건식 식각시 산화막와 폴리실리콘과의 선택성(Selectivity)이 나쁠 경우에 더욱 문제가 된다.

본 발명은 이러한 문제점을 해결하기 위해 이루어진 것으로서, 홀 깊이를 조절하도록 적층된 층의 두께를 조절하여 식각에 의한 에칭 종점이 과다 식각되지 않도록 하는 일련의 반도체 장치의 금속공정 수순을 제공하는 것이다.

즉, 본 발명은 제1금속 접촉 영역보다 상대적으로 상층상에 형성되는 제2금속 접촉 영역에 대하여, 상기 제1접촉 영역과 제2접촉 영역 간에 개재된 다층의 절연층을 부분 식각하므로써 이 위에 단차 형성되는 보호막의 평탄화 공정 즉, 리플로우(reflow) 공정에 의한 절연층의 두께 증가를 갖도록 하여 홀 형성을 위한 식각시 단차 조절된 영역상의 에칭 종점이 제1접촉 영역에 비해 과다 식각되지 않도록 한 것을 주요 특징으로 하고 있다.

본 발명이 적용되는 구체적인 일례를 첨부 도면의 제2도와 그 공정 수순의 개략적인 단계를 도시한 공정 수순도인 제3도를 참조하여 설명한다.

종래의 기술 설명과 같이 설명하려는 예는 포괄적인 예를 나타낸 것이며 실제 집적회로 형성시 이의 가능한 범위내에서 변경 적용될 수 있다.

먼저 제3도의 공정 수순도의 설명으로 본 발명을 기술한다.

제3도(a)는 반도체 기판(S)상에 다수의 층이 적층되는 과정을 나타낸 것인데 이 단계는 제1절연층 즉, 산화층(O1) 위에 차례대로 도전층(P1∼P3)과 층간 절연층(O1∼O4)이 침적 형성된 것을 나타낸 것이다.

도면에서 'A'영역은 제1금속 접촉영역이 형성될 영역이며, 'B'영역은 제2금속 접촉 영역이 존재될 영역인데, 특히 이 영역에서 도시는 없으나 필드산화막을 포함할 수 있다.

제3도(b)는 지금 일례를 든 적층 공정에서 최종의 제4도전층이 형성되기 전에 제2금속 접촉 영역의 층간 절연막이 일부 부분 식각됨을 도시한 것이다.

여기서 제4도전층이란 제2금속 접촉 영역이 형성되는 층을 의미하는데, 타 응용에 적용시 제1접촉 영역보다 상대적으로 상층상에 형성되는 제2의 접촉 영역을 위한 도전층 형성 전에 이들 두 영역간 개재된 층간 절연층의 식각 단계를 적용함을 본 발명에서 제공하는 것이므로 그 구체적인 예를 현 단계에서 설명하는 것이다. 그러나 그 이유는 이후의 단계에서 설명된다.

제3도(b)에서 식각되는 부분은 특히 상측 방향으로 계단 상으로 식각됨에 유의한다. 그리고 제2절연층(O2)의 그 식각 부위는 금속 접촉 영역에 준하여 정의된다.

이어서 제3도(C)와 같이, 제2접촉 영역이 마련되는 제4도전층(P4)을 패턴 형성하고 이 위에 제5도의 절연층(O5)을 침적하여 형성한다. 도면과 같이 제2접촉 영역은 현재 단차 형성되어 있음에 유의한다.

그리고 'A'의 부분은 구체적으로는 소자 형성되는 활성 영역이며 'B'의 부분은 소자 분리를 위한, 예를 들면 필드산화막 상의 배선을 위한 층이 형성되는 영역임을 의미한다.

따라서, 제3도(C)의 단계는 반도체 집적회로의 기본공정이 모두 완료된 상태이다. 이후의 공정은 금속 배선 및 보호막 형성과 패키징 고정 등이다.

제3도(d)는 전단계에 이어 금속공정 및 소자에 대한 외부 영향으로부터 보호를 위한 회로 보호막으로서 예를들면 BPSG 막(2)을 도포한 것을 나타낸 것이다.

도면과 같이 제1접촉 영역 즉 기판 표면과, 제2접촉 영역인 제4도전층(P4)간 단치가 줄어들어 이 위에 적층된 보호막이 그 윤곽대로 거의 계단상으로 형성되어 있다.

제1접촉 영역이 형성되는 영역은 '3'으로 지시된 영역상에서 접촉홀이 마련되고 제2접촉 영역이 형성되는 영역(B)은 '4'로 지시된 영역상에 접촉 홀이 형성될 것인데, 제3도(b)단계 설명시 접촉 영역간 개제된 층간 절연막에 대한 식각공정에 의한 제거는 제3도(d)와 같이 제2접촉영역(B) 상의 보호막(2)이 거의 계단상으로 단차 형성되도록 하기 위한 조치임이 이해된다.

즉, 본 발명에서 특히 중요한 것은 고려되는 금속 접촉 영역상의 보호막이 계단상으로 형성된다는 것에 있다.

현단계에서 그대로 접촉홀을 형성할 수는 없다. 그 이유는 제1접촉 영역에서 홀을 형성하기 위해 식각되어야 할 절연층의 두께(a)와, 제2접촉 영역에서 홀을 형성하기 위해 식각되어야 할 절연층의 두께(b)가 큰 폭으로 서로 상이하기 때문이다. 'b'의 두께는 상대적으로 얇기 때문에 본 발명에서는 이를 보상키 위해 BPSG막(2)에 대해 리플로우(reflow) 공정이 수행됨을 이용한다. 즉 도면에서 d의 부분이 제2금속층으로 흘러 이 영역의 두께(b)가 증가되도록 하는 것이다 .그러나 제3도(d)의 도시된 바는 리플로우 공정 전단계를 도시한 것이다.

제1도와 같이 BPSG막 침전후, 이 위에 형성되는 금속막의 스텝 커버리지를 좋게 하기 위해 BPSG막이 대체로 완만한 경사를 갖도록 예를들면 900∼1010℃의 온도로 리플로우 공정을 수행했을 때 필드산화막 부위는 오히려 해당 BPSG의 막 두께가 감소되는 경향이 있었지만 본 발명에서는 두께 b가 리플로우 공정에 의해 증가되어 형성된다. 즉, 제1접촉 영역과 제2접촉 영역에서 홀을 형성하기 위한 식각해야 할 깊이의 차가 줄어들게 되는 것이다.

제3의 공정 수순도와 같이 하여 형성된 결과는 제2도에 도시된 바와 같다.

금속층은 5도로 표시되고 있고 리플로우 공정에 의해서 홀 깊이는 a', b'로 표시되어 있다.

이와같이 본 발명은 종래 실시하던 모든 공정 순서 중에서 금속 접촉 영역이 고려되는 BPSG막의 단차 형성 공정을 부가시켜 효과적인 금속 접촉공정이 이루어지도록 하고 있다. 이러한 범위 내에서 다양한 실시예가 가능하고 여타 변형에는 모든 본 발명에 포함된다.

Claims (2)

1. 반도체 장치의 금속공정에 있어서, 집적회로가 형성된 반도체 웨이퍼의 제1금속 접촉 영역보다 상대적으로 상층상에 형성되는 제2금속 접촉영역에 대하여, 상기 제1금속 접촉 영역과 제2금속 접촉 영역간 개재된 다층의 절연층을 부분 식각하는 공정과 절연층의 두께 증가를 갖도록 이 위에 단차 형성되는 보호막의 평탄화(reflow) 공정으로 구성하여 금속 접촉을 위한 홀 형성시 식각에 의해 ,단차 조절된 영역상의 에칭 종점이 제1금속 접촉 영역에 비해 과다 식각되지 않도록 한 것이 특징인 반도체 장치 제조방법.
2. 제1항에 있어서, 상기 제1의 금속 접촉 영역은 소자 형성되는 반도체 기판 또는 이 위의 임의의 도전층 상에 형성되며, 제2의 금속 접촉 영역은 소자 분리 영역상의 또는 활성영역이 적층된 임의의 도전층상에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.