KR102385623B1 - 콘덴서 - Google Patents

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Abstract

[과제] 큰 전기 용량을 달성 가능하고, 휨을 발생하기 어려운 콘덴서를 제공한다.
[해결 수단] 실시 형태의 콘덴서는, 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 복수의 서브 영역(A1a, A1b)을 포함하고, 상기 복수의 서브 영역(A1a, A1b)의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 오목부(TR1a, TR1b) 또는 볼록부(WM1a, WM1b)가 마련되고, 상기 복수의 서브 영역의 1 이상(A1a)과, 상기 복수의 서브 영역의 다른 1 이상(A1b)은, 상기 복수의 오목부 또는 볼록부의 길이 방향이 다른 도전 기판(CS)과, 상기 복수의 오목부의 측벽 및 저면 또는 상기 복수의 볼록부의 측벽 및 상면을 덮은 도전층과, 상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층을 구비하고 있다.

Description

콘덴서{CONDENSER}
본 발명의 실시 형태는, 콘덴서에 관한 것이다.
통신 기기의 소형화 및 고기능화에 수반하여, 그들에 탑재되는 콘덴서에는, 소형화 및 박형화가 요구되고 있다. 용량 밀도를 유지하면서, 소형화 및 박형화를 실현하는 구조로서, 기판에 트렌치를 형성하여 표면적을 증대시킨 트렌치 콘덴서가 있다(특허문헌 1).
일본 특허 공개 제2009-135310호 공보
본 발명이 해결하고자 하는 과제는, 큰 전기 용량을 달성 가능하고, 휨을 발생시키기 어려운 콘덴서를 제공하는 것이다.
일 측면에 의하면, 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 복수의 제1 서브 영역을 포함하고, 상기 복수의 제1 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제1 오목부 또는 제1 볼록부가 마련되고, 상기 복수의 제1 서브 영역의 1 이상과, 상기 복수의 제1 서브 영역의 다른 1 이상은, 상기 복수의 제1 오목부 또는 제1 볼록부의 길이 방향이 다른 도전 기판과, 상기 복수의 제1 오목부의 측벽 및 저면 또는 상기 복수의 제1 볼록부의 측벽 및 상면을 덮은 도전층과, 상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층을 구비한 콘덴서가 제공된다.
도 1은 제1 실시 형태에 관한 콘덴서의 상면도.
도 2는 도 1에 나타내는 콘덴서의 II-II선에 따른 단면도.
도 3은 도 1 및 도 2에 나타내는 콘덴서가 포함하고 있는 도전 기판의 상면도.
도 4는 도 1 및 도 2에 나타내는 콘덴서의 제조에 있어서의 일 공정을 나타내는 단면도.
도 5는 도 1 및 도 2에 나타내는 콘덴서의 제조에 있어서의 다른 공정을 나타내는 단면도.
도 6은 도 4 및 도 5의 공정에 의해 얻어지는 구조를 나타내는 단면도.
도 7은 제1 변형예에 관한 콘덴서가 포함하고 있는 도전 기판의 사시도.
도 8은 제2 변형예에 관한 콘덴서가 포함하고 있는 도전 기판의 사시도.
도 9는 제3 변형예에 관한 콘덴서가 포함하고 있는 도전 기판의 사시도.
도 10은 서브 영역의 배열과 트렌치의 배열의 관계의 일례를 나타내는 상면도.
도 11은 서브 영역의 배열과 트렌치의 배열의 관계의 다른 예를 나타내는 상면도.
도 12는 제2 실시 형태에 관한 콘덴서의 단면도.
도 13은 도 12에 나타내는 콘덴서가 포함하고 있는 도전 기판의 상면도.
이하, 실시 형태에 대하여 도면을 참조하면서 상세하게 설명한다. 또한, 마찬가지의 또는 유사한 기능을 발휘하는 구성 요소에는 모든 도면을 통해 동일한 참조 번호를 붙이고, 중복되는 설명은 생략한다.
<제1 실시 형태>
도 1 및 도 2에, 제1 실시 형태에 관한 콘덴서를 나타낸다.
도 1 및 도 2에 나타내는 콘덴서(1)는 도 2에 도시한 바와 같이, 도전 기판(CS)과, 도전층(20b)과, 유전체층(30)을 포함하고 있다.
또한, 각 도면에 있어서, X 방향은 도전 기판(CS)의 주면에 평행한 방향이며, Y 방향은 도전 기판(CS)의 주면에 평행하며 또한 X 방향에 수직인 방향이다. 또한, Z 방향은 도전 기판(CS)의 두께 방향, 즉, X 방향 및 Y 방향에 수직인 방향이다.
도전 기판(CS)은, 적어도 도전층(20b)과 대향한 표면이 도전성을 갖고 있는 기판이다. 도전 기판(CS)은 콘덴서의 하부 전극으로서의 역할을 한다.
도전 기판(CS)은 제1 주면(S1)과, 제2 주면(S2)과, 제1 주면(S1)의 테두리로부터 제2 주면(S2)의 테두리까지 연장된 단부면을 갖고 있다. 여기에서는, 도전 기판(CS)은 편평한 대략 직육면체 형상을 갖고 있다. 도전 기판(CS)은 다른 형상을 갖고 있어도 된다.
제1 주면(S1), 여기에서는 도전 기판(CS)의 상면은, 복수의 제1 서브 영역을 포함하고 있다. 제1 서브 영역의 각각은, 그들의 배열 방향에 있어서의 치수가, 5 내지 1000㎛의 범위 내에 있는 것이 바람직하고, 10 내지 100㎛의 범위 내에 있는 것이 보다 바람직하다. 혹은, 제1 서브 영역의 각각은, 그들의 배열 방향에 있어서의 치수와, 이 배열 방향에 있어서의 도전 기판(CS)의 치수의 비가, 1/500 내지 1/2의 범위 내에 있는 것이 바람직하고, 1/200 내지 1/20의 범위 내에 있는 것이 보다 바람직하다.
제1 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제1 오목부가 마련되어 있다. 제1 서브 영역의 1 이상과, 제1 서브 영역의 다른 1 이상은, 제1 오목부의 길이 방향이 다르다.
여기에서는, 제1 주면(S1)은 도 2 및 도 3에 나타내는 복수의 제1 서브 영역(A1a 및 A1b)을 포함하고 있다. 제1 서브 영역(A1a 및 A1b)은 체크 무늬(checkered pattern)상으로 배열되어 있다. 즉, 제1 서브 영역(A1a 및 A1b)은 X 방향으로 교대로 배열되어 있다. 또한, 각 제1 서브 영역(A1a)은 도 3에 도시한 바와 같이, 제1 서브 영역(A1b)의 하나와 Y 방향으로 인접해 있다. 구체적으로는, 제1 서브 영역(A1a 및 A1b)은 제1 주면(S1)의 중앙부에서 2행 3열의 배열을 형성하고 있다.
그리고, 제1 서브 영역(A1a)의 각각에는, 복수의 제1 오목부(TR1a)가 마련되어 있다. 각 제1 서브 영역(A1a)에 있어서, 제1 오목부(TR1a)는, Y 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열되어 있다. 즉, 각 제1 서브 영역(A1a)에는, 복수의 제1 오목부(TR1a)로서, Y 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열된 복수의 트렌치가 마련되어 있다.
또한, 제1 서브 영역(A1b)의 각각에는, 복수의 제1 오목부(TR1b)가 마련되어 있다. 각 제1 서브 영역(A1b)에 있어서, 제1 오목부(TR1b)는, X 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열되어 있다. 즉, 각 제1 서브 영역(A1b)에는, 복수의 제1 오목부(TR1b)로서, X 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열된 복수의 트렌치가 마련되어 있다.
여기에서는, 제1 오목부(TR1a 및 TR1b)의 길이 방향은 직교하고 있지만, 그들 길이 방향은 비스듬히 교차하고 있어도 된다. 또한, 여기서는, 제1 서브 영역은, 제1 오목부의 길이 방향이 다른 2종의 제1 서브 영역(A1a 및 A1b)을 포함하고 있지만, 제1 서브 영역은, 제1 서브 영역(A1a 및 A1b)과는 제1 오목부의 길이 방향이 다른 1종 이상의 제1 서브 영역을 더 포함하고 있어도 된다. 또한, 여기에서는, 제1 주면(S1)이 포함하고 있는 제1 서브 영역의 수는 6이지만, 제1 서브 영역의 수는 2 이상이면 된다.
제1 오목부(TR1a)는 서로로부터 이격되어 있다. 또한, 제1 오목부(TR1b)는 서로로부터 이격되어 있다. 그리고, 제1 오목부(TR1b)의 각각은 제1 오목부(TR1a)로부터 이격되어 있다.
도전 기판(CS) 중, 인접한 제1 오목부(TR1a)의 한쪽과 다른 쪽에 끼워진 부분은, 제1 볼록부(WM1a)이다. 제1 볼록부(WM1a)는, Y 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열되어 있다. 즉, 각 제1 서브 영역(A1a)에는, 제1 볼록부(WM1a)로서, Y 방향 및 Z 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열된 복수의 벽부가 마련되어 있다.
또한, 도전 기판(CS) 중, 인접한 제1 오목부(TR1b)의 한쪽과 다른 쪽에 끼워진 부분은, 제1 볼록부(WM1b)이다. 제1 볼록부(WM1b)는, X 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열되어 있다. 즉, 각 제1 서브 영역(A1b)에는, 제1 볼록부(WM1b)로서, X 방향 및 Z 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열된 복수의 벽부가 마련되어 있다.
그리고, 도전 기판(CS) 중, 제1 서브 영역(A1a)과 제1 서브 영역(A1b)의 경계의 위치에서, 제1 오목부(TR1a)와 제1 오목부(TR1b)에 끼워진 부분은, 제1 보조 벽부(WS1)이다. 제1 보조 벽부(WS1)는, 인접한 제1 볼록부(WM1a)를 일체화함과 함께, 인접한 제1 볼록부(WM1b)를 일체화하고 있어, 그들의 도괴를 억제하는 역할을 한다. 제1 오목부(TR1a 및 TR1b)는 제1 보조 벽부(WS1)를 발생시키지 않도록 배치해도 된다.
또한, 제1 오목부 또는 제1 볼록부의 「길이 방향」은, 도전 기판의 두께 방향에 수직인 평면에의 제1 오목부 또는 제1 볼록부의 정사영의 길이 방향이다. 마찬가지로, 후술하는 제2 오목부 또는 제2 볼록부의 「길이 방향」은, 도전 기판의 두께 방향에 수직인 평면에의 제2 오목부 또는 제2 볼록부의 정사영의 길이 방향이다.
제1 오목부의 개구부의 길이는, 일례에 의하면, 10 내지 500㎛의 범위 내에 있고, 다른 예에 의하면, 50 내지 100㎛의 범위 내에 있다.
제1 오목부의 개구부 폭, 즉, 폭 방향으로 인접한 제1 볼록부간의 거리는, 0.3㎛ 이상인 것이 바람직하다. 이 폭 또는 거리를 작게 하면, 보다 큰 전기 용량을 달성할 수 있다. 단, 이 폭 또는 거리를 작게 하면, 제1 오목부 내에, 유전체층(30)과 도전층(20b)을 포함한 적층 구조를 형성하는 것이 어려워진다.
제1 오목부의 깊이 또는 제1 볼록부의 높이는, 일례에 의하면, 10 내지 300㎛의 범위 내에 있고, 다른 예에 의하면, 50 내지 100㎛의 범위 내에 있다.
폭 방향으로 인접한 제1 오목부간의 거리, 즉, 제1 볼록부의 두께는, 0.1㎛ 이상인 것이 바람직하다. 이 거리 또는 두께를 작게 하면, 보다 큰 전기 용량을 달성할 수 있다. 단, 이 거리 또는 두께를 작게 하면, 제1 볼록부의 파손을 발생시키기 쉬워진다.
또한, 여기에서는, 제1 오목부(TR1a 및 TR1b)의 길이 방향에 수직인 단면은 직사각형상이다. 이들 단면은 직사각형상이 아니어도 된다. 예를 들어, 이들 단면은, 앞이 가늘어진 형상을 갖고 있어도 된다.
도전 기판(CS)은 도 2에 도시한 바와 같이, 기판(10)과 도전층(20a)을 포함하고 있다.
기판(10)은 도전 기판(CS)과 마찬가지의 형상을 갖고 있다. 기판(10)은, 예를 들어 절연성 기판, 반도체 기판 또는 도전성 기판이다. 기판(10)은 반도체 기판인 것이 바람직하다. 또한, 기판(10)은 실리콘 기판 등의 실리콘을 포함한 기판인 것이 바람직하다. 그러한 기판은, 반도체 프로세스를 이용한 가공이 가능하다.
도전층(20a)은 기판(10) 상에 마련되어 있다. 도전층(20a)은, 예를 들어 도전성을 높이기 위하여 불순물이 도핑된 폴리실리콘, 또는 몰리브덴, 알루미늄, 금, 텅스텐, 백금, 니켈 및 구리 등의 금속 혹은 합금을 포함한다. 도전층(20a)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다.
도전층(20a)의 두께는, 0.05㎛ 내지 1㎛의 범위 내에 있는 것이 바람직하고, 0.1㎛ 내지 0.3㎛의 범위 내에 있는 것이 보다 바람직하다. 도전층(20a)이 얇으면, 도전층(20a)에 불연속부를 발생시키거나, 또는 도전층(20a)의 시트 저항이 과잉으로 커질 가능성이 있다. 도전층(20a)을 두껍게 하면, 제조 비용이 증가한다.
여기에서는, 기판(10)은 실리콘 기판 등의 반도체 기판이며, 도전층(20a)은 반도체 기판의 표면 영역에 불순물을 고농도로 도핑한 고농도 도핑층이다. 이 경우, 제1 볼록부는, 충분히 얇으면, 그들의 전체가 불순물로 고농도로 도핑될 수 있다.
또한, 기판(10)의 도전율이 높은 경우에는, 도전층(20a)을 생략하고, 기판(10)을 도전 기판(CS)으로서 사용해도 된다. 예를 들어, 기판(10)이 P형 또는 N형의 불순물이 도핑된 반도체를 포함하는 반도체 기판 또는 금속 기판인 경우, 도전층(20a)은 생략할 수 있다. 이 경우, 기판(10)의 적어도 표면 영역, 예를 들어 기판(10)의 전체가 도전층(20a)의 역할을 한다.
도전층(20b)은 콘덴서의 상부 전극으로서의 역할을 한다. 도전층(20b)은 제1 서브 영역(A1a 및 A1b) 상에 마련되어 있고, 제1 오목부(TR1a 및 TR1b)의 측벽 및 저면을 덮고 있다.
도전층(20b)은, 예를 들어 도전성을 높이기 위하여 불순물이 도핑된 폴리실리콘, 또는 몰리브덴, 알루미늄, 금, 텅스텐, 백금, 니켈 및 구리 등의 금속 혹은 합금을 포함한다. 도전층(20b)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다.
도전층(20b)의 두께는, 0.05㎛ 내지 1㎛의 범위 내에 있는 것이 바람직하고, 0.1㎛ 내지 0.3㎛의 범위 내에 있는 것이 보다 바람직하다. 도전층(20b)이 얇으면, 도전층(20b)에 불연속부를 발생시키거나, 또는 도전층(20b)의 시트 저항이 과잉으로 커질 가능성이 있다. 도전층(20b)이 두꺼우면, 도전층(20a) 및 유전체층(30)을 충분한 두께로 형성하는 것이 어려운 경우가 있다.
또한, 도 2에서는, 도전층(20b)은, 제1 오목부(TR1a 및 TR1b)가 도전층(20b)과 유전체층(30)에 의해 완전히 매립되도록 마련되어 있다. 도전층(20b)은 도전 기판(CS)의 표면에 대하여 컨포멀한 층이어도 된다. 즉, 도전층(20b)은 대략 균일한 두께를 갖는 층이어도 된다. 이 경우, 제1 오목부(TR1a 및 TR1b)는 도전층(20b)과 유전체층(30)에 의해 완전히 매립되지는 않는다.
유전체층(30)은 도전 기판(CS)과 도전층(20b)의 사이에 개재되어 있다. 유전체층(30)은 도전 기판(CS)의 표면에 대하여 컨포멀한 층이다. 유전체층(30)은 도전 기판(CS)과 도전층(20b)을 서로로부터 전기적으로 절연하고 있다.
유전체층(30)은, 예를 들어 유기 유전체 또는 무기 유전체를 포함한다. 유기 유전체로서는, 예를 들어 폴리이미드를 사용할 수 있다. 무기 유전체로서는, 강유전체도 사용할 수 있지만, 예를 들어 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 티타늄 산화물 및 탄탈 산화물 등의 상유전체가 바람직하다. 이들 상유전체는, 온도에 의한 유전율의 변화가 작다. 그 때문에, 상유전체를 유전체층(30)에 사용하면, 콘덴서(1)의 내열성을 높일 수 있다.
유전체층(30)의 두께는, 0.005㎛ 내지 0.5㎛의 범위 내에 있는 것이 바람직하고, 0.01㎛ 내지 0.1㎛의 범위 내에 있는 것이 보다 바람직하다. 유전체층(30)이 얇으면, 유전체층(30)에 불연속부를 발생시키고, 도전 기판(CS)과 도전층(20b)이 단락될 가능성이 있다. 또한, 유전체층(30)을 얇게 하면, 예를 들어 단락되지 않아도 내압이 낮아지고, 전압을 인가하였을 때로 단락될 가능성이 높아진다. 유전체층(30)을 두껍게 하면, 내압은 높아지지만 전기 용량이 작아진다.
유전체층(30)은 제1 주면(S1) 중, 제1 서브 영역(A1a 및 A1b)의 배열을 둘러싼 주변 영역의 위치에서 개구되어 있다. 즉, 유전체층(30)은 이 위치에서, 도전층(20a)을 노출시킨다. 여기에서는, 유전체층(30) 중, 제1 주면(S1) 상에 마련된 부분은, 프레임 형상으로 개구되어 있다.
이 콘덴서(1)는 절연층(60)과, 제1 내부 전극(70a)과, 제2 내부 전극(70b)과, 제1 외부 전극(70c)과, 제2 외부 전극(70d)을 더 포함하고 있다.
제1 내부 전극(70a)은 제1 서브 영역(A1a 및 A1b) 상에 마련되어 있다. 제1 내부 전극(70a)은 도전층(20b)과 전기적으로 접속되어 있다. 여기에서는, 제1 내부 전극(70a)은 제1 주면(S1)의 중앙에 위치한 직사각형상의 전극이다.
제2 내부 전극(70b)은 제1 주면(S1) 중, 제1 서브 영역(A1a 및 A1b)의 배열을 둘러싼 주변 영역 상에 마련되어 있다. 제2 내부 전극(70b)은, 유전체층(30)에 형성된 개구의 위치에서, 도전 기판(CS)과 접촉하고 있다. 이에 의해, 제2 내부 전극(70b)은 도전 기판(CS)에 전기적으로 접속되어 있다. 여기에서는, 제2 내부 전극(70b)은 제1 내부 전극(70a)을 둘러싸도록 배치된 프레임 형상의 전극이다.
제1 내부 전극(70a) 및 제2 내부 전극(70b)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다. 제1 내부 전극(70a) 및 제2 내부 전극(70b)을 구성하고 있는 각 층은, 예를 들어 몰리브덴, 알루미늄, 금, 텅스텐, 백금, 구리, 니켈, 및 그들의 1 이상을 포함한 합금 등의 금속을 포함한다.
절연층(60)은, 도전층(20b) 및 유전체층(30) 중 제1 주면(S1) 상에 위치한 부분과, 제1 내부 전극(70a)과, 제2 내부 전극(70b)을 덮고 있다. 절연층(60)은 제1 내부 전극(70a)의 일부의 위치와, 제2 내부 전극(70b)의 일부의 위치에서, 부분적으로 개구되어 있다.
절연층(60)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다. 절연층(60)을 구성하고 있는 각 층은, 예를 들어 실리콘 질화물 및 실리콘 산화물 등의 무기 절연체, 또는 폴리이미드 및 노볼락 수지 등의 유기 절연체를 포함한다.
제1 외부 전극(70c)은 절연층(60) 상에 마련되어 있다. 제1 외부 전극(70c)은, 절연층(60)에 마련된 1 이상의 개구의 위치에서, 제1 내부 전극(70a)과 접촉하고 있다. 이에 의해, 제1 외부 전극(70c)은 제1 내부 전극(70a)에 전기적으로 접속되어 있다. 또한, 도 1에 있어서, 영역(70R1)은, 제1 외부 전극(70c)과 제1 내부 전극(70a)이 접촉하고 있는 영역이다.
제2 외부 전극(70d)은 절연층(60) 상에 마련되어 있다. 제2 외부 전극(70d)은, 절연층(60)에 마련된 나머지 개구 위치에서, 제2 내부 전극(70b)과 접촉하고 있다. 이에 의해, 제2 외부 전극(70d)은 제2 내부 전극(70b)에 전기적으로 접속되어 있다. 또한, 도 1에 있어서, 영역(70R2)은, 제2 외부 전극(70d)와 제2 내부 전극(70b)이 접촉하고 있는 영역이다.
제1 외부 전극(70c)은 제1 금속층(70c1)과 제2 금속층(70c2)을 포함한 적층 구조를 갖고 있다. 제2 외부 전극(70d)은 제1 금속층(70d1)과 제2 금속층(70d2)을 포함한 적층 구조를 갖고 있다.
제1 금속층(70c1 및 70d1)은, 예를 들어 구리를 포함한다. 제2 금속층(70c2 및 70d2)은, 각각 제1 금속층(70c1 및 70d1)의 상면 및 단부면을 피복하고 있다. 제2 금속층(70c2 및 70d2)은, 예를 들어 니켈 또는 니켈 합금층과 금층의 적층막을 포함한다. 제2 금속층(70c2 및 70d2)은 생략할 수 있다.
제1 외부 전극(70c) 또는 제1 내부 전극(70a)은, 그들 사이의 계면에 인접하는 위치에, 배리어층을 더 포함하고 있어도 된다. 또한, 제2 외부 전극(70d) 또는 제2 내부 전극(70b)도, 그들 사이의 계면에 인접하는 위치에, 배리어층을 더 포함하고 있어도 된다. 배리어층의 재료로서는, 예를 들어 티타늄을 사용할 수 있다.
이 콘덴서(1)는, 예를 들어 이하의 방법에 의해 제조한다. 이하, 도 4 내지 도 6을 참조하면서, 콘덴서(1)의 제조 방법의 일례를 설명한다.
이 방법에서는, 우선, 도 4에 나타내는 기판(10)을 준비한다. 여기에서는, 일례로서, 기판(10)은 단결정 실리콘 웨이퍼로 한다. 단결정 실리콘 웨이퍼의 면 방위는 특별히 상관없지만, 본 예에서는, 일 주면이 (100)면인 실리콘 웨이퍼를 사용한다. 기판(10)으로서는, 일 주면이 (110)면인 실리콘 웨이퍼를 사용할 수도 있다.
이어서, MacEtch(Metal-Assisted Chemical Etching)에 의해, 기판(10)에 오목부를 형성한다.
즉, 우선, 도 4에 도시한 바와 같이, 기판(10) 상에 귀금속을 각각이 포함한 촉매층(80)을 형성한다. 촉매층(80)은 각각, 기판(10)의 한쪽의 주면(이하, 제1면이라 함)을 부분적으로 덮도록 형성한다.
구체적으로는, 우선, 기판(10)의 제1면 상에, 마스크층(90)을 형성한다.
마스크층(90)은 제1 오목부(TR1a 및 TR1b)에 대응한 위치에서 개구되어 있다. 마스크층(90)은, 제1면 중 마스크층(90)에 의해 덮인 부분이, 후술하는 귀금속과 접촉하는 것을 방지한다.
마스크층(90)의 재료로서는, 예를 들어 폴리이미드, 불소 수지, 페놀 수지, 아크릴 수지 및 노볼락 수지 등의 유기 재료나, 산화실리콘 및 질화실리콘 등의 무기 재료를 들 수 있다.
마스크층(90)은, 예를 들어 기존의 반도체 프로세스에 의해 형성할 수 있다. 유기 재료를 포함하는 마스크층(90)은, 예를 들어 포토리소그래피에 의해 형성할 수 있다. 무기 재료를 포함하는 마스크층(90)은, 예를 들어 기상 퇴적법에 의한 무기 재료층의 성막과, 포토리소그래피에 의한 마스크의 형성과, 에칭에 의한 무기 재료층의 패터닝에 의해 성형할 수 있다. 혹은, 무기 재료를 포함하는 마스크층(90)은, 기판(10)의 표면 영역의 산화 또는 질화와, 포토리소그래피에 의한 마스크 형성과, 에칭에 의한 산화물 또는 질화물층의 패터닝에 의해 형성할 수 있다. 마스크층(90)은 생략 가능하다.
이어서, 제1면 중 마스크층(90)에 의해 덮여 있지 않은 영역 상에, 촉매층(80)을 형성한다. 촉매층(80)은, 예를 들어 귀금속을 포함한 불연속층이다. 여기에서는, 일례로서, 촉매층(80)은 귀금속을 포함한 촉매 입자(81)를 포함하는 입상층으로 한다.
귀금속은, 예를 들어 금, 은, 백금, 로듐, 팔라듐 및 루테늄의 1 이상이다. 촉매층(80) 및 촉매 입자(81)는 티타늄 등의 귀금속 이외의 금속을 더 포함하고 있어도 된다.
촉매층(80)은, 예를 들어 전해 도금, 환원 도금 또는 치환 도금에 의해 형성할 수 있다. 촉매층(80)은, 귀금속 입자를 포함하는 분산액의 도포, 또는 증착 및 스퍼터링 등의 기상 퇴적법을 사용하여 형성해도 된다. 이들 방법 중에서도, 치환 도금은, 제1면 중 마스크층(90)에 의해 덮여 있지 않은 영역에, 귀금속을 직접적이며 또한 균일하게 석출시킬 수 있기 때문에 특히 바람직하다.
이어서, 귀금속의 촉매로서의 작용를 기초로 기판(10)을 에칭하여, 제1면에 오목부를 형성한다.
구체적으로는, 도 5에 도시한 바와 같이, 기판(10)을 에칭제(100)를 에칭한다. 예를 들어, 기판(10)을 액상의 에칭제(100)에 침지시켜, 에칭제(100)을 기판(10)과 접촉시킨다.
에칭제(100)는 산화제와 불화수소를 포함하고 있다.
에칭제(100)에 있어서의 불화수소의 농도는, 1mol/L 내지 20mol/L의 범위 내에 있는 것이 바람직하고, 5mol/L 내지 10mol/L의 범위 내에 있는 것이 보다 바람직하고, 3mol/L 내지 7mol/L의 범위 내에 있는 것이 더욱 바람직하다. 불화수소 농도가 낮은 경우, 높은 에칭 레이트를 달성하는 것이 어렵다. 불화수소 농도가 높은 경우, 과잉의 사이드 에칭을 발생할 가능성이 있다.
산화제는, 예를 들어 과산화수소, 질산, AgNO3, KAuCl4, HAuCl4, K2PtCl6, H2PtCl6, Fe(NO3)3, Ni(NO3)2, Mg(NO3)2, Na2S2O8, K2S2O8, KMnO4 및 K2Cr2O7로부터 선택할 수 있다. 유해한 부생성물이 발생하지 않고, 반도체 소자의 오염도 발생하지 않는 점에서, 산화제로서는 과산화수소가 바람직하다.
에칭제(100)에 있어서의 산화제의 농도는, 0.2mol/L 내지 8mol/L의 범위 내에 있는 것이 바람직하고, 2mol/L 내지 4mol/L의 범위 내에 있는 것이 보다 바람직하고, 3mol/L 내지 4mol/L의 범위 내에 있는 것이 더욱 바람직하다.
에칭제(100)는 완충제를 더 포함하고 있어도 된다. 완충제는, 예를 들어 불화암모늄 및 암모니아의 적어도 한쪽을 포함하고 있다. 일례에 의하면, 완충제는 불화암모늄이다. 다른 예에 의하면, 완충제는 불화암모늄과 암모니아의 혼합물이다.
에칭제(100)는 물 등의 다른 성분을 더 포함하고 있어도 된다.
이러한 에칭제(100)를 사용한 경우, 기판(10) 중 촉매 입자(81)와 근접하고 있는 영역에 있어서만, 기판(10)의 재료, 여기에서는 실리콘이 산화된다. 그리고, 이것에 의해 발생한 산화물은, 불화수소산에 의해 용해 제거된다. 그 때문에, 촉매 입자(81)와 근접해있는 부분만이 선택적으로 에칭된다.
촉매 입자(81)는 에칭의 진행과 함께, 기판(10)의 다른 쪽의 주면(이하, 제2면이라 함)을 향해 이동하고, 거기에서 상기와 마찬가지의 에칭이 행해진다. 그 결과, 도 5에 도시한 바와 같이, 촉매층(80)의 위치에서는, 제1면으로부터 제2면을 향하고, 제1면에 대하여 수직인 방향으로 에칭이 진행된다.
이와 같이 하여, 제1 오목부(TR1a 및 TR1b)로서, 도 6에 나타내는 제1 오목부(TR1)를 제1면에 형성한다.
그 후, 마스크층(90) 및 촉매층(80)을 기판(10)으로부터 제거한다.
이어서, 기판(10) 상에, 도 2에 나타내는 도전층(20a)을 형성하여, 도전 기판(CS)을 얻는다. 도전층(20a)은, 예를 들어 기판(10)의 표면 영역에 불순물을 고농도로 도핑함으로써 형성할 수 있다. 폴리실리콘을 포함하는 도전층(20a)은, 예를 들어 LPCVD(low pressure chemical vapor deposition)에 의해 형성할 수 있다. 금속을 포함하는 도전층(20a)은, 예를 들어 전해 도금, 환원 도금 또는 치환 도금에 의해 형성할 수 있다.
도금액은 피도금 금속의 염을 포함한 액체이다. 도금액으로서는, 황산구리5수화물과 황산을 포함한 황산구리 도금액, 피로인산구리와 피로인산칼륨을 포함한 피로인산구리 도금액, 및 술팜산니켈과 붕소를 포함한 술팜산니켈 도금액 등의 일반적인 도금액을 사용할 수 있다.
도전층(20a)은, 피도금 금속의 염과 계면 활성제와 초임계 또는 아임계 상태의 이산화탄소를 포함한 도금액을 사용한 도금법에 의해 형성하는 것이 바람직하다. 이 도금법에서는, 계면 활성제는, 초임계 이산화탄소를 포함하는 입자와, 피도금 금속의 염을 포함한 용액을 포함하는 연속상의 사이에 개재시킨다. 즉, 도금액 중에서, 계면 활성제에 미셀을 형성시키고, 초임계 이산화탄소는 이들 미셀에 도입시킨다.
통상의 도금법에서는, 오목부의 저부 근방의 피도금 금속의 공급이 불충분해지는 경우가 있다. 이것은, 오목부의 깊이 D와 폭 또는 직경 W의 비 D/W가 큰 경우에, 특히 현저하다.
초임계 이산화탄소를 도입한 미셀은, 좁은 간극에도 용이하게 들어갈 수 있다. 그리고, 이들 미셀의 이동에 수반하여, 피도금 금속의 염을 포함한 용액도 이동한다. 그 때문에, 피도금 금속의 염과 계면 활성제와 초임계 또는 아임계 상태의 이산화탄소를 포함한 도금액을 사용한 도금법에 의하면, 두께가 균일한 도전층(20a)을 용이하게 형성할 수 있다.
이어서, 도전층(20a) 상에, 유전체층(30)을 형성한다. 유전체층(30)은, 예를 들어 CVD(chemical vapor deposition)에 의해 형성할 수 있다. 혹은, 유전체층(30)은 도전층(20a)의 표면을, 산화, 질화 또는 산질화함으로써 형성할 수 있다.
이어서, 유전체층(30) 상에, 도전층(20b)을 형성한다. 도전층(20b)으로서는, 예를 들어 폴리실리콘 또는 금속을 포함하는 도전층을 형성한다. 그러한 도전층(20b)은, 예를 들어 도전층(20a)에 대하여 상술한 것과 마찬가지의 방법에 의해 형성할 수 있다.
이어서, 유전체층(30)에 개구부를 형성한다. 개구부는 제1 주면(S1) 중, 제1 서브 영역(A1a 및 A1b)의 배열을 둘러싼 주변 영역의 위치에 형성한다. 여기에서는, 유전체층(30) 중 제1 주면(S1) 상에 위치한 부분을, 프레임 형상으로 개구시킨다. 이 개구부는, 예를 들어 포토리소그래피에 의한 마스크의 형성과, 에칭에 의한 패터닝에 의해 형성할 수 있다.
이어서, 금속층을 성막하고, 이것을 패터닝하여, 제1 내부 전극(70a) 및 제2 내부 전극(70b)을 얻는다. 제1 내부 전극(70a) 및 제2 내부 전극(70b)은, 예를 들어 스퍼터링이나 도금에 의한 성막과, 포토리소그래피의 조합에 의해 형성할 수 있다.
그 후, 절연층(60)을 형성한다. 절연층(60)은, 제1 내부 전극(70a)의 일부 및 제2 내부 전극(70b)의 일부에 대응한 위치에서 개구시킨다. 절연층(60)은, 예를 들어 CVD에 의한 성막과, 포토리소그래피의 조합에 의해 형성할 수 있다.
이어서, 절연층(60) 상에 제1 외부 전극(70c) 및 제2 외부 전극(70d)을 형성한다. 구체적으로는 우선, 제1 금속층(70c1 및 70d1)을 형성한다. 이어서, 제2 금속층(70c2 및 70d2)를 형성한다. 제1 금속층(70c1 및 70d1) 및 제2 금속층(70c2 및 70d2)은, 예를 들어 스퍼터링이나 도금에 의한 성막과, 포토리소그래피의 조합에 의해 형성할 수 있다.
그 후, 이와 같이 하여 얻어진 구조를 다이싱한다. 이상과 같이 하여, 도 1 및 도 2에 나타내는 콘덴서(1)를 얻는다.
상술한 방법에서는, MacEtch에 의해 제1 오목부(TR1a 및 TR1b)를 형성하였지만, 제1 오목부(TR1a 및 TR1b) 중 적어도 한쪽은 다른 방법으로 형성해도 된다. 예를 들어, 깊이가 작은 오목부를 형성하는 경우나, 폭 또는 직경이 큰 오목부를 서로로부터 충분한 거리를 이격하여 형성하는 경우에는, 반응성 이온 에칭(RIE) 등의 MacEtch 이외의 에칭법을 이용해도 된다.
이 콘덴서(1)에서는, 제1 주면(S1)에 제1 오목부(TR1a 및 TR1b)를 마련하고, 유전체층(30)과 도전층(20b)을 포함한 적층 구조는, 제1 주면(S1)뿐만 아니라, 이들 제1 오목부(TR1a 및 TR1b) 내에도 마련되어 있다. 그 때문에, 이 콘덴서(1)는 큰 전기 용량을 달성할 수 있다.
또한, 제1 주면(S1)에 마련되는 제1 오목부의 길이 방향이 모두 동등한 경우, 도전 기판(CS)은 제1 오목부의 폭 방향으로 휘기 쉽다. 이에 대하여, 이 콘덴서(1)에서는, 제1 주면(S1)에 복수의 제1 서브 영역(A1a 및 A1b)을 배치하고, 제1 서브 영역(A1a 및 A1b)에 각각 마련되는 제1 오목부(TR1a 및 TR1b)의 길이 방향을 다르게 한다. 즉, 도전 기판(CS)은, 제1 서브 영역(A1a)에 대응한 부분과 제1 서브 영역(A1b)에 대응한 부분에서, 휘기 쉬운 방향이 다르다. 그 때문에, 이 콘덴서(1)는 휨을 발생하기 어렵고, 그 제조 과정에서의 도전 기판(CS)의 휨도 발생하기 어렵다.
즉, 이 콘덴서(1)는 큰 전기 용량을 달성 가능하고, 휨을 발생하기 어렵다.
이 콘덴서(1)에는, 각종 변형이 가능하다.
(제1 변형예)
도 7은, 제1 변형예에 관한 콘덴서가 포함하고 있는 도전 기판의 사시도이다.
제1 변형예에 관한 콘덴서는, 도전 기판(CS)에 이하의 구조를 채용하는 것 이외에는, 제1 실시 형태에 관한 콘덴서(1)와 마찬가지이다.
즉, 제1 변형예에 관한 콘덴서에서는, 각 제1 서브 영역(A1a)의 제1 오목부(TR1a)는, Y 방향으로 각각이 신장된 트렌치이다. 이들 제1 오목부(TR1a)는, Y 방향으로 배열된 2 이상의 제1 오목부(TR1a)로부터 각각이 이루어지고, X 방향으로 배열된 복수의 열을 형성하고 있다.
도전 기판(CS) 중, 이들 열에 끼워진 부분은, 제1 볼록부(WM1a)이다. 또한, 도전 기판(CS) 중, Y 방향으로 배열된 제1 오목부(TR1a)에 끼워진 부분은, 인접한 제1 볼록부(WM1a)를 일체화하는 제1 보조 벽부(WS1a)이다.
이와 같이, 제1 변형예에 관한 콘덴서에서는, 제1 오목부(TR1a)를 X 방향으로 배열시킬 뿐만 아니라, Y 방향으로도 배열시킴으로써, 제1 보조 벽부의 수를 증가시킨다. 따라서, 이 콘덴서에서는, 제1 볼록부(WM1a)의 도괴를 보다 발생시키기 어렵다.
또한, 제1 변형예에 관한 콘덴서는, 제1 실시 형태에 관한 콘덴서(1)와 거의 마차가지의 전기 용량을 달성할 수 있고, 휨도 발생시키기 어렵다.
또한, 제1 변형예에 관한 콘덴서에서는, 제1 오목부(TR1a)가 형성되어 있는 열의 인접한 각 2개는, 제1 보조 벽부(WS1a)의 위치가 다르다. 또한, 여기서, 「제1 보조 벽부의 위치」는 Y 방향에 있어서의 위치이다. 이 구성을 채용하면, 이하에 설명한 바와 같이, 제1 오목부(TR1a)의 깊이에 큰 변동이 발생하는 것을 억제할 수 있다.
상기 방법에서는, 촉매층(80)은, 예를 들어 도금에 의해 형성한다. 이 경우, 촉매층(80)의 재료는 도금액으로부터 공급된다.
마스크층(90)에서 차지하는 개구부의 비율이 작은 영역에서는, 마스크층(90)에서 차지하는 개구부의 비율이 큰 영역과 비교하여, 개구부의 위치에서 노출된 제1면에 공급되는 상기 재료의 양이 많아진다. 그 때문에, 마스크층(90)에서 차지하는 개구부의 비율이 작은 영역에서는, 마스크층(90)에서 차지하는 개구부의 비율이 큰 영역과 비교하여, 촉매층(80)의 단위 면적당 촉매 입자(81)의 양이 많아진다.
촉매 입자의 양은 에칭 레이트에 영향을 미친다. 즉, 촉매 입자의 양이 많을수록, 에칭 레이트는 높아진다.
제1 오목부(TR1a)가 형성되는 열의 인접한 각 2개의 사이에서 제1 보조 벽부(WS1a)의 위치가 동등한 구조를 채용한 경우, 제1 보조 벽부(WS1a)에 대응한 위치의 근방의 영역과 다른 영역의 사이에 있어서의, 마스크층(90)에서 차지하는 개구부의 비율의 차가 크다. 그 때문에, 이 경우, 제1 보조 벽부(WS1a)의 근방의 영역과 다른 영역의 사이에서, 제1 오목부(TR1a)의 깊이에 큰 차를 발생시킬 수 있다.
도 7에 나타내는 배치에서는, 제1 오목부(TR1a)가 형성되는 열의 인접한 각 2개의 사이에서 제1 보조 벽부(WS1a)의 위치가 다르다. 그 때문에, 제1 오목부(TR1a)가 형성되는 열의 인접한 각 2개의 사이에서 제1 보조 벽부(WS1a)의 위치를 동등하게 한 경우와 비교하여, 제1 보조 벽부(WS1a)에 대응한 위치의 근방의 영역과 다른 영역의 사이에 있어서의, 마스크층(90)에서 차지하는 개구부의 비율의 차가 작다. 따라서, 도 7에 나타내는 배치를 채용하면, 제1 오목부(TR1a)의 깊이의 변동을 작게 할 수 있다.
또한, 도 7에 나타내는 배치를 채용한 경우, 제1 오목부(TR1a)를 형성한 후에 행하는 성막에 있어서도, 예를 들어 퇴적 재료를 보다 균일하게 공급할 수 있다. 따라서, 높은 막 두께 균일성을 달성할 수 있다.
또한, 제1 오목부(TR1a)가 형성되는 열의 인접한 각 2개의 사이에서, 제1 보조 벽부(WS1a)의 위치는 동등해도 된다. 이 경우, 도 7의 배치를 채용한 경우에도, 제1 오목부(TR1a)의 깊이의 변동을 작게 할 수는 없다. 단, 제1 볼록부(WM1a)의 도괴를 보다 발생하기 어렵게 하는 것은 가능하다.
또한, 제1 서브 영역(A1b)에 있어서도, 도 7을 참조하면서 설명한 것과 유사한 배치를 채용할 수도 있다.
즉, 각 제1 서브 영역(A1b)의 제1 오목부(TR1b)를, X 방향으로 각각이 신장된 트렌치로 한다. 이들 제1 오목부(TR1b)는, X 방향으로 배열된 2 이상의 제1 오목부(TR1b)로부터 각각이 이루어지고, Y 방향으로 배열된 복수의 열을 형성하도록 배치한다. 그리고, 도전 기판(CS) 중, X 방향으로 배열된 제1 오목부(TR1b)에 끼워진 부분의 위치를, 제1 오목부(TR1b)가 형성되어 있는 열의 인접한 각 2개의 사이에서 다르게 한다.
이러한 배치를 채용한 경우, 제1 서브 영역(A1b)에 있어서도, 제1 볼록부의 도괴를 보다 발생시키기 어렵게 하고, 제1 오목부(TR1b)의 깊이 변동을 작게 하고, 또한 높은 막 두께 균일성을 달성할 수 있다. 또한, 제1 서브 영역(A1b)에 있어서도, 제1 오목부(TR1b)가 형성되는 열의 인접한 각 2개의 사이에서, 제1 보조 벽부의 위치는 동등해도 된다.
(제2 변형예)
도 8은, 제2 변형예에 관한 콘덴서가 포함하고 있는 도전 기판의 사시도이다.
제2 변형예에 관한 콘덴서는, 도전 기판(CS)에 이하의 구조를 채용하는 것 이외에는, 제1 실시 형태에 관한 콘덴서(1)와 마찬가지이다.
즉, 제2 변형예에 관한 콘덴서에서는, 각 제1 서브 영역(A1a)에, X 방향으로 인접한 제1 오목부(TR1a)를 연결하는 오목부(G1a)가 더 마련되어 있다. 이에 의해, 각 제1 서브 영역(A1a)에서는, 제1 볼록부(WM1a)는, Y 방향으로 배열된 2 이상의 제1 볼록부(WM1a)로부터 각각이 이루어지고, X 방향으로 배열된 복수의 열을 형성한다.
제2 변형예에 관한 콘덴서는, 제1 실시 형태에 관한 콘덴서(1)와 거의 마찬가지의 전기 용량을 달성할 수 있고, 휨도 발생하기 어렵다.
또한, 제2 변형예에 관한 콘덴서에서는, 제1 볼록부(WM1a)는 오목부(G1a)에 의해 복수의 부분으로 분단되어 있다. 그 때문에, 이 콘덴서에서는, 제1 실시 형태에 관한 콘덴서(1)와 비교하여, 휨 등의 변형에 수반하는 제1 볼록부(WM1a)의 파괴를 발생하기 어렵다.
또한, 제1 서브 영역(A1b)에 있어서도, 도 8을 참조하면서 설명한 것과 유사한 배치를 채용할 수도 있다.
즉, 각 제1 서브 영역(A1b)에, Y 방향으로 인접한 제1 오목부(TR1b)를 연결하는 오목부를 더 마련한다. 이에 의해, 각 제1 서브 영역(A1a)에 있어서, 제1 볼록부에, X 방향으로 배열된 2 이상의 제1 볼록부로부터 각각이 이루어지고, Y 방향으로 배열된 복수의 열을 형성시킨다.
이러한 배치를 채용한 경우, 제1 서브 영역(A1b)에 있어서도, 휨 등의 변형에 수반하는 제1 볼록부의 파괴를 발생하기 어렵게 할 수 있다.
(제3 변형예)
도 9는, 제3 변형예에 관한 콘덴서가 포함하고 있는 도전 기판의 사시도이다.
제3 변형예에 관한 콘덴서는, 도전 기판(CS)에 이하의 구조를 채용하는 것 이외에는, 제2 변형예에 관한 콘덴서와 마찬가지이다. 즉, 제3 변형예에 관한 콘덴서에서는, 각 제1 서브 영역(A1a)에, X 방향으로 인접한 제1 볼록부(WM1a)를 일체화하는 제1 보조 벽부(WS1a)가 더 마련되어 있다.
제3 변형예에 관한 콘덴서는, 제2 변형예에 관한 콘덴서와 거의 마찬가지의 전기 용량을 달성할 수 있고, 휨도 발생하기 어렵다.
또한, 제3 변형예에 관한 콘덴서에서는, 제1 볼록부(WM1a)는 오목부(G1a)에 의해 복수의 부분으로 분단되어 있을 뿐 아니라, 제1 보조 벽부(WS1a)가 더 마련되어 있다. 그 때문에, 이 콘덴서에서는, 휨 등의 변형에 수반하는 제1 볼록부(WM1a)의 파괴를 발생하기 어렵다.
또한, 제1 서브 영역(A1b)에 있어서도, 도 9를 참조하면서 설명한 것과 유사한 배치를 채용할 수도 있다.
즉, 각 제1 서브 영역(A1b)에, Y 방향으로 인접한 제1 오목부(TR1b)를 연결하는 오목부를 더 마련한다. 이에 의해, 각 제1 서브 영역(A1a)에 있어서, 제1 볼록부에, X 방향으로 배열된 2 이상의 제1 볼록부로부터 각각이 이루어지고, Y 방향으로 배열된 복수의 열을 형성시킨다. 그리고, 각 제1 서브 영역(A1b)에, Y 방향으로 인접한 제1 볼록부를 일체화하는 제1 보조 벽부를 더 마련한다.
이러한 배치를 채용한 경우, 제1 서브 영역(A1b)에 있어서도, 휨 등의 변형에 수반하는 제1 볼록부의 파괴를 발생하기 어렵게 할 수 있다.
(제4 변형예)
도 10은, 서브 영역의 배열과 트렌치의 배열의 관계의 일례를 나타내는 상면도이다. 도 11은, 서브 영역의 배열과 트렌치의 배열의 관계의 다른 예를 나타내는 상면도이다.
도 10의 구조는, 도 3에 나타내는 구조와 거의 동등하다. 도 10에서는, 제1 오목부(TR1a 및 TR1b)의 길이 방향은, 제1 서브 영역(A1a 및 A1b)간의 경계에 대하여 평행 또는 수직이다.
이에 비해, 도 11에서는, 제1 오목부(TR1a 및 TR1b)의 길이 방향은, 제1 서브 영역(A1a 및 A1b)간의 경계에 대하여 기울어져 있다. 그리고, 제1 서브 영역(A1a)에 마련된 제1 오목부(TR1a)의 일단부와, 그것과 인접한 제1 서브 영역(A1b)에 마련된 제1 오목부(TR1b)의 일단부는 연결되어 있다. 즉, 제1 서브 영역(A1a)에 마련된 제1 볼록부(WM1a)의 일단부와, 그것과 인접한 제1 서브 영역(A1b)에 마련된 제1 볼록부(WM1b)의 일단부는 연결되어 있다. 제4 변형예에서는, 이러한 배치를 채용한다.
단부끼리가 연결된 제1 볼록부(WM1a 및 WM1b)의 한쪽은, 다른 쪽의 도괴를 억제하는 역할을 한다. 또한, 도 11의 배치를 채용하면, 도 10의 배치를 채용한 경우와 비교하여, 보다 큰 전기 용량을 달성할 수 있을 가능성이 있다.
따라서, 제4 변형예에 관한 콘덴서는, 제1 실시 형태에 관한 콘덴서(1)와 마찬가지로, 휨이나 제1 볼록부의 파괴를 발생하기 어렵다. 그리고, 제4 변형예에 관한 콘덴서는, 제1 실시 형태에 관한 콘덴서(1)와 비교하여, 보다 큰 전기 용량을 달성할 수 있을 가능성이 있다.
<제2 실시 형태>
도 12에, 제2 실시 형태에 관한 콘덴서를 나타낸다.
도 12에 나타내는 콘덴서(1)는 이하의 구성을 채용한 것 이외에는, 제1 실시 형태에 관한 콘덴서(1)와 마찬가지이다.
즉, 제2 주면(S2)은 복수의 제2 서브 영역을 포함하고 있다. 제2 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제2 오목부가 마련되어 있다. 제2 서브 영역의 1 이상과, 제2 서브 영역의 다른 1 이상은, 제2 오목부의 길이 방향이 다르다.
여기에서는, 제2 주면(S2)은 도 12 및 도 13에 나타내는 복수의 제2 서브 영역(A2a 및 A2b)을 포함하고 있다. 제2 서브 영역(A2a 및 A2b)은 체크 무늬(checkered pattern)상으로 배열되어 있다. 즉, 제2 서브 영역(A2a 및 A2b)은 X 방향으로 교대로 배열되어 있다. 또한, 각 제2 서브 영역(A2a)은, 도 13에 나타내는 바와 같이, 제2 서브 영역(A2b)의 하나와 Y 방향으로 인접해 있다. 구체적으로는, 제2 서브 영역(A2a 및 A2b)은 제2 주면(S2)의 중앙부에서 2행 3열의 배열을 형성하고 있다.
또한, 여기서는, 제2 서브 영역(A2a 및 A2b)은, 각각 제1 서브 영역(A1a 및 A1b)에 대응한 위치에 배치되어 있다. 즉, Z 방향에 평행한 평면에의 제2 서브 영역(A2a 및 A2b)의 정사영은, 각각 앞의 평면에의 제1 서브 영역(A1a 및 A1b)과 위치가 동등하다.
그리고, 제2 서브 영역(A2a)의 각각에는, 복수의 제2 오목부(TR2a)가 마련되어 있다. 각 제2 서브 영역(A2a)에 있어서, 제2 오목부(TR2a)는, X 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열되어 있다. 즉, 각 제2 서브 영역(A2a)에는, 복수의 제2 오목부(TR2a)로서, X 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열된 복수의 트렌치가 마련되어 있다.
또한, 제2 서브 영역(A2b)의 각각에는, 복수의 제2 오목부(TR2b)가 마련되어 있다. 각 제2 서브 영역(A2b)에 있어서, 제2 오목부(TR2b)는, Y 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열되어 있다. 즉, 각 제2 서브 영역(A2b)에는, 복수의 제2 오목부(TR2b)로서, Y 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열된 복수의 트렌치가 마련되어 있다.
여기에서는, 제2 오목부(TR2a 및 TR2b)의 길이 방향은 직교해 있지만, 그들 길이 방향은 비스듬히 교차하고 있어도 된다. 또한, 여기서는, 제2 서브 영역은, 제2 오목부의 길이 방향이 다른 2종의 제2 서브 영역(A2a 및 A2b)을 포함하고 있지만, 제2 서브 영역은, 제2 서브 영역(A2a 및 A2b)과는 제2 오목부의 길이 방향이 다른 1종 이상의 제2 서브 영역을 더 포함하고 있어도 된다. 또한, 여기에서는, 제2 주면(S2)이 포함하고 있는 제2 서브 영역의 수는 6이지만, 제2 서브 영역의 수는 2 이상이면 된다.
또한, 여기서는, 제1 오목부(TR1a)의 길이 방향과 제2 오목부(TR2a)의 길이 방향은 직교하고 있지만, 그들은 비스듬히 교차하고 있어도 된다. 마찬가지로, 여기서는, 제1 오목부(TR1b)의 길이 방향과 제2 오목부(TR2b)의 길이 방향은 직교하고 있지만, 그들은 비스듬히 교차하고 있어도 된다.
제2 오목부(TR2a)는 서로로부터 이격되어 있다. 또한, 제2 오목부(TR2b)는 서로로부터 이격되어 있다. 그리고, 제2 오목부(TR2b)의 각각은 제2 오목부(TR2a)로부터 이격되어 있다.
도전 기판(CS) 중, 인접한 제2 오목부(TR2a)의 한쪽과 다른 쪽에 끼워진 부분은, 제2 볼록부(WM2a)이다. 제2 볼록부(WM2a)는, X 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열되어 있다. 즉, 각 제2 서브 영역(A2a)에는, 제2 볼록부(WM2a)로서, X 방향 및 Z 방향으로 신장된 형상을 각각이 갖고, Y 방향으로 배열된 복수의 벽이 마련되어 있다.
또한, 도전 기판(CS) 중, 인접한 제2 오목부(TR2b)의 한쪽과 다른 쪽에 끼워진 부분은, 제2 볼록부(WM2b)이다. 제2 볼록부(WM2b)는, Y 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열되어 있다. 즉, 각 제2 서브 영역(A2b)에는, 제2 볼록부(WM2b)로서, Y 방향 및 Z 방향으로 신장된 형상을 각각이 갖고, X 방향으로 배열된 복수의 벽부가 마련되어 있다.
그리고, 도전 기판(CS) 중, 제2 서브 영역(A2a)과 제2 서브 영역(A2b)의 경계의 위치에서, 제2 오목부(TR2a)와 제2 오목부(TR2b)에 끼워진 부분은, 제2 보조 벽부(WS2)이다. 제2 보조 벽부(WS2)는, 인접한 제2 볼록부(WM2a)를 일체화함과 함께, 인접한 제2 볼록부(WM2b)를 일체화하고 있어, 그들의 도괴를 억제하는 역할을 한다. 제2 오목부(TR2a 및 TR2b)는 제2 보조 벽부(WS2)를 발생하지 않도록 배치해도 된다.
제2 오목부 및 제2 볼록부에 관한 치수는, 각각 제1 오목부 및 제1 볼록부에 대하여 상술한 범위 내에 있는 것이 바람직하다.
제1 오목부의 깊이 d1과 제2 오목부의 깊이 d2의 합 d1+d2는, 도전 기판(CS)의 두께 T 이상이다. 이 구성을 채용하면, 제1 오목부와 제2 오목부는, 그들이 교차된 위치에서 서로 연결되어, 관통 구멍을 형성한다. 여기에서는, 제1 오목부(TR1a)와 제2 오목부(TR2a)는, 그들이 교차된 위치에서 서로 연결되어, 관통 구멍(TH)을 형성한다. 또한, 제1 오목부(TR1b)와 제2 오목부(TR2b)는, 그들이 교차된 위치에서 서로 연결되어, 관통 구멍(TH)을 형성한다.
합 d1+d2와 두께 T의 비 (d1+d2)/T는, 1 내지 1.4의 범위 내에 있는 것이 바람직하고, 1.1 내지 1.3의 범위 내에 있는 것이 보다 바람직하다. 전기 용량을 크게 하는 관점에서는, 비 (d1+d2)/T는 큰 것이 바람직하다. 또한, 도전층(20b) 중, 제1 오목부의 측벽 및 저면 상에 위치한 부분과 제2 오목부의 측벽 및 저면 상에 위치한 부분의 전기적 접속을 양호하게 하는 관점에서도, 비 (d1+d2)/T는 큰 것이 바람직하다. 단, 깊이 d1 및 d2를 크게 하면, 콘덴서(1)의 기계적 강도가 저하된다.
또한, 비 (d1+d2)/T는 1 미만이어도 된다. 이 경우, 제1 오목부와 제2 오목부는, 그들이 교차된 위치에서, 관통 구멍을 형성하는 경우는 없다. 따라서, 이 경우, 제1 오목부 및 제2 오목부를 형성할 뿐 아니라, 기판(10)의 어느 위치에 관통 구멍을 마련한다.
또한, 깊이 d1과 깊이 d2는 동등해도 되고, 달라도 된다.
도전층(20a)의 표면은 제1 주면(S1)과, 제2 주면(S2)과, 제1 오목부(TR1a 및 TR1b)의 측벽 및 저면과, 제2 오목부(TR2a 및 TR2b)의 측벽 및 저면을 구성하고 있다. 도전층(20b)은 제1 주면(S1)과, 제2 주면(S2)과, 제1 오목부(TR1a 및 TR1b)의 측벽 및 저면과, 제2 오목부(TR2a 및 TR2b)의 측벽 및 저면을 덮고 있다.
이 콘덴서(1)는 절연층(50)을 더 포함하고 있다. 절연층(50)은 도전층(20b) 중, 제2 주면(S2)측에 위치한 부분을 피복하고 있다. 절연층(50)은 단층 구조를 갖고 있어도 되고, 다층 구조를 갖고 있어도 된다. 절연층(50)을 구성하고 있는 각 층은, 예를 들어 실리콘 질화물 및 실리콘 산화물 등의 무기 절연체, 또는 폴리이미드 및 노볼락 수지 등의 유기 절연체를 포함한다.
이 콘덴서(1)에서는, 유전체층(30)과 도전층(20b)을 포함한 적층 구조는, 제1 주면(S1) 상 그리고 제1 오목부(TR1a 및 TR1b) 내뿐만 아니라, 제2 주면(S2) 상 그리고 제2 오목부(TR2a 및 TR2b) 내에도 마련되어 있다. 그 때문에, 이 콘덴서(1)는 보다 큰 전기 용량을 달성할 수 있다.
또한, 이 콘덴서(1)에서는, 제1 주면(S1)에 복수의 제1 서브 영역(A1a 및 A1b)을 배치하고, 제1 서브 영역(A1a 및 A1b)에 각각 마련되는 제1 오목부(TR1a 및 TR1b)의 길이 방향을 다르게 한다. 이러한 배치는, 도전 기판(CS)의 휨을 억제한다. 덧붙여, 이 콘덴서(1)에서는, 제2 주면(S2)에 복수의 제2 서브 영역(A2a 및 A2b)을 배치하고, 제2 서브 영역(A2a 및 A2b)에 각각 마련되는 제2 오목부(TR2a 및 TR2b)의 길이 방향을 다르게 한다. 이러한 배치도, 도전 기판(CS)의 휨을 억제한다. 그리고, 이 콘덴서(1)에서는, 제1 주면(S1) 및 제2 주면(S2)의 양쪽에 오목부를 형성하고 있기 때문에, 표면 형상의 상이에서 기인한 휨을 발생하기 어렵다.
즉, 이 콘덴서(1)는 큰 전기 용량을 달성 가능하고, 휨을 발생하기 어렵다.
또한, 이 콘덴서(1)는 이하에 설명한 바와 같이, 제조가 용이하다.
이 콘덴서(1)에서는, 각 제1 서브 영역(A1a)에 마련된 제1 오목부(TR1a)와, 그 제1 서브 영역(A1a)에 대응한 제2 서브 영역(A2a)에 마련된 제2 오목부(TR2a)는, 길이 방향이 서로 교차하고 있으며, 그들의 깊이의 합은 도전 기판(CS)의 두께 이상이다. 또한, 이 콘덴서(1)에서는, 각 제1 서브 영역(A1b)에 마련된 제1 오목부(TR1b)와, 그 제1 서브 영역(A1b)에 대응한 제2 서브 영역(A2b)에 마련된 제2 오목부(TR2b)는, 길이 방향이 서로 교차되어 있으며, 그들의 깊이의 합은 도전 기판(CS)의 두께 이상이다. 그 때문에, 제1 오목부(TR1a 및 TR1b) 그리고 제2 오목부(TR2a 및 TR2b)를 형성하면, 그들이 교차하고 있는 위치에, 도 13에 나타내는 관통 구멍(TH)이 발생한다. 따라서, 제1 오목부(TR1a 및 TR1b) 그리고 제2 오목부(TR2a 및 TR2b)를 형성하는 공정 외에도, 관통 구멍을 별도로 형성하는 공정을 행할 필요가 없다.
그리고, 이 콘덴서(1)에서는, 상기 적층 구조 중, 제1 주면(S1) 상에 위치한 부분과 제2 주면(S2) 상에 위치한 부분의 전기적 접속을, 관통 구멍(TH)을 이용하여 행하고 있다. 그 때문에, 제1 내부 전극(70a) 및 제2 내부 전극(70b)의 양쪽을, 콘덴서(1)의 편측에 배치할 수 있다. 그러한 구성을 채용한 콘덴서(1)는, 비교적 적은 공정수로 제조하는 것이 가능하다.
또한, 이 콘덴서(1)에서는, 제1 내부 전극(70a) 및 제2 내부 전극(70b)의 양쪽을, 콘덴서(1)의 편측에 배치하고 있다. 그 때문에, 제1 외부 전극(70c) 및 제2 외부 전극(70d)도, 콘덴서(1)의 편측에 배치할 수 있다. 이와 같은 구성을 채용한 콘덴서(1)는 배선 기판 등에의 실장이 용이하다.
이 콘덴서(1)에도, 각종 변형이 가능하다. 예를 들어, 이 콘덴서(1)에서는, 제1 주면(S1) 및 제2 주면(S2)의 적어도 한쪽에, 제1 내지 제4 변형예에 있어서 설명한 구조의 어느 것을 채용할 수 있다.
또한, 본 발명이 상기 실시 형태 자체에 한정되는 것은 아니고, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형하여 구현화할 수 있다. 또한, 상기 실시 형태에 개시되어 있는 복수의 구성 요소의 적당한 조합에 의해, 각종 발명을 형성할 수 있다. 예를 들어, 실시 형태에 나타나는 전체 구성 요소로부터 몇개의 구성 요소를 삭제해도 된다. 또한, 다른 실시 형태에 걸친 구성 요소를 적절히 조합해도 된다.

Claims (12)

  1. 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 복수의 제1 서브 영역을 포함하고, 상기 복수의 제1 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제1 오목부 또는 제1 볼록부가 마련되고, 상기 복수의 제1 서브 영역의 1 이상과, 상기 복수의 제1 서브 영역의 다른 1 이상은, 상기 복수의 제1 오목부 또는 제1 볼록부의 길이 방향은 상기 복수의 제1 서브 영역 간의 경계에 대하여 기울어져 있는 도전 기판과,
    상기 복수의 제1 오목부의 측벽 및 저면 또는 상기 복수의 제1 볼록부의 측벽 및 상면을 덮은 도전층과,
    상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층
    을 구비한 콘덴서.
  2. 제1항에 있어서, 상기 복수의 제1 서브 영역의 상기 1 이상과, 상기 복수의 제1 서브 영역의 상기 다른 1 이상은, 체크 무늬상으로 배열되어 있는 콘덴서.
  3. 제1항에 있어서, 상기 복수의 제1 서브 영역의 1 이상에는, 상기 복수의 제1 오목부로서 복수의 트렌치가 마련된 콘덴서.
  4. 제1항에 있어서, 상기 복수의 제1 서브 영역의 1 이상에는, 상기 복수의 제1 볼록부로서 복수의 벽부가 마련된 콘덴서.
  5. 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 복수의 제1 서브 영역을 포함하고, 상기 복수의 제1 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제1 오목부 또는 제1 볼록부가 마련되고, 상기 복수의 제1 서브 영역의 1 이상과, 상기 복수의 제1 서브 영역의 다른 1 이상은, 상기 복수의 제1 오목부 또는 제1 볼록부의 길이 방향이 다르며, 상기 복수의 제1 서브 영역의 1 이상에는, 상기 복수의 제1 오목부로서 복수의 트렌치가 마련되고, 상기 복수의 트렌치가 마련된 1 이상의 상기 제1 서브 영역의 각각에 있어서, 상기 복수의 트렌치는, 길이 방향으로 배열된 2 이상의 트렌치로부터 각각이 이루어지고, 폭 방향으로 배열된 복수의 열을 형성하고 있거나, 또는 상기 복수의 제1 서브 영역의 1 이상에는, 상기 복수의 제1 볼록부로서 복수의 벽부가 마련되고, 상기 복수의 벽부가 마련된 1 이상의 상기 제1 서브 영역의 각각에 있어서, 상기 복수의 벽부는, 폭 방향으로 인접한 것끼리가 연결되어 있는 도전 기판과,
    상기 복수의 제1 오목부의 측벽 및 저면 또는 상기 복수의 제1 볼록부의 측벽 및 상면을 덮은 도전층과,
    상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층
    을 구비한 콘덴서.
  6. 제1항에 있어서, 상기 제2 주면은 복수의 제2 서브 영역을 포함하고, 상기 복수의 제2 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제2 오목부 또는 제2 볼록부가 마련되고, 상기 복수의 제2 서브 영역의 1 이상과, 상기 복수의 제2 서브 영역의 다른 1 이상은, 상기 복수의 제2 오목부 또는 제2 볼록부의 길이 방향이 다르고, 상기 도전층은, 상기 복수의 제2 오목부의 측벽 및 저면 또는 상기 복수의 제2 볼록부의 측벽 및 상면을 더 덮고 있는 콘덴서.
  7. 제6항에 있어서, 상기 복수의 제2 서브 영역의 상기 1 이상과, 상기 복수의 제2 서브 영역의 상기 다른 1 이상은, 체크 무늬상으로 배열되어 있는 콘덴서.
  8. 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 복수의 제1 서브 영역을 포함하고, 상기 복수의 제1 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제1 오목부 또는 제1 볼록부가 마련되고, 상기 복수의 제1 서브 영역의 1 이상과, 상기 복수의 제1 서브 영역의 다른 1 이상은, 상기 복수의 제1 오목부 또는 제1 볼록부의 길이 방향이 다르며, 상기 제2 주면은 복수의 제2 서브 영역을 포함하고, 상기 복수의 제2 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제2 오목부 또는 제2 볼록부가 마련되고, 상기 복수의 제2 서브 영역의 1 이상과, 상기 복수의 제2 서브 영역의 다른 1 이상은, 상기 복수의 제2 오목부 또는 제2 볼록부의 길이 방향이 다르고, 상기 복수의 제1 서브 영역의 각각에 있어서의 상기 복수의 제1 오목부 또는 제1 볼록부의 상기 길이 방향과, 상기 복수의 제1 서브 영역의 각각에 대응한 위치에 마련된 제2 서브 영역에 있어서의 상기 복수의 제2 오목부 또는 제2 볼록부의 상기 길이 방향은 직교하는 도전 기판과,
    상기 복수의 제1 오목부의 측벽 및 저면 또는 상기 복수의 제1 볼록부의 측벽 및 상면과, 상기 복수의 제2 오목부의 측벽 및 저면 또는 상기 복수의 제2 볼록부의 측벽 및 상면을 덮은 도전층과,
    상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층
    을 구비한 콘덴서.
  9. 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 y 방향으로 신장된 2개 이상의 제1 오목부가 상기 y 방향으로 소정의 간극으로 배열된 제1 오목부의 열이 x 방향으로 2개 이상 마련되고, 인접하는 2개의 제1 오목부의 열에 있어서 상기 소정의 간극의 상기 y 방향에서의 위치가 상이한 도전 기판과,
    상기 제1 오목부의 측벽 및 저면을 덮는 도전층과,
    상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층
    을 구비한 콘덴서.
  10. 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 y 방향으로 신장된 2개 이상의 제1 볼록부가 상기 y 방향으로 소정의 간극으로 배열된 제1 볼록부의 열이 x 방향으로 2개 이상 마련되고, 인접하는 2개의 제1 볼록부의 열에 있어서 상기 소정의 간극의 상기 y 방향에서의 위치가 상이한 도전 기판과,
    상기 제1 볼록부의 측벽 및 상면을 덮는 도전층과,
    상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층
    을 구비한 콘덴서.
  11. 제10항에 있어서,
    상기 x 방향으로 인접하는 제1 볼록부를 연결하는 벽부를 더 구비한 콘덴서.
  12. 제1 주면과 제2 주면을 갖고, 상기 제1 주면은 복수의 제1 서브 영역을 포함하고, 상기 복수의 제1 서브 영역의 각각에는, 일 방향으로 신장된 형상을 각각이 갖고, 폭 방향으로 배열된 복수의 제1 오목부 또는 제1 볼록부가 마련되고, 상기 복수의 제1 서브 영역의 1 이상과, 상기 복수의 제1 서브 영역의 다른 1 이상은, 상기 복수의 제1 오목부 또는 제1 볼록부의 길이 방향이 다르고, 상기 제1 서브 영역 간의 경계의 위치에서 보조 벽부가 마련되는 도전 기판과,
    상기 복수의 제1 오목부의 측벽 및 저면 또는 상기 복수의 제1 볼록부의 측벽 및 상면을 덮은 도전층과,
    상기 도전 기판과 상기 도전층의 사이에 개재한 유전체층
    을 구비한 콘덴서.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161792A1 (en) * 2011-12-27 2013-06-27 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
WO2017217342A1 (ja) * 2016-06-17 2017-12-21 株式会社村田製作所 キャパシタ及びその製造方法
WO2019107130A1 (ja) 2017-11-30 2019-06-06 株式会社村田製作所 キャパシタ
WO2019171750A1 (ja) 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3257864B2 (ja) 1993-05-10 2002-02-18 株式会社村田製作所 コンデンサの製造方法
DE102007009383A1 (de) * 2007-02-20 2008-08-21 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiteranordnung und Verfahren zu deren Herstellung
JP4877017B2 (ja) * 2007-03-30 2012-02-15 Ｔｄｋ株式会社 薄膜コンデンサ
JP4952937B2 (ja) 2007-11-30 2012-06-13 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法
JP2009246180A (ja) * 2008-03-31 2009-10-22 Tdk Corp 薄膜コンデンサ
JP2010171043A (ja) 2009-01-20 2010-08-05 Seiko Epson Corp 半導体装置及びその製造方法
JP6347313B2 (ja) * 2016-06-22 2018-06-27 株式会社村田製作所 キャパシタ
JP6802536B2 (ja) 2017-03-24 2020-12-16 株式会社村田製作所 キャパシタ
KR101963286B1 (ko) * 2017-06-01 2019-07-31 삼성전기주식회사 커패시터
WO2018225268A1 (ja) 2017-06-09 2018-12-13 オリンパス株式会社 対物光学系及びそれを用いた硬性鏡用光学系、硬性鏡
KR102402798B1 (ko) 2017-07-13 2022-05-27 삼성전기주식회사 커패시터 및 이를 포함하는 실장기판
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
KR102212747B1 (ko) * 2017-12-11 2021-02-04 주식회사 키 파운드리 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법
JP7179634B2 (ja) * 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
JP7421880B2 (ja) * 2019-07-30 2024-01-25 太陽誘電株式会社 トレンチキャパシタ
JP7314001B2 (ja) * 2019-09-20 2023-07-25 株式会社東芝 コンデンサ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130161792A1 (en) * 2011-12-27 2013-06-27 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
WO2017217342A1 (ja) * 2016-06-17 2017-12-21 株式会社村田製作所 キャパシタ及びその製造方法
WO2019107130A1 (ja) 2017-11-30 2019-06-06 株式会社村田製作所 キャパシタ
WO2019171750A1 (ja) 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法

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