CN117858499A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：衬底，具有第一区域和第二区域；半导体图案，在第一区域上沿第一水平方向彼此间隔开，其中，半导体图案中的每个半导体图案具有在第一水平方向上彼此相对的第一侧表面和在第二水平方向上彼此相对的第二侧表面，第一水平方向和第二水平方向平行于衬底的上表面，第二水平方向垂直于第一水平方向；栅图案，围绕每个半导体图案的上表面、下表面和第一侧表面；以及着接图案，在第二区域上沿第一水平方向与半导体图案间隔开，并且电连接到栅图案。着接图案包括半导体材料层和覆盖半导体材料层的至少一个表面的导电材料层。

Description

半导体器件
相关申请的交叉引用
本申请要求于2022年10月6日在韩国知识产权局提交的韩国专利申请No.10-2022-0127934的优先权，其公开内容通过引用整体并入本文中。
技术领域
本发明构思的示例实施例涉及半导体器件。
背景技术
根据电子工业的发展和用户需求，电子设备已经被设计为具有更紧凑的尺寸和高性能。因此，需要电子设备中使用的半导体器件具有高集成密度和高性能。由于一般的二维(2D)或平面半导体器件的集成密度可以主要由单位存储单元所占据的区域来确定，因此集成密度可能很大程度上受形成精细图案的技术水平的影响。然而，由于需要超昂贵的器件来减小图案，因此2D半导体器件的集成密度已经增加，但可能存在限制。因此，已经建议具有三维布置的存储单元的三维半导体存储器件。
发明内容
本发明构思的一些示例实施例提供了一种具有改进的生产率和可靠性的半导体器件。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：衬底，具有第一区域和第二区域；多个半导体图案，在衬底的第一区域上沿第一水平方向彼此间隔开，其中，多个半导体图案中的每个半导体图案具有在第一水平方向上彼此相对的第一侧表面和在第二水平方向上彼此相对的第二侧表面，第一水平方向平行于衬底的上表面，第二水平方向平行于衬底的上表面并且垂直于第一水平方向；多个栅图案，围绕多个半导体图案中的每个半导体图案的上表面、下表面和第一侧表面；以及着接图案，在衬底的第二区域上沿第一水平方向与多个半导体图案间隔开，并且电连接到多个栅图案，其中，着接图案包括半导体材料层和覆盖半导体材料层的至少一个表面的导电材料层。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：衬底，具有第一区域和第二区域；堆叠结构，包括多个水平结构和多个层间绝缘层，多个水平结构在第一区域上沿垂直于衬底的上表面的竖直方向堆叠并彼此间隔开，并且在第二区域上沿平行于衬底的上表面的第一水平方向以阶梯形式延伸，多个层间绝缘层与多个水平结构交替堆叠；单元区绝缘层，在衬底上覆盖堆叠结构；以及着接接触部，在第二区域上穿透单元区绝缘层并且沿竖直方向延伸，其中，多个水平结构中的每个水平结构包括：多个结构，在第一区域上沿第一水平方向彼此间隔开；着接图案，在第二区域上沿第一水平方向与多个结构平行地设置；以及导线图案，将多个结构连接到着接图案，其中，多个结构中的每个结构包括：半导体图案，具有在第一水平方向上彼此相对的第一侧表面和在第二水平方向上彼此相对的第二侧表面，第二水平方向垂直于第一水平方向并且平行于衬底的上表面；以及栅图案，围绕半导体图案的上表面、下表面和第一侧表面，并且其中，着接图案包括半导体材料层和导电材料层，导电材料层包括与栅图案的材料相同的材料，并且覆盖半导体材料层的至少一个表面。
根据本发明构思的一些示例实施例，一种半导体器件可以包括：衬底，具有第一区域和第二区域；多个半导体图案，在衬底的第一区域上沿第一水平方向彼此间隔开，其中，多个半导体图案中的每个半导体图案具有在第一水平方向上彼此相对的第一侧表面和在第二水平方向上彼此相对的第二侧表面，第一水平方向平行于衬底的上表面，第二水平方向平行于衬底的上表面并且垂直于第一水平方向；多个栅图案，围绕多个半导体图案中的每个半导体图案的上表面、下表面和第一侧表面；着接图案，在衬底的第二区域上沿第一水平方向与多个半导体图案间隔开，并且电连接到多个栅图案；以及着接接触部，与着接图案接触，并且在垂直于衬底的上表面的竖直方向上延伸，其中，着接图案包括半导体材料层和与半导体材料层接触的导电材料层，并且其中，着接接触部与半导体材料层和导电材料层接触。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，在附图中：
图1A是示出了根据本发明构思的一些示例实施例的半导体器件的平面图；
图1B是示出了根据本发明构思的一些示例实施例的半导体器件的透视图；
图2A是示出了根据本发明构思的一些示例实施例的半导体器件的平面图；
图2B至图2C是示出了根据本发明构思的一些示例实施例的半导体器件的截面图；
图2D是示出了根据本发明构思的一些示例实施例的半导体器件的平面图；
图3、图4A、图4B、图5、图6和图7是示出了根据本发明构思的一些示例实施例的半导体器件的平面图；以及
图8、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D和图19是示出了根据本发明构思的一些示例实施例的半导体器件的制造方法的透视图、平面图和截面图。
具体实施方式
在下文中，将参考附图如下描述本发明构思的一些示例实施例。
在下文中，术语“在……上方”或“在……上”不仅可以包括以接触方式直接“在……上”的含义，还可以包括以非接触方式“在……上方”的含义。如本文中使用的单数形式“一”、“一个”和“所述”意在还包括复数形式，除非上下文明确地给出相反的指示。应理解，如本文中使用的术语“包括”、“包含”或“具有”指定存在所述元件，但不排除存在或添加一个或多个其他元件。
术语“所述”和类似指示词的使用可以对应于单数和复数两者。除非本文中另外指出或者与上下文明显矛盾，否则可以按照任何适当顺序执行构成方法的操作，并且不必限于所述顺序。
在一些示例实施例中所有图示或说明性术语的使用仅用于详细描述技术思想，并且本发明构思的范围不受该图示或说明性术语限制，除非它们受权利要求限制。
应理解，相对于其他元件和/或其他元件的特性(例如，结构、表面、方向等)可以称为“垂直”、“平行”、“共面”等的元件和/或元件的特性(例如，结构、表面、方向等)相对于其他元件和/或其他元件的特性可以分别“垂直”、“平行”、“共面”等或者可以分别“基本上垂直”、“基本上平行”、“基本上共面”等。
相对于其他元件和/或其他元件的特性“基本上垂直”的元件和/或元件的特性(例如，结构、表面、方向等)应被理解为在制造公差和/或材料公差内相对于其他元件和/或其他元件的特性“垂直”，和/或具有等于或小于10％(例如，±10％的公差)的相对于其他元件和/或其他元件的特性在幅度和/或角度上与“垂直”等的偏差。
相对于其他元件和/或其他元件的特性“基本上平行”的元件和/或元件的特性(例如，结构、表面、方向等)应被理解为在制造公差和/或材料公差内相对于其他元件和/或其他元件的特性“平行”，和/或具有等于或小于10％(例如，±10％的公差)的相对于其他元件和/或其他元件的特性在幅度和/或角度上与“平行”等的偏差。
相对于其他元件和/或其他元件的特性“基本上共面”的元件和/或元件的特性(例如，结构、表面、方向等)应被理解为在制造公差和/或材料公差内相对于其他元件和/或其他元件的特性“共面”，和/或具有等于或小于10％(例如，±10％的公差)的相对于其他元件和/或其他元件的特性在幅度和/或角度上与“共面”等的偏差。
应理解，元件和/或元件的特性可以在本文中叙述为与其他元件“相同”或“相等”，并且还应理解，在本文中叙述为与其他元件“同等”、“相同”或“相等”的元件和/或元件的特性可以与其他元件和/或其他元件的特性“同等”、“相同”或“相等”或者“基本上同等”、“基本上相同”或“基本上相等”。与其他元件和/或其他元件的特性“基本上同等”、“基本上相同”或“基本上相等”的元件和/或元件的特性应被理解为包括在制造公差和/或材料公差内与其他元件和/或其他元件的特性同等、相同或相等的元件和/或元件的特性。与其他元件和/或其他元件的特性同等或基本上同等和/或相同或基本上相同的元件和/或元件的特性可以在结构上相同或基本上相同、功能上相同或基本上相同、和/或组成上相同或基本上相同。
应理解，本文中描述为“基本上”相同和/或同等的元件和/或元件的特性包括在幅度上具有等于或小于10％的相对差异的元件和/或元件的特性。此外，无论元件和/或元件的特性是否被修饰为“基本上”，应理解，这些元件和/或这些元件的特性应当被解释为包括在所述元件和/或所述元件的特性附近的制造或操作公差(例如，±10％)。
当在本说明书中与数值相结合地使用术语“约”或“基本上”时，其意指的是相关联的数值包括所述数值附近的±10％的公差。当指定范围时，所述范围包括其间的所有值，诸如0.1％的增量。
尽管可以在一些示例实施例的描述中使用术语“相同”“相等”或“同等”，但应当理解可以存在一些不精确性。因此，当一个元件被称为与另一元件相同时，应当理解，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件相同。
当在本说明书中与数值相结合地使用术语“约”或“基本上”时，其意指的是相关联的数值包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“约”和“基本上”与几何形状相结合地使用时，其意指的是不要求几何形状的精度，但该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或“基本上”，应理解，这些值和形状应当被解释为包括在所述数值或形状附近的制造或操作公差(例如，±10％)。当指定范围时，所述范围包括其间的所有值，诸如0.1％的增量。
如本文中所描述的，当描述执行操作、或者描述诸如结构之类的效果“通过”或“经由”执行附加操作来建立时，应理解，可以“基于”该附加操作来执行该操作和/或建立该效果/结构，其可以包括单独地或与其他另外的附加操作组合地执行所述附加操作。
如本文中所描述的，描述为总体上和/或在特定方向上与另一元件“间隔开”(例如，竖直间隔开、横向间隔开等)和/或描述为与另一元件“分离”的元件可以被理解为总体上和/或在特定方向上与直接接触另一元件相隔离(例如，在竖直方向上与直接接触另一元件相隔离、在横向或水平方向上与直接接触另一元件相隔离等)。类似地，描述为总体上和/或在特定方向上彼此“间隔开”(例如，竖直间隔开、横向间隔开等)和/或描述为彼此分离的元件可以被理解为总体上和/或在特定方向上与彼此直接接触相隔离(例如，在竖直方向上与彼此直接接触相隔离、在横向或水平方向上与彼此直接接触相隔离等)。类似地，本文中描述为在两个其他结构之间将该两个其他结构彼此分离的结构可以被理解为被配置为将该两个其他结构与彼此直接接触相隔离。
图1A是示出了根据一些示例实施例的半导体器件的平面图。
图1B是示出了根据一些示例实施例的半导体器件的透视图，该透视图示出了图1A中的区域“A”。
图2A是示出了根据一些示例实施例的半导体器件的平面图，该平面图示出了图1B中的区域“B”。
图2B至图2C是示出了根据一些示例实施例的半导体器件的截面图。图2B是示出了图2A中的半导体器件沿线I-I′截取的截面图，并且图2C是示出了图2A中的半导体器件沿线II-II′截取的截面图。
图2D是示出了根据一些示例实施例的半导体器件的平面图，该平面图为半导体材料层131设置在图2A中的区域“C”中的高度上的平面图。
参考图1A至图2D，一些示例实施例中的半导体器件100可以包括：衬底101；多个水平结构120和多个层间绝缘层121，交替堆叠在衬底101上；以及多个竖直导电图案VP，穿透多个水平结构120和多个层间绝缘层121，并在衬底101上沿Z方向延伸。Z方向可以指垂直于衬底101的上表面101a的方向。多个水平结构120中的每一个可以包括：多个结构LS，包括半导体图案140、源/漏区150、栅图案165和数据存储结构180；以及多个导线图案170，将多个结构LS彼此连接。
一些示例实施例中的半导体器件100可以包括：多条位线，包括多个竖直导电图案VP；多条字线，包括多个导线图案170；以及多个单元阵列，具有包括多个结构LS的存储单元晶体管和数据存储元件。半导体器件的单元阵列可以是动态随机存取存储器(DRAM)设备的存储单元阵列。在一些示例实施例中，存储单元晶体管可以包括半导体图案140、设置在半导体图案140的两侧(例如，相对侧)上的源/漏区150、以及围绕半导体图案140的至少一部分的栅图案165，并且数据存储元件可以包括数据存储结构180。如稍后将描述的，数据存储元件可以包括电容器，该电容器包括下电极、上电极和介电层，但其一些示例实施例不限于此。
参考图1A和图1B，衬底101可以包括第一区域R1和第二区域R2。第一区域R1可以是设置有存储单元晶体管和数据存储元件的单元区，并且第二区域R2可以是用于形成接触部的区域，该接触部用于向多条字线中的每一条施加电力。第二区域R2可以设置在第一区域R1的至少一端上。在一些示例实施例中，第二区域R2可以设置在第一区域R1的在X方向上的两端上，但在一些示例实施例中，第二区域R2可以设置在X方向上的两端(例如，相对端)上和垂直于X方向的Y方向上的两端(例如，相对端)上，以便围绕第一区域R1的整个表面。应理解，在本文中可以称为第一水平方向的X方向可以平行于衬底101的上表面101a延伸，并且在本文中可以称为第二水平方向的Y方向可以平行于衬底101的上表面101a且垂直于第一水平方向(例如，垂直于X方向)延伸。
衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101还可以包括杂质。衬底101可以被实现为硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底或包括外延层的衬底。
在一些示例实施例中，半导体器件100还可以包括设置在衬底101上的下结构110。多个水平结构120和多个层间绝缘层121可以堆叠(例如，交替堆叠)在下结构110上。下结构110可以包括在衬底101上的器件区和覆盖器件区的绝缘区。器件区可以包括导电材料，例如，金属材料或包括杂质的半导体材料。多个竖直导电图案VP可以与器件区接触。绝缘区可以包括绝缘层，该绝缘层包括绝缘材料(例如，氧化硅、氮化硅、氮氧化硅或碳氧化硅)中的至少一种。然而，在一些示例实施例中，可以不设置(例如，可以不存在)下结构110。
多个水平结构120和多个层间绝缘层121可以在衬底101上形成堆叠结构。多个水平结构120可以在第一区域R1上沿Z方向堆叠并彼此间隔开，并且可以在第二区域R2上沿X方向以阶梯形状延伸。因此，半导体器件100可以包括多个水平结构120的上表面在第二区域R2上暴露的部分。多个水平结构120可以设置在多个层间绝缘层121之间，并且可以通过多个层间绝缘层121在Z方向上彼此间隔开。多个层间绝缘层121可以包括例如氧化硅、氮化硅、氮氧化硅或碳氧化硅中的至少一种。
参考图2A和图2B，多个层间绝缘层121中的每一个可以包括在Z方向上与至少一个水平结构的至少一个结构的栅图案165重叠的第一部分121P1、以及在Z方向上与至少一个水平结构的至少一个结构的另一部分重叠的第二部分121P2。第一部分121P1的厚度可以小于第二部分121P2的厚度。第一部分121P1的厚度和第二部分121P2的厚度之间的差可能是由于栅图案165造成的。
多个水平结构120中的每一个可以包括彼此间隔开的多个结构LS、将多个结构LS彼此连接的多个导线图案170、以及覆盖多个结构LS和多个导线图案170的侧表面的绝缘图案(未示出)。
多个结构LS可以包括在多个竖直导电图案VP的第一侧VPS1上沿X方向彼此间隔开的第一结构LSa、以及在多个竖直导电图案VP的第二侧VPS2上沿X方向彼此间隔开的第二结构LSb。第二侧VPS2可以是与第一侧VPS1相对的表面。多个导线图案170可以包括将第一结构LSa彼此连接的第一导线图案170a和将第二结构LSb彼此连接的第二导线图案170b。
第一结构LSa和第二结构LSb中的每一个可以分别包括半导体图案140、源/漏区150、栅图案165和数据存储结构180。第一结构LSa和第二结构LSb中的每一个还可以包括设置在栅图案165和半导体图案140之间的介电图案162。如图2B所示，在一些示例实施例中，一个或多个层间绝缘层121可以包括与至少一个水平结构120的第一结构LSa或第二结构LSb中的至少一个结构LS的栅图案165竖直重叠(例如，在Z方向上重叠)的第一部分121P1、以及与至少一个水平结构120的第一结构LSa或第二结构LSb中的至少一个结构LS的源/漏区150和数据存储结构180竖直重叠的第二部分121P2。
半导体图案140可以设置在衬底101的第一区域R1上。半导体图案140可以包括诸如硅、锗或硅锗之类的半导体材料。半导体图案140可以形成存储单元晶体管的沟道区。半导体图案140可以具有在X方向上彼此相对的第一侧表面140S1和在Y方向上彼此相对的第二侧表面140S2。
源/漏区150可以设置在与衬底101的第一区域R1上的半导体图案140的高度相同或基本上相同的高度(例如，在Z方向上距参考位置(例如，衬底101的上表面101a)相同或基本上相同的距离)上。源/漏区150可以设置在半导体图案140的第二侧表面140S2上。源/漏区150可以包括与半导体图案140的半导体材料相同的半导体材料，并且可以具有与半导体图案140的厚度相同或基本上相同的厚度和/或与半导体图案140的宽度相同或基本上相同的宽度。可以通过用杂质掺杂半导体材料来形成源/漏区150。源/漏区150可以具有N型或P型导电性。
在一些示例实施例中，源/漏区150可以包括设置在半导体图案140的第二侧表面140S2的一侧上的第一源/漏区151、以及设置在半导体图案140的第二侧表面140S2的与所述一侧相对的相对侧上的第二源/漏区152。第一源/漏区151或第二源/漏区152之一可以对应于源区，并且另一个可以对应于漏区。
第一源/漏区151可以设置在半导体图案140和数据存储结构180之间，并且第二源/漏区152可以设置在半导体图案140和竖直导电图案VP之间。第一源/漏区151可以将半导体图案140连接到数据存储结构180，并且第二源/漏区152可以将半导体图案140连接到竖直导电图案VP。第一源/漏区151可以具有与第二源/漏区152的形状不同的形状。这可能是因为第一源/漏区151和第二源/漏区152的形状可以是通过不同的工艺来确定的。例如，第一源/漏区151在Y方向上的长度可以大于第二源/漏区152在Y方向上的长度。
栅图案165可以在衬底101的第一区域R1上围绕半导体图案140的上表面、下表面和第一侧表面140S1。也就是说，栅图案165可以沿半导体图案140的在Y方向上的中心轴围绕半导体图案140。例如，在包括多个半导体图案140的半导体器件100中，半导体器件100可以包括围绕多个半导体图案140中的每一个的上表面、下表面和第一侧表面140S1的多个栅图案165，使得每个单独的栅图案165围绕多个半导体图案140中的单独的半导体图案140的上表面、下表面和第一侧表面。
可以通过围绕半导体图案140的四个表面(上表面、下表面和第一侧表面140S1)的栅图案165的结构来提供具有改进的电特性的半导体器件100。基于包括彼此水平(例如，在X方向上)和竖直(例如，在Z方向上)间隔开的多个半导体图案140、以及围绕多个半导体图案140中的每一个的四个表面中的每个表面的栅图案165在内的半导体器件100，可以提供具有改进的电特性和集成密度的半导体器件100。基于包括将至少一些栅图案165彼此水平连接(例如，将在X方向上彼此重叠的栅图案165电连接)的至少一个导线图案170的半导体器件100，可以提供具有改进的电特性和集成密度的半导体器件100，其中，在Z方向上的给定位置处的栅图案165水平(例如，在X方向上彼此)电连接。基于包括各自具有半导体图案140、第一源/漏区151和第二源/漏区152、栅图案165和数据存储结构180的多个结构LS在内的半导体器件100，可以提供具有改进的电特性和集成密度的半导体器件100，其中，多个结构LS(例如，在X方向和Z方向上)彼此间隔开。基于包括通过一个或多个层间绝缘层121在Z方向上间隔开的水平结构120在内的半导体器件100，可以提供具有改进的电特性和集成密度的半导体器件100，该水平结构120包括彼此间隔开并且在竖直导电图案VP的相对侧上的第一结构LSa和第二结构LSb，其中，第一结构LSa和第二结构LSb中的每一个包括半导体图案140、第一源/漏区151和第二源/漏区152、围绕半导体图案140的上表面、下表面和第一侧表面140S1的栅图案165、以及在第一源/漏区151的侧表面上的数据存储结构180。基于包括在衬底101的第二区域R2上沿X方向与多个半导体图案140间隔开并电连接到多个栅图案165的着接图案LP在内的半导体器件100，可以提供具有改进的电特性和集成密度的半导体器件100，其中，着接图案LP包括半导体材料层131和覆盖半导体材料层131的至少一个表面的导电材料层132。半导体器件100的改进的集成密度可以导致半导体器件100的改进的紧凑性、小型化等。附加地，通过将这种具有改进的电特性和集成密度的半导体器件100包括在所制造的电子设备中，可以提供具有改进的电特性和集成密度的电子设备。在一些示例实施例中，栅图案165可以具有均匀或基本上均匀的厚度，并且可以围绕半导体图案140。
栅图案165可以包括导电材料，并且该导电材料可以包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属(例如，钨、钛、钽、钴、铝或钌)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
介电图案162可以设置在栅图案165和半导体图案140之间，以具有共形厚度。介电图案162可以包括氧化硅、氮化硅或高k材料。高k材料可以指介电常数高于氧化硅(SiO2)的介电材料。高k材料可以是例如以下之一：氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)或氧化镨(Pr2O3)，其中0≤x≤7且0≤y≤7。
数据存储结构180可以从半导体图案140的一侧沿Y方向延伸。数据存储结构180可以设置为在第一源/漏区151的一侧上沿Y方向平行于半导体图案140延伸。数据存储结构180可以电连接到半导体图案140和第一源/漏区151。在一些示例实施例中，数据存储结构180可以包括第一电极181、在第一电极181上的介电层185、以及在介电层185上的第二电极182。数据存储结构可以具有柱形形状，但其一些示例实施例不限于此，并且在一些示例实施例中，数据存储结构可以具有圆柱形状。第一电极181和第二电极182可以包括掺杂半导体材料、导电金属氮化物、金属或金属-半导体化合物中的至少一种，并且介电层185可以包括高k材料，例如，氧化锆(ZrO2)、氧化铝(Al2O3)或氧化铪(Hf2O3)中的至少一种。
由于在水平结构120中第一结构LSa在X方向上彼此间隔开，因此第一结构LSa中的多个半导体图案140可以在X方向上彼此间隔开，并且第一结构LSa中的多个栅图案165可以分别围绕多个半导体图案140(例如，每个栅图案165可以围绕单独的半导体图案140)。可以与上面的示例相同或类似地描述第二结构LSb。
多个导线图案170可以将多个结构LS的栅图案165彼此连接。多个导线图案170可以将水平结构120内的设置为在X方向上间隔开的多个结构LS的栅图案165彼此电连接。
多个导线图案170中的每一个可以在包括沿Z方向在相同高度处并因此在X方向上彼此至少部分地重叠的相邻栅图案165在内的多个相邻栅图案165之间(例如，在多个栅图案165中的相邻栅图案165之间)沿X方向延伸，使得每个导线图案170可以将沿Z方向在相同高度处并因此在X方向上彼此至少部分地重叠的多个栅图案165中的在X方向上至少相邻的栅图案165连接。
多个导线图案170中的每一个可以一体地连接到与导线图案170连接的多个栅图案165中的每一个。例如，在X方向上将相邻栅图案165连接的每个导线图案170可以一体地连接到所述相邻栅图案165中的每一个，使得导线图案170和与其连接的多个栅图案165是单个整件材料的单独部分。例如，诸如在多个导线图案170中的每一个在相邻栅图案165之间沿X方向延伸的示例实施例中，多个导线图案170中的每一个可以一体地连接到多个栅图案165中的相邻(例如，在X方向上相邻)栅图案165。在以下示例实施例中，多个导线图案170和多个栅图案165全部可以是在X方向上延伸的单个整件材料的单独部分：多个导线图案170在X方向上将多个栅图案165中的单独的相邻栅图案165的组连接并且一体地连接到多个栅图案165中的单独的相邻栅图案165的组，其中，多个栅图案165在X方向上彼此至少部分地重叠，使得导线图案170和栅图案165在X方向上交替。这可能是因为多个导线图案170和多个栅图案165可以通过相同的沉积工艺来形成。
多个导线图案170可以包括导电材料，并且该导电材料可以包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属(例如，钨、钛、钽、钴、铝或钌)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。多个导线图案170可以包括与多个栅图案165的材料相同的材料(例如，可以包括作为相同材料的材料)。
一个水平结构120内的在X方向上彼此间隔开的多个半导体图案140可以通过多个导线图案170彼此电连接。因此，多个半导体图案140可以具有水平字线(横向WL)结构。在这种情况下，设置在不同水平结构120中的半导体图案140可以通过层间绝缘层121在Z方向上彼此间隔开。
多个竖直导电图案VP可以在衬底101上沿Z方向竖直延伸。多个竖直导电图案VP中的每一个可以具有线形形状、条形形状或柱形形状。例如，多个竖直导电图案VP可以具有矩形柱形状，但其一些示例实施例不限于此，并且在一些示例实施例中，该形状可以变化。
参考图2A和图2B，相对于多个竖直导电图案VP在X方向上的中心轴，第一结构LSa和第一导线图案170a可以与第二结构LSb和第二导线图案170b对称。在这种情况下，多个竖直导电图案VP中的每一个可以在第一侧VPS1和第二侧VPS2上同时向第一结构LSa和第二结构LSb施加电力，并且每个竖直导电图案VP可以同时向设置在多个水平结构120上的多个结构LS施加电力。
然而，在一些示例实施例中，对称形状可以根据用于形成半导体图案140的图案化工艺的工艺条件而变化。
尽管未示出，但半导体器件100还可以包括设置在多个竖直导电图案VP上并连接到多个竖直导电图案VP的上互连线。多个竖直导电图案VP可以包括掺杂半导体材料、导电金属氮化物、金属或金属-半导体化合物中的至少一种。
根据一些示例实施例的半导体器件100还可以包括覆盖堆叠结构的单元区绝缘层190、设置在衬底101的第二区域R2上的着接图案LP、以及在第二区域R2上穿透单元区绝缘层190并与着接图案LP接触的着接接触部LC。每个水平结构120可以包括与在X方向上彼此间隔开的半导体图案140平行设置的着接图案LP。
着接图案LP可以在X方向上与每个水平结构120中的半导体图案140彼此间隔开。着接图案LP可以通过导线图案170连接到栅图案165。
着接图案LP可以包括半导体材料层131和覆盖半导体材料层131的至少一个表面的导电材料层132。
半导体材料层131可以是在X方向上与多个半导体图案140间隔开的半导体层。也就是说，半导体材料层131可以在X方向上与多个半导体图案140平行设置。半导体材料层131可以具有与多个半导体图案140中的每一个的厚度基本上相同的厚度，并且该厚度可以在约1nm至约50nm的范围内。
半导体材料层131可以包括与多个半导体图案140的材料相同的材料(例如，可以包括作为相同材料的材料)。该材料可以包括例如硅、锗或硅锗。这可能是因为半导体材料层131是在用于形成多个半导体图案140的图案化工艺中形成的。
在一些示例实施例中，半导体材料层131在X方向上的长度可以与半导体图案140在X方向上的长度相同或基本上相同。半导体材料层131在X方向上的长度可以例如在约10nm至约1000nm的范围内，特别地，在约200nm至约500nm的范围内。在一些示例实施例中，半导体材料层131在Y方向上的长度可以大于半导体图案140在Y方向上的长度。例如，半导体材料层131在Y方向上的长度可以基本上等于半导体图案140在Y方向上的长度与第二源/漏区152在Y方向上的长度之和。例如，半导体材料层131在Y方向上的长度可以在约10nm至约1000nm的范围内，特别地，在约200nm至约500nm的范围内。由于着接图案LP包括具有在如上所述的数值范围内的平面面积的半导体材料层131，因此可以确保用于形成着接接触部LC的工艺裕度。当平面面积大于以上范围时，集成密度可能相对降低，并且当平面面积小于以上范围时，形成着接接触部LC的工艺的生产率可能相对降低。也就是说，通过经由图案化工艺形成具有相对宽的平面面积的半导体材料层131并形成共形地覆盖半导体材料层131的导电材料层132，可以提供具有提高的生产率的半导体器件。此外，由于导电材料层132沉积在沿Z方向彼此间隔开的半导体材料层131上，因此可以防止在Z方向上的漏电流。
导电材料层132可以覆盖半导体材料层131的上表面、下表面和在X方向上彼此相对的侧表面。也就是说，导电材料层132可以沿半导体材料层131的在Y方向上的中心轴围绕半导体材料层131。在一些示例实施例中，导电材料层132还可以包括覆盖半导体材料层131的在Y方向上彼此相对的侧表面之一的部分。着接接触部LC可以与导电材料层132接触。
多个导线图案170还可以包括在栅图案165和着接图案LP之间沿X方向延伸的着接线图案170L。着接线图案170L可以与着接图案LP的导电材料层132接触。着接图案LP可以通过着接线图案170L电连接到多个栅图案165。
在一些示例实施例中，着接线图案170L的上表面可以与导电材料层132的上表面共面。着接线图案170L的下表面可以与导电材料层132的下表面共面。着接线图案170L在Z方向上的长度可以与导电材料层132在Z方向上的长度相同或基本上相同。导电材料层132的厚度可以与每个栅图案165的厚度和/或每个导线图案170的厚度相同或基本上相同。例如，导电材料层132的厚度可以在约1nm至约100nm的范围内。导电材料层132可以一体地连接到着接线图案170L，使得导电材料层132和着接线图案170L是单个整件材料的单独部分。
导电材料层132可以包括与栅图案165和/或导线图案170的材料相同的材料。
在一些示例实施例中，参考图2C和图2D，着接图案LP还可以包括在半导体材料层131和导电材料层132之间的介电层133。介电层133可以包括与介电图案162的材料相同的材料。这是因为，在形成在第一区域R1上共形地覆盖半导体图案140的介电图案162和栅图案165的工艺中，可以形成在第二区域R2上共形地覆盖半导体材料层131的介电层133和导电材料层132。
着接接触部LC可以在第二区域R2上沿Z方向延伸穿过单元区绝缘层190。着接接触部LC可以与每个水平结构120的着接图案LP接触。可以向着接接触部LC施加电力，并且一个水平结构120内的在X方向上彼此间隔开的栅图案165可以通过着接接触部LC、着接图案LP和导线图案170电连接，使得可以形成水平字线结构。
着接接触部LC可以与导电材料层132接触。参考图2C，着接接触部LC可以在半导体材料层131上穿透导电材料层132，并且可以延伸到半导体材料层131中达预定深度。然而，在一些示例实施例中，着接接触部LC可以设置为与导电材料层132接触并与半导体材料层131间隔开。
在一些示例实施例中，半导体器件100还可以包括设置在第二区域R2上的虚设半导体线图案138和虚设数据存储结构180d。
虚设半导体线图案138可以在着接图案LP的一侧上沿X方向延伸。虚设半导体线图案138可以一体地连接到半导体材料层131，使得虚设半导体线图案138和半导体材料层131是单个整件材料的单独部分。半导体材料层131可以具有在一个方向上从虚设半导体线图案138突出的突出部的形状。虚设半导体线图案138可以在X方向上与第一源/漏区151平行设置。在一些示例实施例中，在与第一区域R1相邻的区域中，虚设半导体线图案138可以是在X方向上延伸且具有一个切断部的间歇线图案的形式，或者在一些示例实施例中，可以是单个均匀线图案。
虚设数据存储结构180d可以在第二区域R2上在着接图案LP的一侧上或虚设半导体线图案138的一侧上沿Y方向延伸，并且可以具有与数据存储结构180相同或类似的结构。虚设数据存储结构180d可以是在制造半导体器件的工艺期间形成的虚设结构，而不用作数据存储元件。然而，在一些示例实施例中，可以不设置虚设数据存储结构180d。
参考图2C，半导体器件100还可以包括虚设着接图案DLP。虚设着接图案DLP可以在着接图案LP下方沿Z方向与着接图案LP间隔开。也就是说，虚设着接图案DLP可以在Z方向上与着接图案LP重叠。虚设着接图案DLP可以是在形成堆叠结构中的着接图案LP的工艺中一起形成的虚设结构，该堆叠结构在第二区域R2上形成阶梯结构。虚设着接图案DLP可以与着接接触部LC间隔开。也就是说，着接接触部LC可以与着接图案LP接触，并且可以与设置在着接图案LP下方的虚设着接图案DLP间隔开。
虚设着接图案DLP可以被配置为与着接图案LP相同或类似。例如，虚设着接图案DLP可以包括与半导体材料层131相同的第一层131D、以及具有与导电材料层132的材料相同的材料的第二层132D。虚设着接图案DLP可以包括与介电层133相同的第三层133D。
在下面的描述中，将参考图3至图7描述根据一些示例实施例的半导体器件的各种修改。
图3是示出了根据一些示例实施例的半导体器件的平面图，该平面图示出了与图2A相对应的区域。
参考图3，在半导体器件100A中，着接图案LPa可以包括半导体材料层131、以及覆盖半导体材料层131的上表面、下表面和在X方向上彼此相对的侧表面的至少一部分的导电材料层132。导电材料层132可以暴露半导体材料层131的一部分。半导体材料层131的暴露部分可以具有与第一区域R1上的第二源/漏区152的形状相同或类似的形状。这是因为，在对金属材料层(ML，参见图12A)的一部分进行图案化以形成第二源/漏区152的工艺中，也可以去除第二区域R2上的金属材料层ML。然而，即使在这种情况下，着接接触部LC也可以与着接图案LPa的导电材料层132接触。
图4A和图4B是示出了根据一些示例实施例的半导体器件的平面图，该平面图示出了与图2A相对应的区域。
参考图4A，在半导体器件100B中，着接图案LPb可以具有与图2A中的着接图案LP的形状不同的形状。例如，半导体图案140在X方向上的第一长度11可以小于半导体材料层131在X方向上的第二长度l2。这可能是因为，在用于形成半导体图案140的图案化工艺中，可以相对大地形成半导体材料层131在X方向上的长度，以确保着接图案LPb的相对大的平面面积。因此，可以提供具有提高的生产率(例如，确保着接接触部LC和着接图案LPb之间的电连接)的半导体器件。
参考图4B，在半导体器件100C中，着接图案LPc可以具有与图2A中的着接图案LP的形状不同的形状。例如，第一宽度w1为半导体图案140在Y方向上的长度与第二源/漏区152在Y方向上的长度之和，第二宽度w2为半导体材料层131在Y方向上的长度，第一宽度w1可以小于第二宽度w2。与参考图4A描述的示例类似，这可以通过确保着接图案LPc的相对大的平面面积来改进与着接接触部LC的接触故障。
图5是示出了根据一些示例实施例的半导体器件的平面图，该平面图示出了与图2A相对应的区域。
参考图5，在半导体器件100D中，着接图案LPd可以具有与图2A中的着接图案LP的形状不同的形状。
多个水平结构120(参见图2B)可以包括第一水平结构和在第一水平结构上的第二水平结构，并且着接图案LPd可以包括第一水平结构的第一着接图案LPd_1和第二水平结构的第二着接图案LPd_2。第一着接图案LPd_1和第二着接图案LPd_2的形状可以不同。也就是说，形成在多个层中的多个着接图案LPd(包括第一着接图案LPd_1和第二着接图案LPd_2)可以具有不同的形状。如参考图4A和图4B所描述的，不同的形状可以指示在X方向上的长度或在Y方向上的长度可以不同。然而，如参考图6所描述的，不同的形状可以指示平面上的形状可以不同。由于不同高度的着接图案LPd具有不同的形状，因此可以提供具有改进的电特性(例如，调节与着接接触部LC的接触面积)的半导体器件。
在一些示例实施例中，着接图案LPd可以包括连接到在一个水平结构120内的第一结构LSa的着接图案LPda和连接到第二结构LSb的着接图案LPdb。连接到第一结构LSa的着接图案LPda和连接到第二结构LSb的着接图案LPdb可以具有不同的形状。不同的形状可以如上所述地指示。由于相同高度的着接图案LPd具有不同的形状，因此可以提供具有改进的电特性(例如，改进的集成密度)的半导体器件。
在一些示例实施例中，仅第一着接图案LPd_1和第二着接图案LPd_2可以具有不同的形状，或者仅连接到第一结构LSa的着接图案LPda和连接到第二结构LSb的着接图案LPdb可以具有不同的形状。
图6是示出了根据一些示例实施例的半导体器件的平面图，该平面图示出了与图2A相对应的区域。
参考图6，在半导体器件100E中，着接图案LPe可以具有与图2A中的着接图案LP的形状不同的形状。例如，着接图案LPe可以在平面上具有梯形形状。该梯形形状可以是在X方向上的长度可以在远离虚设半导体线图案138的方向上增加的形状。然而，着接图案LPe的形状不限于此，并且可以变化为例如正方形形状、矩形形状、圆形形状等。
图7是示出了根据一些示例实施例的半导体器件的平面图，该平面图示出了与图2A相对应的区域。
参考图7，半导体器件100F可以包括与至少两个或更多个着接接触部LC接触的着接图案LPf。一个着接图案LPf的导电材料层132可以与两个或更多个着接接触部LC接触。因此，可以提供具有改进的电特性的半导体器件。
在一些示例实施例中，多个着接图案LPf全部可以形成为与两个或更多个着接接触部LC接触，但在一些示例实施例中，仅多个着接图案LPf的一部分可以与两个或更多个着接接触部LC接触，并且多个着接图案LPf的其他部分可以与一个着接接触部LC接触。
图8、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D和图19是示出了根据一些示例实施例的半导体器件的制造方法的透视图、平面图和截面图。图8、图9A、图10A、图11A、图12A、图13、图14A、图15A、图16A、图17A、图18A和图19是示出了根据一些示例实施例的半导体器件的制造方法的透视图。图9B、图10B、图11B、图12B、图14B、图15B、图16B、图17B和图18B是分别对应于图9A、图10A、图11A、图12A、图14A、图15A、图16A、图17A和图18A的平面图。图9C、图10C、图11C、图12C、图14C、图15C、图16C、图17C和图18C是分别沿图9B、图10B、图11B、图12B、图14B、图15B、图16B、图17B和图18B中的线II-II′截取的截面图。图9D、图10D、图11D、图12D、图14D、图15D、图16D、图17D和图18D是分别沿图9B、图10B、图11B、图12B、图14B、图15B、图16B、图17B和图18B中的线III-III′截取的截面图。
参考图8，可以在衬底101上形成下结构110，可以在Z方向上交替堆叠牺牲层118和半导体层119，并且可以执行修整工艺，从而形成堆叠结构。
牺牲层118可以由与半导体层119的材料不同的材料形成。例如，半导体层119可以由硅形成，并且牺牲层118可以由硅锗、氧化硅、氮化硅、碳化硅或氮氧化硅形成。牺牲层118可以形成为在Z方向上具有比半导体层119的厚度大的厚度，但其一些示例实施例不限于此。可以通过后续工艺用层间绝缘层121(参见图2B)替换牺牲层118。半导体层119的一部分可以通过后续工艺保留为源/漏区150(参见图2B)和半导体图案140(参见图2B)，并且另一部分可以是填充有数据存储结构180的多个水平结构120(参见图2B)。
修整工艺可以包括去除牺牲层118和半导体层119的一部分，使得可以通过使用掩模图案重复地执行曝光和蚀刻工艺来暴露每个牺牲层118的上表面的一部分。因此，可以形成具有阶梯结构的堆叠结构。在堆叠结构中，牺牲层118和半导体层119可以交替堆叠在衬底101的第一区域R1上而不被去除，并且可以在衬底101的第二区域R2上去除牺牲层118和半导体层119的一部分，以具有阶梯结构。
堆叠结构可以具有交替堆叠在其中的四个牺牲层118和四个半导体层119，但牺牲层118和半导体层119的数量不限于此，并且可以变化。
可以在衬底101上形成覆盖堆叠结构的单元区绝缘层190，并且可以执行平坦化工艺。
参考图9A、图9B、图9C和图9D，可以使用掩模图案来形成第一开口OP1。
通过使用掩模图案的曝光和蚀刻工艺，可以形成穿透堆叠结构并暴露下结构110的第一开口OP1。第一开口OP1可以具有在一个方向(例如，X方向)上延伸的沟槽形状，以在第一区域R1和第二区域R2上交替具有第一宽度W1的部分和第二宽度W2的部分，第二宽度W2不同于第一宽度W1。第一宽度W1可以大于第二宽度W2。
通过后续工艺形成的半导体图案140(参见图2A)和第二源/漏区152(参见图2A)在Y方向上的长度可以通过第一宽度W1和第二宽度W2之间的差来确定。通过后续工艺形成的半导体材料层131在Y方向上的长度可以通过第一宽度W1和第二宽度W2之间的差来确定。
在一些示例实施例中，可以在第一区域R1和第二区域R2中以相同的图案形成第一开口OP1，但通过将第二区域R2上的形状配置为是不同的，通过后续工艺形成的着接图案LP(参见图2A)可以被修改为图4A至图6中的各种形状。
参考图10A、图10B、图10C和图10D，可以通过执行用于选择性地去除牺牲层118的蚀刻工艺来形成每个半导体层119的突出部119p。
通过相对于半导体层119选择性地去除通过第一开口OP1暴露的牺牲层118，可以形成具有至少四个暴露表面的突出部119p。
在一些示例实施例中，第一区域R1上的突出部119p可以通过后续工艺形成为半导体图案140(参见图2A)和第二源/漏区152(参见图2A)。第二区域R2上的突出部119p可以通过后续工艺形成为半导体材料层131。
在每个半导体层119中，突出部119p可以包括在X方向上彼此间隔开的第一突出部119p1、以及与第一突出部119p1间隔开并在X方向上彼此间隔开的第二突出部119p2。
该蚀刻工艺可以是例如用于仅从硅中去除硅锗的湿法蚀刻工艺。通过该蚀刻工艺，半导体层119的上表面的一部分可以与突出部119p一起暴露。通过后续工艺形成的第一源/漏区151(参见图2A)在Y方向上的长度可以由牺牲层118的在该蚀刻工艺中去除的深度来确定。
参考图11A、图11B、图11C和图11D，可以去除单元区绝缘层190的一部分。
可以使用具有与第一开口OP1相同或类似的形状的掩模图案来去除单元区绝缘层190的一部分。因此，可以暴露突出部119p和/或最上面的牺牲层118的一部分。在该工艺中，由于去除了单元区绝缘层190的一部分，因此可以更容易地形成并去除通过后续工艺形成的金属材料层。然而，在一些示例实施例中，可以不执行该工艺。
参考图12A、图12B、图12C和图12D，可以形成介电材料层DL和金属材料层ML。
可以通过执行沉积工艺和蚀刻工艺来形成共形地覆盖通过第一开口OP1暴露的牺牲层118和半导体层119的介电材料层DL和金属材料层ML。通过该沉积工艺，介电材料层DL和金属材料层ML可以形成为具有均匀或基本上均匀的厚度。介电材料层DL和金属材料层ML可以覆盖突出部119p的暴露表面。在一些示例实施例中，介电材料层DL可以形成为具有比金属材料层ML的厚度小的厚度，但其一些示例实施例不限于此。该蚀刻工艺可以是去除设置在单元区绝缘层190和下结构110上的介电材料层DL部分和金属材料层ML部分的工艺。介电材料层DL可以包括氧化硅、氮化硅或高k材料。高k材料可以指介电常数高于氧化硅(SiO2)的介电常数的介电材料。高k材料可以是例如氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAIxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)，其中0≤x≤7且0≤y≤7。金属材料层ML可以包括导电材料，并且该导电材料可以包括掺杂半导体材料(例如，掺杂硅或掺杂锗)、导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)、金属(例如，钨、钛、钽、钴、铝或钌)或金属-半导体化合物(例如，硅化钨、硅化钴或硅化钛)中的至少一种。
参考图13，还可以形成单元区绝缘层190。
通过沉积绝缘材料并执行平坦化工艺，还可以形成单元区绝缘层190，以覆盖第一开口OP1。然而，在一些示例实施例中，现有的单元区绝缘层190和在该工艺中填充第一开口OP1的单元区绝缘层190可以包括不同的绝缘材料。
参考图14A、图14B、图14C和图14D，可以使用掩模图案来形成第二开口OP2，并且可以形成第一初步源/漏区151′和牺牲结构180′。
可以通过使用掩模图案的曝光和蚀刻工艺来形成穿透堆叠结构并暴露下结构110的第二开口OP2。第二开口可以具有与第一开口OP1的形状不同的形状。
在一些示例实施例中，第二开口OP2可以包括具有线形形状的第一开口区域OP2-1，该第一开口区域OP2-1暴露金属材料层ML之中的设置在第一区域R1上的突出部119p，而不暴露设置在第二区域R2上的突出部119p。例如，第一开口区域OP2-1在Y方向上的宽度可以小于第一宽度W1，并且可以大于第二宽度W2。该蚀刻工艺可以是相对于金属材料层ML选择性地去除牺牲层118、半导体层119和单元区绝缘层190的工艺。因此，可以暴露金属材料层ML的在第一区域R1上围绕突出部119p的至少一部分。通过后续工艺形成的第二源/漏区152(参见图2A)在Y方向上的长度可以由第一开口区域OP2-1在Y方向上的宽度来确定。
在一些示例实施例中，当第一开口区域OP2-1形成为在第二区域R2上暴露突出部119p时，可以通过后续工艺一起去除在第二区域R2上覆盖暴露的突出部119p的金属材料层ML，并且因此，可以提供图3中的着接图案LPa的结构。
在一些示例实施例中，第二开口OP2可以包括在第一区域R1上沿Y方向延伸并在X方向上彼此间隔开的第二开口区域OP2-2。半导体层119的在X方向上通过第二开口区域OP2-2彼此间隔开的部分可以称为牺牲结构180′。可以通过后续工艺用数据存储结构180替换牺牲结构180′。第二开口区域OP2-2可以与第一开口区域OP2-1、金属材料层ML和介电材料层DL间隔开。半导体层119的第二开口区域OP2-2和第一开口区域OP2-1之间的部分的至少一部分(例如，除了突出部119p之外的部分)可以称为第一初步源/漏区151′。第一初步源/漏区151′可以在牺牲结构180′和突出部119p之间沿X方向延伸。
在一些示例实施例中，第二开口区域OP2-2可以具有相对于第一开口区域OP2-1在X方向上的轴线对称的形状。
在一些示例实施例中，第二开口区域OP2-2可以暴露介电材料层DL的一部分。
参考图15A、图15B、图15C和图15D，通过去除牺牲层118的通过第二开口OP2暴露的部分，可以暴露牺牲结构180′的四个表面。
可以执行相对于半导体层119选择性地去除牺牲层118的由第二开口OP2的第二开口区域OP2-2暴露的部分的湿法蚀刻工艺。可以执行该蚀刻工艺，以完全去除相邻第二开口区域OP2-2之间的牺牲层118。
由于通过该蚀刻工艺去除了牺牲层118，因此可以暴露设置在牺牲层118的侧壁上的介电材料层DL。
参考图16A、图16B、图16C和图16D，可以通过执行蚀刻工艺来形成半导体图案140、第二初步源/漏区152′、多个栅图案165、多个导线图案170和着接图案LP。
在第一区域R1上，在通过第一开口区域OP2-1的蚀刻工艺中，通过去除围绕突出部119p的一端的介电材料层DL和金属材料层ML并暴露突出部119p的一部分，可以形成半导体图案140和第二初步源/漏区152′。第二初步源/漏区152′可以指突出部119p的通过蚀刻工艺暴露的部分。通过后续工艺形成的第二源/漏区152(参见图2A)在Y方向上的长度可以根据该蚀刻工艺的工艺条件来确定。半导体图案140可以指突出部119p的未被金属材料层ML暴露的部分。
在通过第二开口区域OP2-2的蚀刻工艺中，通过去除由第二开口区域OP2-2暴露的介电材料层DL和金属材料层ML并且分离每个半导体层119的金属材料层ML，可以形成栅图案165和导线图案170。也就是说，栅图案165可以指金属材料层ML的围绕突出部119p的部分，并且导线图案170可以指金属材料层ML的在突出部119p之间设置在第一初步源/漏区151′的侧壁上的部分。栅图案165和导线图案170可以彼此一体地连接，使得多个导线图案170和多个栅图案165是单个整件材料的单独部分。
在该工艺中，设置在第二区域R2上的突出部119p和围绕突出部119p的金属材料层ML可以不被第二开口OP2暴露并且可以保留而不被去除，从而形成着接图案LP。每个着接图案LP可以包括在第二区域R2上的包括突出部119p的半导体材料层131、以及在第二区域R2上覆盖半导体材料层131的至少一个表面的导电材料层132。
在示例中，该蚀刻工艺可以包括选择性地去除通过第二开口区域OP2-2暴露的介电材料层DL的第一蚀刻工艺、选择性地去除通过第一开口区域OP2-1和第二开口区域OP2-2暴露的金属材料层ML的第二蚀刻工艺、以及选择性地去除通过第一开口区域OP2-1暴露的介电材料层DL的第三蚀刻工艺。
在另一示例中，该蚀刻工艺可以包括选择性地去除通过第一开口区域OP2-1暴露的金属材料层ML的第一蚀刻工艺、选择性地去除通过第一开口区域OP2-1和第二开口区域OP2-2暴露的介电材料层DL的第二蚀刻工艺、以及选择性地去除通过第二开口区域OP2-2暴露的金属材料层ML的第三蚀刻工艺。
在另一示例中，该蚀刻工艺可以作为同时去除介电材料层DL和金属材料层ML的单个蚀刻工艺来执行。
参考图17A、图17B、图17C和图17D，可以使用第一掩模图案M1来形成第三开口，可以去除牺牲结构180′，可以形成数据存储结构180，并且还可以形成单元区绝缘层190。
可以通过使用第一掩模图案M1的曝光和蚀刻工艺来形成穿透堆叠结构并暴露下结构110的第三开口。第三开口可以具有从与第二开口OP2的端部相邻的位置沿X方向延伸的沟槽形状。可以通过第三开口来暴露牺牲结构180′。
可以通过选择性地去除由第三开口暴露的牺牲结构180′来形成隧道部分，并且可以按顺序形成第一电极181、介电层185和第二电极182，从而形成数据存储结构180。
此后，可以通过蚀刻工艺来去除第三开口中的材料，并且还可以形成单元区绝缘层190。然而，在该工艺中，可以不执行该蚀刻工艺。
参考图18A、图18B、图18C和图18D，可以形成第一源/漏区151和第二源/漏区152。
可以使用第二掩模图案M2来形成穿透第一初步源/漏区151′的一部分的第四开口。在X方向上延伸的第一初步源/漏区151′可以包括图案结构，该图案结构包括通过第四开口在X方向上彼此间隔开的图案。可以通过经由第四开口将杂质掺杂到该图案结构来形成第一源/漏区151。
可以通过形成暴露第二初步源/漏区152′的开口并用杂质掺杂来形成第二源/漏区152。
在一些示例实施例中，形成第一源/漏区151和第二源/漏区152的顺序可以变化。
因此，可以形成各自包括半导体图案140、第一源/漏区151和第二源/漏区152、栅图案165、以及数据存储结构180的多个结构。多个结构LS可以在X方向和Z方向上彼此间隔开。因此，可以提供具有改进的集成密度的半导体器件。
参考图19，可以形成多个竖直导电图案VP和着接接触部LC。
可以通过形成穿透多个结构LS之间的区域并在X方向上彼此间隔开的开口、在该开口中沉积导电材料、以及执行平坦化工艺来形成多个竖直导电图案VP。
可以形成穿透单元区绝缘层190并与设置在第二区域R2上的着接图案LP接触的着接接触部LC。
此后，可以通过形成上布线来形成图1A至图2B中的半导体器件100。
在一些示例实施例中，制造方法可以包括制造电子设备以合并并因此包括根据任何示例实施例的至少一个半导体器件(包括例如图1A至图2B中的半导体器件100)。这种电子设备可以包括例如智能电话、计算机、膝上型计算机、相机、其任何组合等。这种电子设备可以包括例如处理电路、处理器(例如，中央处理单元(CPU))、存储器(例如，DRAM设备)、其任何组合等的一个或多个实例。这种电子设备的制造可以包括制造电子设备(例如，DRAM设备)的一个或多个组件以包括根据任何示例实施例的至少一个半导体器件、以及使用该一个或多个组件来制造电子设备。
结果是，可以基于被制造为包括根据任何示例实施例的至少一个半导体器件来制造被配置为具有改进的电特性和集成密度(例如，改进的紧凑性、改进的小型化、减小的形状因子等)的电子设备。
如本文中所描述的，根据任何示例实施例的任何电子设备和/或其部分可以包括以下的一个或多个实例、可以被包括在以下的一个或多个实例中和/或可以由以下的一个或多个实例来实现：诸如包括逻辑电路的硬件之类的处理电路；诸如执行软件的处理器之类的硬件/软件组合；或其任何组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理单元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路可以包括：存储指令的程序的非暂时性计算机可读存储设备(例如，存储器)，例如DRAM设备；以及处理器(例如，CPU)，被配置为执行指令的程序以实现由根据任何示例实施例的任何设备、系统、模块、单元、控制器、电路、架构和/或其部分中的一些或全部执行的功能和/或方法和/或其任何部分。
根据一些示例实施例，通过设置与半导体图案和栅图案一起形成的着接图案，可以提供具有改进的生产率和可靠性的半导体器件。附加地，通过将这种半导体器件包括在所制造的电子设备中，可以提供具有改进的电特性和集成密度的电子设备。
虽然以上已经示出并描述了一些示例实施例，但本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
衬底，具有第一区域和第二区域；
多个半导体图案，在所述衬底的所述第一区域上沿第一水平方向彼此间隔开，其中，所述多个半导体图案中的每个半导体图案具有在所述第一水平方向上彼此相对的第一侧表面和在第二水平方向上彼此相对的第二侧表面，所述第一水平方向平行于所述衬底的上表面延伸，所述第二水平方向平行于所述衬底的所述上表面并且垂直于所述第一水平方向延伸；
多个栅图案，围绕所述多个半导体图案中的每个半导体图案的上表面、下表面和所述第一侧表面；以及
着接图案，在所述衬底的所述第二区域上沿所述第一水平方向与所述多个半导体图案间隔开，并且电连接到所述多个栅图案，
其中，所述着接图案包括半导体材料层和覆盖所述半导体材料层的至少一个表面的导电材料层。
2.根据权利要求1所述的半导体器件，还包括：
数据存储结构，在所述多个半导体图案中的每个半导体图案的一侧上。
3.根据权利要求1所述的半导体器件，其中，所述半导体材料层在所述第二水平方向上的长度比所述多个半导体图案中的每个半导体图案在所述第二水平方向上的长度长。
4.根据权利要求1所述的半导体器件，
其中，所述半导体材料层在所述第一水平方向上平行于所述多个半导体图案，并且
其中，所述导电材料层覆盖所述半导体材料层的上表面、下表面和在所述第一水平方向上彼此相对的侧表面。
5.根据权利要求4所述的半导体器件，其中，所述导电材料层还包括覆盖所述半导体材料层的在所述第二水平方向上彼此相对的侧表面中的至少一个侧表面的部分。
6.根据权利要求1所述的半导体器件，
其中，所述半导体材料层包括与所述多个半导体图案的材料相同的材料，并且
其中，所述导电材料层包括与所述多个栅图案的材料相同的材料。
7.根据权利要求1所述的半导体器件，还包括：
多个导线图案，在所述多个栅图案之间沿所述第一水平方向延伸，并且还在所述多个栅图案和所述着接图案之间沿所述第一水平方向延伸，
其中，所述多个导线图案将所述多个栅图案电连接到所述着接图案。
8.根据权利要求7所述的半导体器件，
其中，所述多个导线图案包括与所述着接图案接触的着接线图案，
其中，所述着接线图案的上表面与所述导电材料层的上表面共面，并且
其中，所述着接线图案的下表面与所述导电材料层的下表面共面。
9.根据权利要求8所述的半导体器件，其中，所述着接线图案一体地连接到所述导电材料层。
10.根据权利要求7所述的半导体器件，
其中，所述多个导线图案中的每个导线图案的厚度与所述导电材料层的厚度基本上相同，并且
其中，所述多个导线图案中的每个导线图案的厚度限定在所述第二水平方向上。
11.根据权利要求10所述的半导体器件，其中，所述着接图案还包括在所述半导体材料层和所述导电材料层之间的介电层。
12.根据权利要求11所述的半导体器件，还包括：
介电图案，在所述多个栅图案和所述多个半导体图案之间，
其中，所述介电层包括与所述介电图案的材料相同的材料。
13.根据权利要求1所述的半导体器件，其中，所述半导体材料层在所述第一水平方向上的长度与所述多个半导体图案中的每个半导体图案在所述第一水平方向上的长度不同。
14.根据权利要求1所述的半导体器件，其中，所述着接图案在平面上具有正方形形状、矩形形状或梯形形状。
15.一种半导体器件，包括：
衬底，具有第一区域和第二区域；
堆叠结构，包括多个水平结构和多个层间绝缘层，所述多个水平结构在所述第一区域上沿与所述衬底的上表面垂直的竖直方向堆叠并彼此间隔开，并且在所述第二区域上沿平行于所述衬底的所述上表面的第一水平方向以阶梯形式延伸，所述多个层间绝缘层与所述多个水平结构交替堆叠；
单元区绝缘层，在所述衬底上覆盖所述堆叠结构；以及
着接接触部，在所述第二区域上穿透所述单元区绝缘层并且沿所述竖直方向延伸，
其中，所述多个水平结构中的每个水平结构包括：
多个结构，在所述第一区域上沿所述第一水平方向彼此间隔开，
着接图案，在所述第二区域上沿所述第一水平方向与所述多个结构平行地设置，以及
导线图案，将所述多个结构连接到所述着接图案，
其中，所述多个结构中的每个结构包括：
半导体图案，具有在所述第一水平方向上彼此相对的第一侧表面和在第二水平方向上彼此相对的第二侧表面，所述第二水平方向垂直于所述第一水平方向并且平行于所述衬底的所述上表面，以及
栅图案，围绕所述半导体图案的上表面、下表面和所述第一侧表面，并且
其中，所述着接图案包括半导体材料层和导电材料层，所述导电材料层包括与所述栅图案的材料相同的材料，并且覆盖所述半导体材料层的至少一个表面。
16.根据权利要求15所述的半导体器件，
其中，所述多个结构中的每个结构还包括在所述半导体图案的一侧上的数据存储结构，
其中，所述着接接触部与所述导电材料层接触，并且
其中，所述导电材料层一体地连接到所述导线图案。
17.根据权利要求15所述的半导体器件，还包括：
虚设着接图案，在所述着接图案下方沿所述竖直方向与所述着接图案间隔开，
其中，所述虚设着接图案包括：
第一层，具有与所述半导体材料层的材料相同的材料，以及
第二层，具有与所述导电材料层的材料相同的材料。
18.根据权利要求15所述的半导体器件，
其中，所述多个水平结构包括第一水平结构和在所述第一水平结构上的第二水平结构，
其中，所述着接图案包括所述第一水平结构的第一着接图案和所述第二水平结构的第二着接图案，并且
其中，所述第一着接图案和所述第二着接图案具有不同的形状。
19.一种半导体器件，包括：
衬底，具有第一区域和第二区域；
多个半导体图案，在所述衬底的所述第一区域上沿第一水平方向彼此间隔开，其中，所述多个半导体图案中的每个半导体图案具有在所述第一水平方向上彼此相对的第一侧表面和在第二水平方向上彼此相对的第二侧表面，所述第一水平方向平行于所述衬底的上表面，所述第二水平方向平行于所述衬底的所述上表面并且垂直于所述第一水平方向；
多个栅图案，围绕所述多个半导体图案中的每个半导体图案的上表面、下表面和所述第一侧表面；
着接图案，在所述衬底的所述第二区域上沿所述第一水平方向与所述多个半导体图案间隔开，并且电连接到所述多个栅图案；以及
着接接触部，与所述着接图案接触，并且在垂直于所述衬底的所述上表面的竖直方向上延伸，
其中，所述着接图案包括半导体材料层和与所述半导体材料层接触的导电材料层，并且
其中，所述着接接触部与所述半导体材料层和所述导电材料层接触。
20.根据权利要求19所述的半导体器件，
其中，所述导电材料层覆盖所述半导体材料层的上表面、下表面和在所述第一水平方向上彼此相对的第一侧表面，并且
其中，所述导电材料层还包括覆盖在所述第二水平方向上彼此相对的第二侧表面中的至少一个第二侧表面的部分。
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