JP2011134853A - パターン形成方法、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】下地の性能を犠牲にすることなく、リフトオフ層が下地から剥離することを防止できるパターン形成方法、及び半導体装置の製造方法を提供すること。
【解決手段】本発明にかかるパターン形成方法は、基板上にカバー絶縁膜２２を形成し、第１のレジストパターン１０４をマスクとして、金属膜パターン形成領域を取り囲むようカバー絶縁膜２２に凹部１０３を形成する工程と、凹部１０３内に入り込むよう、カバー絶縁膜２２上にリフトオフ層となる第２のレジストパターン２５を形成する工程と、第２のレジストパターン２５をマスクとして、金属膜パターン形成領域のカバー絶縁膜２２に開口部を形成する工程と、第２のレジストパターン２５の上から基板表面に金属膜を成膜し、第２のレジストパターン２５とともに第２のレジストパターン２５上の金属膜を除去して金属膜パターンを形成する工程とを備えるものである。
【選択図】図３

Description

本発明は、パターン形成方法、及び半導体装置の製造方法に関し、特に詳しくは、基板にリフトオフ法を用いて所定の金属膜パターンを形成するパターン形成方法、及び半導体装置の製造方法に関する。

半導体装置の製造工程などで所定パターンの金属膜を形成する方法としてリフトオフ法が知られている。

リフトオフ法は、所定の開口パターンを有するリフトオフ層（例えばレジスト層）の上から金属膜を被着した後、リフトオフ層を除去すると同時にその上の不要な金属膜を除去し、リフトオフ層で被覆されていない部分の金属膜を残すパターン形成方法である。リフトオフ法は、金属膜をエッチングする必要がないため、エッチングが困難な金属のパターニングに適した方法である。

しかしながら、このリフトオフ法においては、金属膜を蒸着法などで成膜する際の熱ストレスでリフトオフ層が下地から部分的に剥離して下地が露出し、不所望な部分にまで金属膜が成膜されてしまうという問題があり、これを改善することが望まれていた。

この問題について、以下に図面を参照しながら具体的に説明する。図８は、従来の半導体装置の一例であるＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の構成を示す図である。図８（ａ）はチップ平面図、図８（ｂ）は図８（ａ）のVIIIB−VIIIB線における断面図をそれぞれ示している。なお、図８（ａ）において、Ｇはゲートパッド部である。

図８において、ＭＯＳＦＥＴ１０では、Ｎ^＋型のシリコン基板１１上にＮ⁻型のエピタキシャル層１２が積層されている。

セル部Ａのエピタキシャル層１２にはＵ字型溝１３が形成され、Ｕ字型溝１３の内部には、ゲート酸化膜（不図示）を介してポリシリコンからなるゲート電極１４が埋め込み形成されている。

エピタキシャル層１２の表面層には、Ｐ型のベース領域１５が形成されている。そして、ベース領域１５の表面層にはＵ字型溝１３に接してＮ^＋型のソース領域１６が形成されている。

セル部Ａとセル部Ａに挟まれたゲートフィンガー部Ｂでは、エピタキシャル層１２上にフィールド酸化膜１７を介してポリシリコンゲートフィンガー１８が形成されている。このポリシリコンゲートフィンガー１８は、ゲート電極１４と同じ層によって形成されている。

また、エピタキシャル層１２上には、ＢＰＳＧ（Boron Phosphorus Silicon Glass）からなる層間絶縁膜１９が形成されている。

層間絶縁膜１９上には、層間絶縁膜１９に設けられた開口部を介してベース領域１５及びソース領域１６に電気的に接続するソース電極２０が、アルミニウムによって形成されている。

また、ゲートフィンガー部Ｂには、ポリシリコンゲートフィンガー１８と電気的に接続するゲートフィンガー２１が、ソース電極２０と同層のアルミニウムによって形成されている。

さらに、その上にカバー絶縁膜２２として、シリコン窒化膜２２ａとＰＳＧ（Phosphorus Silicon Glass）膜２２ｂとがこの順に積層されている。

ソースパッド部Ｃにおいて、カバー絶縁膜２２にはソース電極２０表面に到達する開口部が設けられている。この開口部内のソース電極２０上に、アルミニウムからなるソース電極２０を腐食から保護するための耐食保護膜としてＴｉＮｉＡｇ膜２３が形成されている。

ここで、上層側のカバー絶縁膜２２であるＰＳＧ膜２２ｂの開口部は、下層側のカバー絶縁膜２２であるシリコン窒化膜２２ａの開口部より広く形成されている。ＴｉＮｉＡｇ膜２３は、ＰＳＧ膜２２ｂから露出したシリコン窒化膜２２ａ表面のステップ面２２ｃ上にオーバーラップして形成されている。

上記のＭＯＳＦＥＴ１０では、ステップ面２２ｃ上にＴｉＮｉＡｇ膜２３がオーバーラップしており、ソースパッド部Ｃのソース電極２０（アルミニウム）が露出しない。そのため、ソース電極２０を腐蝕から保護することができる。

このＴｉＮｉＡｇ膜２３は、リフトオフ法を用いて形成することができる。

ここで、上記のＭＯＳＦＥＴ１０の製造工程のうち、特に、ソースパッド部Ｃのソース電極２０上にＴｉＮｉＡｇ膜２３をリフトオフ法により形成する工程について、図９及び図１０を用いて詳述する。図９及び図１０は、従来のパターン形成方法を説明するための半導体装置の製造工程を示す断面図である。図９及び図１０の各図には、ソース電極２０上のカバー絶縁膜２２の開口部端近辺の断面が拡大して示されている。

先ず、図９（ａ）に示すように、ソース電極２０上にカバー絶縁膜２２を形成する。

具体的には、プラズマＣＶＤ法によりシリコン窒化膜２２ａを成膜した後、その上に常圧ＣＶＤ法によりＰＳＧ膜２２ｂを積層して成膜する。

次に、図９（ｂ）に示すように、フォトリソグラフィ法により、ソースパッド部Ｃを開口したレジストパターン２５をカバー絶縁膜２２上に形成する。

次に、図９（ｃ）に示すように、レジストパターン２５をマスクとして、ソースパッド部ＣのＰＳＧ膜２２ｂを、例えばウェットエッチング等の等方性エッチングにより除去する。

このとき、ＰＳＧ膜２２ｂはサイドエッチングされ、ＰＳＧ膜２２ｂの開口部はレジストパターン２５の開口部より広くなる。

次に、図１０（ｄ）に示すように、レジストパターン２５をマスクとして、ソースパッド部Ｃのシリコン窒化膜２２ａをプラズマエッチングにより除去する。

ここで、プラズマエッチングはサイドエッチング量が比較的少ない。従って、シリコン窒化膜２２ａの開口部はレジストパターン２５の開口部より若干広くなる程度である。

このため、ＰＳＧ膜２２ｂの開口部のほうがシリコン窒化膜２２ａの開口部よりも広く形成されたこととなり、その結果、ＰＳＧ膜２２ｂから露出したシリコン窒化膜２２ａのステップ面２２ｃが形成される。

次に、図１０（ｅ）に示すように、レジストパターン２５を残したまま、その上から蒸着法により、ＴｉＮｉＡｇ膜２３を被着させる。

このとき、ＴｉＮｉＡｇ膜２３は、シリコン窒化膜２２ａのステップ面２２ｃにオーバーラップして被着する。

尚、レジストパターン２５上のＴｉＮｉＡｇ膜２３と、ソース電極２０およびステップ面２２ｃ上のＴｉＮｉＡｇ膜２３とは繋がっていない。

次に、図１０（ｆ）に示すように、レジストパターン２５を除去すると同時に、その上のＴｉＮｉＡｇ膜２３を除去する。これにより、ソース電極２０上に所定パターンのＴｉＮｉＡｇ膜２３を形成することができる。

上記のような方法によると、ＴｉＮｉＡｇ膜２３がソースパッド部Ｃのソース電極２０を確実に被覆できて好適である（以上、例えば特許文献１参照）。

ところが、上記の製造方法では、蒸着法によりＴｉＮｉＡｇ膜２３を成膜する際に、レジストパターン２５に引張応力や圧縮応力などの膜応力が生じる。この膜応力が、レジストパターン２５とＰＳＧ膜２２ｂとの間の密着力よりも大きくなると、図１１に示すように剥離が生じた（特許文献２）。

この膜応力は、主にレジストパターン２５とＴｉＮｉＡｇ膜２３との熱膨張係数の差に基づく膨張／収縮により生じ、膜形成温度が高いほど大きくなった。

そして、この剥離が大きくなると、図１１に示すようにＰＳＧ膜２２ｂが部分的に露出し、その露出部分に不要なＴｉＮｉＡｇ膜２３ａが成膜され、周辺の配線（図示せず）とショートする虞があった。

このようなレジストパターンとＰＳＧ膜の剥離防止を配慮した製造方法が、特許文献３に開示されている。

特許文献３は、レジストパターンとの密着性が悪いＰＳＧ膜をあらかじめ部分的に除去して、その下地のシリコン酸化膜を露出させておき、レジストパターンをシリコン酸化膜と直接接触させることで密着力を確保するというものである。

特開２００２−１９８５３４号公報 特開２００９−０１６５８２号公報 特開平７−７８８６５号公報

しかしながら、特許文献３の製造方法では、異種材料種間の密着特性に依存した改善策であるため、下地の絶縁膜がレジストと密着性のよい材料種に限定された。

また、部分的ではあるがＰＳＧ膜を完全に除去してしまうため、ＰＳＧ膜の本来の役目であるイオン化した不純物や水分に対するゲッタリング性を犠牲にすることになった。

さらに、レジストパターンとシリコン酸化膜の間の密着力は、それらの接触面積と比例的に増減する。そのため、より強い密着力を得るためには、より大きな面積のＰＳＧ膜を除去してやらなければならず、それに伴ってイオン化不純物や水分による汚染の危険性が増大することになった。

本発明にかかるパターン形成方法は、基板上にリフトオフ法を用いて金属膜パターンを形成するパターン形成方法であって、基板上にカバー絶縁膜を形成する工程と、前記カバー絶縁膜上に第１のレジストパターンを形成し、前記第１のレジストパターンをマスクとして、前記金属膜パターン形成領域を取り囲むよう前記カバー絶縁膜に凹部を形成する工程と、前記凹部内に入り込むよう、前記カバー絶縁膜上にリフトオフ層となる第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして、前記金属膜パターン形成領域の前記カバー絶縁膜に開口部を形成する工程と、前記第２のレジストパターンの上から前記基板表面に金属膜を成膜し、前記第２のレジストパターンとともに前記第２のレジストパターン上の前記金属膜を除去する工程と、を備えるものである。このような方法により、第２のレジストパターンがカバー絶縁膜に設けられた凹部内に入り込みアンカー効果が創出されるので、第２のレジストパターンとカバー絶縁膜との間に強い密着力を得ることができる。

本発明によれば、下地の性能を犠牲にすることなく、リフトオフ層が下地から剥離することを防止できるパターン形成方法、及び半導体装置の製造方法を提供することができる。

実施の形態１に係る半導体装置の一例であるＭＯＳＦＥＴの構成を示す図である。 実施の形態１に係るパターン形成方法を説明するための半導体装置の製造工程を示す断面図である。 実施の形態１に係るパターン形成方法を説明するための半導体装置の製造工程を示す断面図である。 実施の形態１の別の実施例に係るパターン形成方法を説明するための断面図である。 実施の形態１のさらに別の実施例に係るパターン形成方法を説明するための断面図である。 実施の形態１のまたさらに別の実施例に係るパターン形成方法を説明するための平面図である。 実施の形態２に係る半導体装置の製造方法を用いて形成された半導体装置の構成を示す図である。 従来の半導体装置の一例であるＭＯＳＦＥＴの構成を示す図である。 従来のパターン形成方法を説明するための半導体装置の製造工程を示す断面図である。 従来のパターン形成方法を説明するための半導体装置の製造工程を示す断面図である。 従来のパターン形成方法における問題点を説明するための図である。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。

実施の形態１．
始めに、図１を用いて、本実施の形態１に係るパターン形成方法により所定パターンの金属膜が形成されている半導体装置の全体構成について説明する。図１は、本実施の形態１に係る半導体装置の一例であるＭＯＳＦＥＴの構成を示す図である。図１（ａ）はチップ平面図、図１（ｂ）は図１（ａ）のIB−IB線における断面図をそれぞれ示している。図１（ａ）において、Ｇはゲートパッド部である。なお、図８と同じ部分には同一符号を付し説明を省略する。

本実施の形態のＭＯＳＦＥＴ１０１は、従来のＭＯＳＦＥＴ１０と異なるカバー絶縁膜２２を有していて、それ以外の構成については従来のＭＯＳＦＥＴ１０と同様である。

図１に示すように、本実施の形態では、シリコン窒化膜２２ａの上に、従来のＭＯＳＦＥＴ１０のＰＳＧ膜２２ｂと異なるＰＳＧ膜１０２が積層されたカバー絶縁膜２２が設けられている。本実施の形態のＰＳＧ膜１０２が従来のＰＳＧ膜２２ｂと異なるのは、具体的には以下の点である。
（１）カバー絶縁膜２２を構成するＰＳＧ膜１０２が、異なるリン濃度を有する下層の第１ＰＳＧ膜１０２ａと上層の第２ＰＳＧ膜１０２ｂとの２層積層構造になっている。
（２）ＰＳＧ膜１０２には、ソース電極２０を被覆するＴｉＮｉＡｇ膜２３を取り囲むように全周囲に亘って凹部１０３が形成されている。

ここで、上層の第２ＰＳＧ膜１０２ｂのリン濃度は、下層の第２ＰＳＧ膜１０２ａのリン濃度よりも低濃度である。

また、図１（ｂ）に示すように、上層の第２ＰＳＧ膜１０２ｂの厚さは、下層の第１ＰＳＧ膜１０２ａの厚さよりも薄い。

また、凹部１０３の断面形状は、凹部１０３の開口部の幅（幅寸法ｗ１）よりも、内方に幅広の領域（幅寸法ｗ２）を有する、つぼ形状である。

また、凹部１０３の深さは、上層の第２ＰＳＧ膜１０２ｂを貫通し、下層の第１ＰＳＧ膜１０２ａの厚さの途中までの深さである。つまり、凹部１０３は、下層の第１ＰＳＧ膜１０２ａを貫通しておらず、シリコン窒化膜２２ａの表面まで達していない。

また、図１（ａ）に示すように、凹部１０３の平面パターンは、連続的なストライプ状パターンである。すなわち、凹部１０３は、上面視で、ＴｉＮｉＡｇ膜２３の端部との距離を略一定に保ちつつ、ＴｉＮｉＡｇ膜２３の端部に沿うよう連続的に設けられている。

上記のように凹部１０３は、開口幅（幅寸法ｗ１）よりも幅広の領域（幅寸法ｗ２）を有する断面形状をしている。そのため、ＰＳＧ膜１０２上にレジストパターンを形成したり、導電性ペーストを用いて金属板と接合する際に、これらレジストパターンや導電性ペーストが凹部１０３に入り込み、優れたアンカー効果を創出することが可能である。

また、凹部１０３はＰＳＧ膜１０２を貫通していないため、特許文献３のようにイオン化不純物や水分のゲッタリング性を犠牲にすることがない。

次に、上記のＭＯＳＦＥＴ１０１の製造方法の一例について説明する。

特に、ソースパッド部Ｃのソース電極２０上にＴｉＮｉＡｇ膜２３をリフトオフ法により形成する工程について、図２及び図３を用いて詳述する。図２及び図３は、実施の形態１に係るパターン形成方法を説明するための半導体装置の製造工程を示す断面図である。図２及び図３の各図には、ソース電極２０上のカバー絶縁膜２２の開口端近辺の断面が拡大して示されている。図２及び図３において、図９及び図１０と同一部分には同一符号を付す。

先ず、ソース電極２０上にカバー絶縁膜２２を形成する。

具体的には、カバー絶縁膜２２は、プラズマＣＶＤ法によりシリコン窒化膜２２ａを成膜した後、その上に常圧ＣＶＤ法によりＰＳＧ膜１０２を成膜する。

ＰＳＧ膜１０２を成膜する際、常圧ＣＶＤ法におけるリン濃度を２種類に変えて、第１ＰＳＧ膜１０２ａと第２ＰＳＧ膜１０２ｂとをこの順に積層形成する。ここで、上層の第２ＰＳＧ膜１０２ｂのリン濃度は、下層の第１ＰＳＧ膜１０２ａのリン濃度よりも低濃度とする。すなわち、所定のリン濃度を有する第１ＰＳＧ膜１０２ａを成膜し、その後続けて、第１ＰＳＧ膜１０２ａよりも低いリン濃度を有する第２ＰＳＧ膜１０２ｂを成膜する。

また、上層の第２ＰＳＧ膜１０２ｂの厚さは、下層の第１ＰＳＧ膜１０２ａの厚さよりも薄く形成する。この理由については後述する。これにより、図２（ａ）に示す構成となる。

次に、図２（ｂ）に示すように、ＰＳＧ膜１０２上にフォトリソグラフィ法により、凹部１０３を形成する予定領域を開口した第１のレジストパターン１０４を形成する。

次に、第１のレジストパターン１０４をマスクとして、ＰＳＧ膜１０２をエッチングする。ここでは、ウェットエッチング等の等方性エッチングを行う。これにより、図２（ｃ）に示すように、ＰＳＧ膜１０２に凹部１０３が形成される。

このとき、ＰＳＧ膜１０２の等方性エッチングにおいては、リン濃度が高い方がエッチングされやすい。そのため、上層の第２ＰＳＧ膜１０２ｂと比較して下層の第１ＰＳＧ膜１０２ａの方が、サイドエッチング量が大きい。従って、凹部１０３の断面形状は、凹部１０３の開口部の幅よりも、内方に幅広の領域を有する、所謂、つぼ形状となり、優れたアンカー効果を創出する形状となる。

尚、上層の第２ＰＳＧ膜１０２ｂの厚さを下層の第１ＰＳＧ膜１０２ａの厚さよりも薄く形成しておいた理由は、図１（ｂ）に示したように、凹部１０３において、開口幅（幅寸法ｗ１）と幅広の領域（幅寸法ｗ２）との寸法差（ｗ２−ｗ１）が得られやすいためである。また、等方性エッチングは、ウェットエッチングに限らずプラズマエッチング等のドライエッチングであってもよい。

また、ＰＳＧ膜１０２に対するエッチング深さ（凹部１０３の深さ）は、上層の第２ＰＳＧ膜１０２ｂを貫通し、下層の第１ＰＳＧ膜１０２ａの厚さの途中の深さまでとする。つまり、凹部１０３は下層の第１ＰＳＧ膜１０２ａを貫通しない。

凹部１０３の深さを、下層の第１ＰＳＧ膜１０２ａを貫通しない深さとすると、イオン化不純物や水分に対するゲッタリング性を犠牲にすることがない。

次に、第１のレジストパターン１０４を除去した後、図２（ｄ）に示すように、ＰＳＧ膜１０２上にフォトリソグラフィ法により、ソースパッド部Ｃを開口した第２のレジストパターン２５を形成する。

このとき、レジストが凹部１０３に入り込み、アンカー効果により第２のレジストパターン２５とＰＳＧ膜１０２との間に強い密着力を得ることができる。このため、後続の工程において熱ストレス等が加えられたとしても、レジストパターン２５がＰＳＧ膜１０２から剥離する心配がない。

次に、第２のレジストパターン２５をマスクとして、ソースパッド部ＣのＰＳＧ膜１０２をウェットエッチング等の等方性エッチングにより除去する。

このとき、ＰＳＧ膜１０２はサイドエッチングされ、ＰＳＧ膜１０２の開口は第２のレジストパターン２５の開口より広くなる。

続いて、第２のレジストパターン２５をマスクとして、ソースパッド部Ｃのシリコン窒化膜２２ａをプラズマエッチングにより除去する。

ここで、プラズマエッチングはサイドエッチング量が比較的少ない。従って、シリコン窒化膜２２ａの開口はレジストパターン２５の開口より若干広くなる程度である。

このため、ＰＳＧ膜１０２の開口部の方がシリコン窒化膜２２ａの開口部よりも広く形成されたこととなり、その結果、図３（ｅ）に示すように、ＰＳＧ膜１０２から露出したシリコン窒化膜２２ａのステップ面２２ｃが形成される。

次に、図３（ｆ）に示すように、第２のレジストパターン２５を残したまま、その上から、蒸着法により、ＴｉＮｉＡｇ膜２３を被着させる。

このとき、ＴｉＮｉＡｇ膜２３は、シリコン窒化膜２２ａのステップ面２２ｃにオーバーラップして被着する。また、蒸着法による熱ストレスが加わっても、第２のレジストパターン２５は、アンカー効果によりＰＳＧ膜１０２から剥離することがない。

尚、レジストパターン２５上のＴｉＮｉＡｇ膜２３と、ソース電極２０およびステップ面２２ｃ上のＴｉＮｉＡｇ膜２３とは繋がっていない。

次に、第２のレジストパターン２５を除去すると共に、その上のＴｉＮｉＡｇ膜２３を除去する。なお、この除去では、凹部１０３内に埋め込まれている第２のレジストパターン２５も除去される。これにより、図３（ｇ）に示すように、ソース電極２０上に所定パターンのＴｉＮｉＡｇ膜２３を形成することができる。

上記のパターン形成方法によると、リフトオフ層となる第２のレジストパターン２５を形成する際に、凹部１０３にレジストが入り込みアンカー効果を創出し、ＰＳＧ膜１０２と第２のレジストパターン２５との間に強い密着力が得られるため剥離の心配がない。

以上のように、本実施の形態では、カバー絶縁膜２２に、ＴｉＮｉＡｇ膜２３パターンの形成領域を取り囲むよう凹部１０３を形成しておく。そして、このカバー絶縁膜２２上に、リフトオフ層となる第２のレジストパターン２５を、カバー絶縁膜２２の凹部１０３内を埋め込むよう形成する。これにより、アンカー効果が創出され、第２のレジストパターン２５とカバー絶縁膜２２との間に強い密着力を得ることができる。そのため、金属膜を蒸着法などで成膜する際に熱ストレス等が加えられても、第２のレジストパターン２５がカバー絶縁膜２２から剥離する心配がない。

また、この凹部１０３の断面形状は、開口幅よりも、内方に幅広の領域を有する、所謂、つぼ形状であるため優れたアンカー効果が得られる。

また、この凹部１０３はカバー絶縁膜２２を構成するＰＳＧ膜１０２を貫通しない深さに形成されるため、イオン化不純物や水分のゲッタリング性を犠牲にすることがない。従って、下地の性能を犠牲にすることなく、リフトオフ層が下地から剥離することを防止できる。

なお、本実施の形態では、ＰＳＧ膜１０２を、リン濃度が異なる２層のＰＳＧ膜１０２ａ，１０２ｂの積層構造とする場合について例示的に説明したが、これに限るものではない。図４は、実施の形態１の別の実施例に係るパターン形成方法を説明するための断面図である。ＰＳＧ膜１０２は、少なくとも所定のリン濃度を有する第１ＰＳＧ膜１０２ａと、第１ＰＳＧ膜１０２ａよりも低いリン濃度を有する第２ＰＳＧ膜１０２ｂとがこの順に積層されていればよい。

従って、ＰＳＧ膜１０２は、リン濃度が下層に行くほど高濃度にした３層構造としてもよい。すなわち、図４（ａ）に示すように、所定のリン濃度を有する第１ＰＳＧ膜１０２ａと、第１ＰＳＧ膜１０２ａよりも低いリン濃度を有する第２ＰＳＧ膜１０２ｂと、第２ＰＳＧ膜１０２ｂよりも低いリン濃度を有する第３ＰＳＧ膜１０２ｃとをこの順に積層してＰＳＧ膜１０２としてもよい。あるいは、それ以上の層数の積層構造としてもよい。この場合、前述した理由から、各層の厚さは下層に行くほど厚く形成しておくとよい。

また、図４（ｂ）に示すように、ＰＳＧ膜１０２の上にさらにＮＳＧ（Non-Doped Silicon Glass）膜１１０を積層形成し、ＮＳＧ膜１１０とＰＳＧ膜１０２のリン濃度の差に基づくエッチング速度差を利用するようにして、つぼ形状の凹部を形成するようにしてもよい。

また、図５は、実施の形態１のさらに別の実施例に係るパターン形成方法を説明するための断面図である。実施の形態１では、凹部１０３を形成する際に、図５の左側に示すように、ＰＳＧ膜１０２に対して等方性エッチングのみを施す例で説明したが、それに限定されるものではない。図５の右側に示すように、一定深さまで反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）等の異方性エッチングを施し、その後、ウェットエッチング等の等方性エッチングを施すようにしてもよい。このようにすると工程は増加するが、開口幅（幅寸法ｗａ）と幅広の領域（幅寸法ｗ２）との大きな寸法差（ｗ２−ｗａ）が得られ好適である。

また、実施の形態１では、凹部１０３の平面パターンは、連続したストライプ状パターンであるとして説明したが、リフトオフ法を用いて形成する金属膜パターンを取り囲むように配置されていれば、特にこれに限るわけではない。

図６は、実施の形態１のまたさらに別の実施例に係るパターン形成方法を説明するための平面図である。例えば、ソースパッド部Ｃを取り囲むように配置するのであれば、図６（ａ）に示すように、複数の短いスリット状パターンが離散的に配置されてもよい。この場合、剥離防止の観点から、設けられる第２のレジストパターン２５のコーナー部となる位置には凹部１０３を配置するのが望ましい。

また、凹部１０３の実効長を延ばす目的で、図６（ｂ）に示すような矩形波状の蛇行パターンや、図６（ｃ）に示すような三角波状の蛇行パターン等にしてもよい。

凹部１０３の平面パターンを離散パターンや蛇行パターンにするには、図２（ｂ）で示した工程において、形成するレジストパターン１０４の形状を変更すればよい。

実施の形態２．
次に、本実施の形態に係る半導体装置の製造方法について、図７を用いて説明する。図７は、実施の形態２に係る半導体装置の製造方法を用いて形成された半導体装置の構成を示す図である。図７は、図１で示した実施の形態１のＭＯＳＦＥＴ１０１を、導電ペーストを用いて外部と電気的接続するための金属クリップと接合した状態を示す。図７（ａ）は平面図、図７（ｂ）は図７（ａ）のVIIB−VIIB線における断面図をそれぞれ示している。図１と同一部分には同一符号を付し、説明を省略する。

図７において、ＭＯＳＦＥＴ１０１は、導電ペースト等の導電性接着剤５１を介して、例えば銅製の金属クリップ等の基板５２と接合されている。すなわち、本実施の形態は、実施の形態１のパターン形成方法を用いて金属膜パターンが形成された基板１１と、別の基板５２とを導電性接着剤５１で接合する工程を備えている。そして、基板１１と別の基板５２とを接合する工程では、凹部１０３に導電性接着剤５１が入り込むよう、導電性接着剤５１を塗布する。

図７から明らかなように、凹部１０３は、ＭＯＳＦＥＴ１０１を導電性接着剤５１を用いて別の基板５２と接合する工程において、ＭＯＳＦＥＴ１０１表面に塗布された導電性接着剤５１が急速に不必要に濡れ広がることを抑制する液溜まりの役目をする。

また、凹部１０３に入り込んだ導電性接着剤５１は、アンカー効果を創出し、ＭＯＳＦＥＴ１０１表面と導電性接着剤５１との間の密着力を向上させる効果を有する。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記の実施の形態１、２では、半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など他の半導体装置でも良い。また、別の基板５２として、例えば銅製の金属クリップを例に挙げたが、プリント配線基板や、制御回路等が組み込まれたシリコンチップなどの他の部材も、別の基板５２の類型としてその範囲に含まれる。

１０ ＭＯＳＦＥＴ、１１ 基板、１２ エピタキシャル層、１３ Ｕ字型溝、
１４ ゲート電極、１５ ベース領域、１６ ソース領域、
１７ フィールド酸化膜、１８ ポリシリコンゲートフィンガー、
１９ 層間絶縁膜、２０ ソース電極、２１ ゲートフィンガー、
２２ カバー絶縁膜、２２ａ シリコン窒化膜、２２ｂ ＰＳＧ膜、
２２ｃ ステップ面、２３ ＴｉＮｉＡｇ膜、２３ａ 不要なＴｉＮｉＡｇ膜、
２５ レジストパターン、５１ 導電性接着剤、５２ 基板、
１０１ ＭＯＳＦＥＴ、１０２ ＰＳＧ膜、１０２ａ 第１ＰＳＧ膜、
１０２ｂ 第２ＰＳＧ膜、１０２ｃ 第３ＰＳＧ膜、１０３ 凹部、
１０４ レジストパターン、１１０ ＮＳＧ膜、
Ａ セル部、Ｂ ゲートフィンガー部、Ｃ ソースパッド部、Ｇ ゲートパッド部

Claims (11)

1. 基板上にリフトオフ法を用いて金属膜パターンを形成するパターン形成方法であって、
   基板上にカバー絶縁膜を形成する工程と、
   前記カバー絶縁膜上に第１のレジストパターンを形成し、前記第１のレジストパターンをマスクとして、前記金属膜パターン形成領域を取り囲むよう前記カバー絶縁膜に凹部を形成する工程と、
   前記凹部内に入り込むよう、前記カバー絶縁膜上にリフトオフ層となる第２のレジストパターンを形成する工程と、
   前記第２のレジストパターンをマスクとして、前記金属膜パターン形成領域の前記カバー絶縁膜に開口部を形成する工程と、
   前記第２のレジストパターンの上から前記基板表面に金属膜を成膜し、前記第２のレジストパターンとともに前記第２のレジストパターン上の前記金属膜を除去する工程と、を備えるパターン形成方法。
2. 前記凹部を形成する工程では、前記カバー絶縁膜を等方性エッチングすることにより前記凹部を形成する請求項１に記載のパターン形成方法。
3. 前記凹部を形成する工程では、前記カバー絶縁膜を等方性エッチングする前に、さらに異方性エッチングすることにより、前記凹部を形成する請求項２に記載のパターン形成方法。
4. 前記カバー絶縁膜を形成する工程は、少なくともＰＳＧ膜を形成する工程を含む請求項１乃至３のいずれか１項に記載のパターン形成方法。
5. 前記ＰＳＧ膜を形成する工程は、所定のリン濃度を有する第１ＰＳＧ膜を形成する工程と、前記第１ＰＳＧ膜上に、前記第１ＰＳＧ膜よりも低いリン濃度を有する第２ＰＳＧ膜を形成する工程と、を含む請求項４に記載のパターン形成方法。
6. 前記第２ＰＳＧ膜の厚さを、前記第１ＰＳＧ膜の厚さよりも薄く形成する請求項５に記載のパターン形成方法。
7. 前記凹部を形成する工程では、前記第２ＰＳＧ膜を貫通し、前記第１ＰＳＧ膜の厚さの途中の深さまでの前記凹部を形成する請求項５又は６に記載のパターン形成方法。
8. 前記カバー絶縁膜を形成する工程は、前記ＰＳＧ膜の上にＮＳＧ膜を形成する工程をさらに含む請求項４乃至７のいずれか１項に記載のパターン形成方法。
9. 前記凹部を形成する工程では、前記ＮＳＧ膜を貫通し、前記ＰＳＧ膜の厚さの途中の深さまでの前記凹部を形成する請求項８に記載のパターン形成方法。
10. 前記第２のレジストパターンを除去する工程では、前記凹部内に入り込んだ前記第２のレジストパターンも除去する請求項１乃至９のいずれか１項に記載のパターン形成方法。
11. 請求項１乃至１０のいずれか１項に記載のパターン形成方法を用いた半導体装置の製造方法であって、
    前記金属膜パターンが形成された前記基板と、別の基板とを導電性接着剤で接合する工程を備え、
    前記基板と前記別の基板とを接合する工程では、前記凹部に前記導電性接着剤が入り込むよう、前記導電性接着剤を塗布する半導体装置の製造方法。

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