KR20040036533A - 캐패시터를 갖는 반도체 장치 - Google Patents

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다이치 히로카와
아키라 마츠무라
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 캐패시터를 갖는 반도체 장치는, 캐패시터 유전체층(19b)에 의해 서로 절연된 한 쌍의 전극인 저장 노드(19a)와 셀 플레이트(19c)를 포함하는 캐패시터(19)를 갖고 있고, 제 1 컨택트(13)와, 제 1 컨택트(13) 상에 형성되며 제 1 컨택트(13)에 도달하는 구멍(3a, 4a, 5a)을 갖는 층간 절연층(3∼5)을 구비하고 있다. 구멍(3a)과 구멍(4a, 5a)는 서로 직경이 달라, 구멍(3a)과 구멍(4a, 5a)의 경계에서 직경이 불연속적으로 변하고 있다. 또한, 저장 노드(19a)는, 구멍(3a, 4a, 5a)의 내벽면을 따라서 형성되고, 또한 제 1 컨택트(13)에 전기적으로 접속되어 있다.

Description

캐패시터를 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING CAPACITOR}
본 발명은, 캐패시터를 갖는 반도체 장치에 관한 것으로, 보다 특정적으로는 서로 절연된 한쌍의 전극을 포함하는 캐패시터를 갖는 반도체 장치에 관한 것이다.
다이나믹·랜덤·액세스·메모리(DRAM)의 고집적화는, 소자 치수의 미세화에 의해 달성되어 왔다. 그러나, 이 고집적화·미세화에 따라 SN(Storage Node)도 축소되어, 캐패시터 용량을 유지하기 어렵게 되어 왔다. 용량이 작으면 판독 에러나소프트 에러와 같은 불량이 일어나는 문제가 있었다. 여기에서, 판독 에러란 S/N(Signal to Noise)비의 저하로 인해 발생된 판독 오류이며, 소프트 에러란 방사성 동위 원소로부터 방출되는 α선으로 인해 불특정한 1비트가 반전되는 현상이다.
DRAM의 메모리 셀은, 예를 들어 일본 특허공개 평성 제8-288475호 공보의 도 1에 도시되어 있다. 상기 공보의 도면을 참조하여, 반도체 단결정 기판 상에는 트랜지스터가 마련되고, 반도체 단결정 기판 및 트랜지스터를 덮도록 층간 절연막이 적층되어 있다. 층간 절연막에는, 트랜지스터의 확산층에 이르는 컨택트 홀이 형성되어 있다. 이 컨택트 홀을 거쳐서, 캐패시터 하부 전극이 확산층에 전기적으로 도통되며, 이 캐패시터 하부 전극 상에 캐패시터 절연막과 셀 플레이트가 적층되어 형성되어 있다. 또한, 일본 공개특허 평성 제9-307080호 공보에도 DRAM의 메모리 셀 구성이 개시되어 있다.
그러나, 상기 2개의 공보의 DRAM의 메모리 셀의 구성에서는, 트랜지스터의 확산층과 캐패시터 하부 전극이 직접 접속되어 있다. 캐패시터 용량을 될 수 있는 한 크게 하기 위해서, 캐패시터 하부 전극은 컨택트 홀 내에서도 캐패시터 상부 전극과 대향하여 형성되기 때문에, 되도록 얇게 형성된다. 그러나, 캐패시터 하부 전극의 두께가 얇아지면, 컨택트 홀의 저부(底部)에서 캐패시터 하부 전극에 도중의 끊김(막(膜) 절단) 등이 발생하여, 트랜지스터의 확산층과 캐패시터 하부 전극의 전기적인 접속이 불안정해 지는 경우가 있었다.
따라서, 트랜지스터와 캐패시터 하부 전극의 전기적인 접속을 확보하기 위해서, 트랜지스터와 캐패시터 하부 전극 사이에 다른 도전층이 형성되는 것도 있다. 그러나, 이 구성에 따르면, 컨택트 홀이 다른 도전층이 차지하는 만큼 얕아지기 때문에, 캐패시터의 하부 전극과 상부 전극의 대향면적이 작아져 캐패시터 용량이 불충분해진다. 이 때문에, 소자의 미세화와 함께 용량을 유지하기 어려워, 판독 에러나 소프트 에러와 같은 불량이 발생하는 문제가 있었다.
본 발명의 목적은, 캐패시터 하부 전극(저장 노드)의 전기적인 접속을 안정적으로 확보하면서, 캐패시터 용량을 증가시킬 수 있는 캐패시터를 갖는 반도체 장치를 제공하는 것이다.
도 1a 및 도 1b는 본 발명의 실시예 1에서의 캐패시터를 갖는 반도체 장치의 DRAM 메모리 셀의 구성을 개략적으로 나타내는 단면도,
도 2∼도 8은 본 발명의 실시예 1에서의 캐패시터를 갖는 반도체 장치의 캐패시터의 제조 방법을 공정순으로 나타내는 개략적 단면도―도 7a는 도전체가 완전히 제거된 모양을 나타내며, 도 7b는 도전체의 일부가 남아 있는 모양을 나타냄―,
도 9는 본 발명의 실시예 2에서의 캐패시터를 갖는 반도체 장치의 DRAM 셀의 구성을 개략적으로 나타내는 단면도,
도 10 및 도 11은 본 발명의 실시예 2에서의 캐패시터를 갖는 반도체 장치의 캐패시터의 제조 방법을 공정 순으로 나타내는 개략 단면도,
도 12는 본 발명의 실시예 3에서의 캐패시터를 갖는 반도체 장치의 DRAM 메모리 셀의 구성을 개략적으로 나타내는 단면도,
도 13∼도 15는 본 발명의 실시예 3에서의 캐패시터를 갖는 반도체 장치의 캐패시터의 제조 방법을 공정순으로 나타낸 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판2∼5 : 층간 절연층
2a, 2b, 3a, 4a, 5a : 구멍3b, 7e, 7f : 절연층
7 : MOS 트랜지스터7a, 7b : 소스/드레인 영역
7c : 게이트 절연층7d : 게이트 전극층
9 : 필드 산화막11 : 패드층
13, 15 : 도전층13a : 오목부
17 : 비트선19 : 캐패시터
19a : 저장 노드19b : 캐패시터 유전체층
19c : 셀 플레이트21 : 매립층
30 : 캐패시터 주변 영역
본 발명의 캐패시터를 갖는 반도체 장치는, 서로 절연된 한 쌍의 전극을 포함하는 캐패시터를 갖는 반도체 장치에 있어서, 제 1 도전층과, 제 1 도전층 상에 형성되고, 제 1 도전층에 도달하는 구멍을 갖는 절연층을 구비하고 있다. 구멍은 서로 직경이 다른 제 1 부분과 제 2 부분을 갖고, 제 1 부분과 제 2 부분의 경계에서 구멍의 직경이 불연속적으로 변화하고 있다. 또한 본 발명의 캐패시터를 갖는 반도체 장치는, 구멍의 내벽 면을 따라 형성되고, 또한 제 1 도전층에 전기적으로 접속된 캐패시터의 한쪽 전극을 구비하고 있다.
본 발명의 캐패시터를 갖는 반도체 장치에 있어서는, 종래 캐패시터의 한쪽전극의 아래에 형성되어 있던 도전층의 일부가 제거되고, 이 부분에도 캐패시터의 한쪽 전극이 형성되어 있다. 따라서 제거된 도전층만큼 캐패시터의 한쪽 전극의 대향면적이 증가한다. 또한, 캐패시터의 한쪽 전극과 다른 구성의 전기적인 접속은, 제 1 도전층에 의해 확보된다. 또한, 제 1 도전층에 도달하는 구멍 중, 제 1 부분과 제 2 부분은 별도의 공정에서 만들어지기 때문에, 구멍의 제 1 부분의 직경과 제 2 부분의 직경이 불연속적으로 변화하도록 만들 수 있다. 구멍의 제 1 부분의 직경과 제 2 부분의 직경이 불연속적으로 변화하도록 만들어지면, 구멍의 제 1 부분과 제 2 부분의 경계선에 단차가 가능하다. 이 때문에, 구멍의 내벽을 따라서 형성되는 캐패시터의 한쪽 전극의 대향면적이 단차만큼 증가한다. 또한, 캐패시터의 한쪽 전극이 도핑된 아몰퍼스 실리콘에 의해서 형성되면, 캐패시터의 한쪽 전극은 표면이 거칠어지기 때문에 대향 면적이 증가한다. 이상으로부터 캐패시터의 용량이 증가된다.
이하, 본 발명의 실시예에 대하여 도면을 기초로 설명한다.
(실시예 1)
도 1a를 참조하여, 캐패시터를 갖는 반도체 장치로서, 예컨대 DRAM 메모리 셀의 구성이 도시되어 있다. 필드 산화막(9)에 의해 전기적으로 분리된 실리콘 기판(1)의 표면에는, MOS(Metal Oxide Semiconductor) 트랜지스터(7)가 형성되어 있다. 이 MOS 트랜지스터(7)는 한 쌍의 소스/드레인 영역(7a, 7b)과, 게이트 절연층(7c)과, 게이트 전극층(7d)을 갖고 있다. 한 쌍의 소스/드레인 영역(7a,7b)은 LDD (Lightly Doped Drain) 구조를 갖고 있고, 서로 소정의 거리를 두고 배치되어 있다. 게이트 전극층(7d)은 한 쌍의 소스/드레인 영역(7a, 7b)에 끼인 영역 상에 게이트 절연층(7c)을 거쳐서 형성되어 있다. 게이트 절연층(7c)은, 예를 들면 실리콘 산화막으로 이루어져 있다. 게이트 전극층(7d)은 예를 들면 불순물이 도입된 다결정 실리콘층(이하, 도핑된 폴리 실리콘층이라 칭함)으로 이루어져 있다.
게이트 전극층(7d)의 주위는 예를 들면 실리콘 산화막로 이루어지는 절연층(7e, 7f)에 의해 덮여 있다. 한 쌍의 소스/드레인 영역 중 한쪽(7a)에는 패드층(11)이 형성되어 있다. MOS 트랜지스터(7) 및 패드층(11)을 피복하도록 층간 절연층(2)이 형성되어 있다. 층간 절연층(2)은, 예를 들면 BPTEOS(Boro Phospho Tetra Ethyl 0rtho Silicate)로 이루어진다. BPTEOS란 TEOS(Tetra Ethyl Ortho Silicate)를 원료로 하여 B(붕소), P(인)를 갖도록 형성된 실리콘 산화막이다. 이 층간 절연층(2)에는 한 쌍의 소스/드레인 영역 중 다른 쪽(7b)에 도달하는 구멍(2a) 및 패드층(11)에 도달하는 구멍(2b)이 개구되어 있다. 그리고, 구멍(2a) 및 구멍(2b)의 각각에는 도전층(13, 15)이 각각 매립되어 있으며, 이들 도전층(13, 15) 각각은 예를 들면 도핑된 폴리 실리콘층으로 이루어져 있다. 층간 절연층(2) 상에는 비트선(17)이 형성되어 있고, 비트선(17)은 도전층(15) 및 패드층(11)을 거쳐서 MOS 트랜지스터(7)의 한 쌍의 소스/드레인 중 한쪽(7a)과 전기적으로 접속되어 있다.
층간 절연층(2) 및 비트선(17) 상에는, 예를 들면 BPTEOS로 이루어지는 층간절연층(3)과, 예를 들면 Si3N4로 이루어지는 층간 절연층(4)과, 예를 들면 BPTEOS로 이루어지는 층간 절연층(5)이 적층되어 있다. 이들 층간 절연층(3∼5)에는 도전층(13)에 도달하는 구멍이 형성되어 있다. 이 구멍은, 층간 절연층(3)에 형성된 부분(3a)과, 층간 절연층(4)에 형성된 부분(4a)과, 층간 절연층(5)에 형성된 부분(5a)을 갖고 있다. 구멍(3a, 4a, 5a) 중, 구멍의 부분(4a, 5a)과 구멍의 부분(3a)은 서로 직경이 다르고, 구멍의 부분(4a, 5a)은 구멍의 부분(3a)보다도 큰 직경을 갖고 있고, 구멍의 부분(3a)과 구멍의 부분(4a, 5a)의 경계에서 구멍의 직경이 불연속적으로 변화하고 있다. 구멍의 부분(3a)의 측벽면은 예를 들면 Si3N4로 이루어지는 절연층(3b)으로 덮여 있다.
캐패시터(19)는, 캐패시터 유전체층(19b)에 의해 서로 절연된 한 쌍의 전극인 저장 노드(19a)(캐패시터의 한 쪽 전극)와 셀 플레이트(19c)(캐패시터의 다른 쪽 전극)를 포함하고 있다. 캐패시터(19)의 한쪽 전극인 저장 노드(19a)는, 구멍(3a, 4a, 5a)의 내벽면을 따라 형성되어 있고, 도전층(13)에 전기적으로 접속되어 있다. 저장 노드(19a) 상에는, 캐패시터 유전체층(19b)과, 셀 플레이트(19c)가 적층되어 있다. 저장 노드(19a)는 예를 들면 불순물이 도입된 아몰퍼스 실리콘(이하, 도핑된 아몰퍼스 실리콘이라 칭함)으로 이루어진다. 캐패시터 유전체층(19b)은 예를 들면 Ta2O5로 이루어진다. 셀 플레이트(19c)는 예를 들면 TiN으로 이루어진다.
다음에 본 실시예의 제조 방법에 대하여 설명한다.
또, 본 실시예에 있어서는, 도 1a의 점선으로 둘러싸인 영역(30)에 대해서만 제조 방법을 설명한다.
도 2를 참조하여, 실리콘 기판(1)의 표면에는 MOS 트랜지스터(7)가 아래와 같이 형성된다. 즉, 실리콘 기판(1)의 표면에는, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연층(7c)이 형성되고, 이 게이트 절연층(7c) 상에 게이트 전극층(7d) 및 절연층(7f)이 형성된 후, 통상의 포토리소그래피 기술 및 에칭 기술에 의해 패터닝된다. 게이트 전극층(7d) 등을 마스크로 하여 실리콘 기판(1)으로 불순물이 주입됨으로써, 비교적 저농도의 불순물 영역(7b)이 형성된다.
게이트 전극층(7d)의 측벽을 피복하도록, 예를 들면 실리콘 산화막으로 이루어지는 사이드월 스페이서 형상의 절연층(7e)이 형성된다. 이 다음, 게이트 전극층(7d) 및 절연층(7e) 등을 마스크로 하여 실리콘 기판(1) 상에 불순물을 주입함으로써, 비교적 고농도의 불순물 영역(7b)이 형성된다. 이 비교적 고농도의 불순물 영역과 상술한 비교적 저농도의 불순물 영역으로, LDD 구조를 이루는 소스/드레인 영역(7a, 7b)이 형성된다. 이상과 같이 하여 MOS 트랜지스터(7)가 형성된다.
이렇게 하여 형성된 MOS 트랜지스터(7)를 피복하도록, 예를 들면 BPTEOS로 이루어지는 층간 절연층(2)이 형성된다. 그리고 층간 절연층(2)에 통상의 포토리소그래피 기술 및 에칭 기술에 의해 구멍(2a)이 개구되고, 개구된 구멍(2a)을 매립하도록 층간 절연층(2) 상에 예를 들면 도핑된 폴리 실리콘 등의 도전체(13)가 퇴적된다.
도 3을 참조하여, 화학 기계 연마나 에칭에 의해 층간 절연층(2) 상의 도전체(13)가 제거되어, 구멍(2a) 내에만 도전층(13)이 남게 된다.
도 4를 참조하여, 층간 절연층(2) 및 도전층(13) 상에 예를 들면 BPTEOS로 이루어지는 층간 절연층(3)이 적층되고, 통상의 포토리소그래피 기술 및 에칭기술에 의해 층간 절연층(3)에 도전층(13)에 도달하는 구멍(3a)이 형성된다. 이에 따라 도전층(13)에 도달하는 구멍(3a)을 갖는 층간 절연층(3)이 도전층(13) 상에 형성된다. 그리고 예를 들면 Si3N4로 이루어지는 절연층(3b)이 구멍(3a)의 저면 및 측면과, 층간 절연층(3)의 상면에 퇴적된다.
도 5를 참조하여, 절연층(3b)에 이방성 에칭이 실시되고, 그것에 의하여 구멍(3a)의 저면 및 층간 절연층(3) 상의 절연층(3b)이 제거되어서, 층간 절연층(3)의 상면과 도전층(13)의 상면이 노출되어, 구멍(3a)의 측면의 절연층(3b)만이 남게 된다. 그리고 층간 절연층(3)과, 구멍(3a)의 측면을 피복하는 절연층(3b)과, 도전층(13) 위에, 예를 들면 도핑된 폴리 실리콘으로 이루어지는 도전체가 퇴적되고, 화학 기계 연마, 에칭 등에 의해 층간 절연층(3)의 상면이 노출할 때까지 도전체가 제거된다. 이에 따라 구멍(3a) 안을 매립 매립층(21)이 형성된다.
도 6을 참조하여, 층간 절연층(3) 및 매립층(21) 상에, 예를 들면 Si3N4로 이루어지는 층간 절연층(4) 및 예를 들면 BPTEOS로 이루어지는 층간 절연층(5)이 적층된다. 통상의 포토리소그래피 기술 및 에칭 기술에 의해, 이들 층간 절연층(4, 5)에 구멍(3a)을 통하여, 또한 구멍(3a) 보다도 직경이 큰 구멍(4a, 5a)이 형성된다. 이에 따라, 매립층(21)의 상면이 노출된다.
도 7a를 참조하여, 노출된 매립층(21)의 도전체가 에칭 등에 의해 제거된다. 여기서, 매립층(21)이 도전체로 형성되어 있는 본 실시예에서는, 매립층(21)의 도전체가 완전히 제거될 필요는 없다. 매립층(21)의 도전체가 완전히 제거되지 않고 일부 남아 있는 경우의 구성을 도 7b에 나타낸다.
도 8을 참조하여, 구멍(3a, 4a, 5a)의 내벽면 및 층간 절연층(5) 상을 따르도록, 예를 들면 도핑된 아몰퍼스 실리콘으로 이루어지는 저장 노드(캐패시터의 한쪽 전극)용의 도전층(19a)이 퇴적된다. 도전층(19a)은 도전층(13)을 거쳐서 MOS 트랜지스터(7)의 소스/드레인의 다른 쪽(7b)과 전기적으로 접속된다. 이 도전층(19a)이 통상의 포토리소그래피 기술 및 에칭 기술에 의해 패터닝되어, 도핑된 아몰퍼스 실리콘으로 이루어지는 저장 노드(19a)가 형성된다. 구멍(4a, 5a)은, 구멍(3a)보다도 직경이 크고, 구멍(3a)과, 구멍(4a, 5a)과의 경계에서 구멍의 직경이 불연속적으로 변화하고 있기 때문에, 저장 노드(19a)는 그 경계부에서 단차 형상으로 되어있다. 또한, 도핑된 아몰퍼스 실리콘이 퇴적되면, 조면화(粗面化) 처리를 함으로써 저장 노드(19a)는 표면이 거칠어진다.
도 1a를 참조하여, 그 후, 저장 노드(19a) 상에 예를 들어 Ta2O5로 이루어지는 캐패시터 유전체층(19b)과 예를 들면 TiN으로 이루어지는 셀 플레이트(19c)가 적층되어, 캐패시터(19)가 형성된다. 여기에서, 도 7a의 공정에 있어서, 도 7b와 같이, 매립층(21)의 도전체가 완전히 제거되지 않고 일부 남는 경우에, 반도체 장치는 도 1b와 같은 구성으로 된다. 이상의 공정에 의해서, 캐패시터를 갖는 반도체 장치가 완선된다.
또, 본 실시예에 있어서, 층간 절연층(2∼5) 및 캐패시터 유전체층(19b)의 각각에 대해서는, 다른 재질의 절연체로 구성되더라도 좋다. 또한, 도전층(13) 및 매립층(21)의 각각은, 다른 재질의 도전체로 구성되더라도 좋다. 또한, 한쪽 전극(19a)으로서는 도핑된 아몰퍼스 실리콘이 이용되었지만, 다른 재질의 도전체라도 좋다.
또한, 구멍(4a, 5a)은, 구멍(3a)보다도 직경이 큰 경우에 대하여 나타냈지만, . 구멍(4a, 5a)의 직경과, 구멍(3a)의 직경이 불연속적이면 좋다.
본 실시예의 캐패시터를 갖는 반도체 장치 및 그 제조 방법에 있어서는, 매립층(21)이 제거되고, 이 부분에도 저장 노드(19a)와 셀 플레이트(19c)가 형성되어 있다. 따라서 제거된 매립층(21)만큼 캐패시터의 대향 면적이 증가한다.
또한, 저장 노드(19a)와 소스/드레인 영역(7b) 사이에는 도전층(13)이 마련된다. 이 때문에, 저장 노드(19a)에 막 절단 등이 발생하더라도, 저장 노드(19a)와 소스/드레인 영역(7b)의 전기적인 접속은 안정적으로 확보된다.
또한, 도전층(13)에 도달하는 구멍 중, 구멍의 부분(3a)과 구멍의 부분(4a, 5a)은 별도의 공정에서 형성되기 때문에, 구멍의 제 1 부분의 직경과 제 2 부분의 직경이 불연속적으로 변화하도록 형성하는 것이 가능하다. 구멍의 부분(3a)의 직경과 구멍의 부분(4a, 5a)의 직경이 불연속적으로 변화하도록 형성되면, 구멍의 부분(3a)과 구멍의 부분(4a, 5a)과의 경계선에 단차가 가능하다. 이 때문에, 구멍의 내벽을 따라 형성되는 저장 노드(19a)에도 단차가 발생하여, 저장 노드(19a)와 셀플레이트(19c)의 대향 면적이 그 단차만큼 증가한다. 또한, 저장 노드(19a)가 도핑된 아몰퍼스 실리콘에 의해서 형성되면, 조면화 처리를 실시함에 따라 저장 노드(19a)는 표면이 거칠어지기 때문에 대향 면적이 증가한다. 이상으로부터 캐패시터 용량이 증가한다.
또한, 본 실시예에서의 캐패시터를 갖는 반도체 장치에 있어서는, 구멍(3a, 4a, 5a)이 형성되는 절연층은 단일층의 층간 절연층으로 이루어져 있더라도 좋고, 도 1등에 도시된 바와 같이, 예를 들면 3층의 층간 절연층(3∼5)으로 이루어져 있더라도 좋다. 구멍(3a, 4a, 5a)이 형성되는 절연층을 층간 절연층(3∼5)에 의해 형성하는 경우, 구멍(3a, 4a, 5a)의 직경이 작은 부분(3a)을 층간 절연층(3)에 형성하고, 직경이 큰 구멍의 부분(4a, 5a)을 층간 절연층(4, 5)에 형성하는 것이 바람직하다.
이에 따라, 구멍의 부분(3a)과 구멍의 부분(4a, 5a)의 경계선에서 용이하게 단차를 이룰 수 있다. 따라서, 용이하게 캐패시터 용량이 증가된다. 또, 구멍의 부분(4a, 5a)이 형성되는 층간 절연층(4, 5)은 단일층의 층간 절연층으로 이루어져 있고, 구멍의 부분(3a)이 형성되는 층간 절연층(3)과 다른 층으로 이루어져 있더라도 좋다.
또한, 구멍의 부분(3a)보다도 구멍의 부분(4a, 5a)의 직경을 크게함으로써 구멍의 상부의 개구가 커지기 때문에, 어스펙트비가 커지고, 이에 따라 캐패시터의 저장 노드(19a)가 형성될 때의 피복성이 양호하여 진다.
또한, 본 실시예에서의 캐패시터를 갖는 반도체 장치의 제조 방법에 있어서바람직하게는, 매립층은 도전체로 형성되어 있다. 이에 따라, 다른 플러그층 등의 도전층과 동시에 매립층을 형성할 수 있게 되어, 제조 공정의 증가를 억제할 수 있다.
본 실시예에서의 캐패시터를 갖는 반도체 장치에 있어서 바람직하게는, 도전층(13)과 저장 노드(19a) 사이에 위치하고, 또한 도전층(13)과 저장 노드(19a) 쌍방에 전기적으로 접속된 매립층(21)을 더 구비한다.
이에 따라, 매립층(21)이 제거되는 공정에 있어서, 도 7b와 같이 매립층(21)이 완전히 제거되지 않아도, 그 후 공정에서 형성되는 저장 노드(19a)와 남겨진 매립층(21)이 도 1b와 같이 전기적으로 접속되기 때문에, 도전층(13)과 저장 노드(19a)의 전기적인 접속에 영향이 없다. 따라서, 매립층(21)의 에칭 제어가 용이해진다.
(실시예 2)
도 9를 참조하여, 본 실시예의 구성은, 실시예 1의 구조와 비교하여 이하의 점에서 다르다. 즉, 도전층(13)이 구멍(3a, 4a, 5a)을 통하는 오목부(13a)를 갖고 있고, 그 오목부(13a)의 내벽면을 따라 저장 노드(19a)가 형성되어 있으며, 그 오목부(13a) 내에서 저장 노드(19a)와 셀 플레이트(19c)가 서로 대향하고 있다.
또, 이외의 구성에 대해서는, 상술한 실시예 1의 구성과 거의 동일하므로, 동일한 부재에 있어서는 동일한 부호를 부여하고, 그 설명을 생략한다.
다음에 본 실시예의 제조 방법에 대하여 설명한다.
또, 본 실시예에서는, 도 9의 점선으로 둘러싸인 영역(30)에 대해서만 제조 방법을 설명한다.
본 실시예의 제조 방법은, 우선 도 2∼도 6에 나타내는 실시예 1의 제조 공정과 동일한 제조 공정을 거친다. 따라서 그 설명을 생략한다.
이 다음, 도 6을 참조하여, 도전체로 이루어지는 매립층(21) 및 도전층(13)이 에칭에 의해 제거된다. 이에 따라, 도 10에 도시하는 바와 같이 도전층(13)에 구멍(3a, 4a, 5a)을 통하는 오목부(13a)가 형성된다. 본 실시예에서 가장 주목해야 할 것은, 매립층(21)에 더하여, 또한 도전층(13)까지도 제거되는 점이다.
여기서, 매립층(21)의 도전체 및 도전층(13)이, 예를 들면 도핑된 폴리 실리콘 등의 동일한 도전체로 함께 형성되어 있으면, 에칭 시간을 실시예 1의 경우보다도 길게함으로써, 매립층(21)과 동시에 도전층(13)이 에칭될 수 있다. 한쪽 에칭 시간이 지나치게 길면, 도전층(13) 하부의 도전층이 남지 않고, MOS 트랜지스터(7)의 소스/드레인의 다른 쪽(7b)이 노출되어 버린다. 그렇다면, 이 위에 형성되는 저장 노드(19a)(도 9)가 선이 절단된 경우에, 저장 노드(19a)와 MOS 트랜지스터(7)의 소스/드레인의 다른 쪽(7b)과의 전기적인 접속이 확보되지 않아, 바람직하지 못하다. 따라서, 도전층(13)이 에칭되고, 또한 MOS 트랜지스터(7)의 소스/드레인의 다른 쪽(7b)이 노출되지 않는 에칭 시간이 선택된다. 이에 따라, 도전층(13)은 구멍(3a, 4a, 5a)을 통하는 오목부(13a)를 갖는다.
도 11을 참조하여, 구멍(3a, 4a, 5a)의 내벽과 도전층(13)의 오목부(13a)의 내벽과 층간 절연층(5) 상을 따르도록, 예를 들면 도핑된 아몰퍼스 실리콘으로 이루어지는 저장 노드(19a)가 퇴적된다. 이에 따라, 저장 노드(19a)는 도전층(13)의 바닥부을 거쳐서 MOS 트랜지스터(7)의 소스/드레인의 다른 쪽(7b)과 전기적으로 접속된다.
이 때, 구멍(4a, 5a)은 구멍(3a)보다도 직경이 크고, 구멍(3a)과 구멍(4a, 5a)의 경계에서 구멍의 직경이 불연속적으로 변화하고 있기 때문에, 저장 노드(19a)는 구멍(3a)의 상부에서 단차 형상으로 되어있다. 또한, 저장 노드(19a)로서 도핑된 아몰퍼스 실리콘을 퇴적하여, 조면화 처리를 함으로써, 저장 노드(19a)는 표면이 거칠어진다.
도 9를 참조하여, 그 후, 저장 노드(19a) 상에 예를 들면 Ta2O5로 이루어지는 캐패시터 유전체층(19b)과 예를 들면 TiN 으로 이루어지는 셀 플레이트(19c)가 적층되어, 캐패시터(19)가 형성된다. 이상의 공정에 의해, 캐패시터를 갖는 반도체 장치가 완성된다.
또, 본 실시예에서, 층간 절연층(2∼5) 및 캐패시터 유전체층(19b)에 대해서는, 다른 재질의 절연체로 구성되더라도 좋다. 또한, 도전층(13) 및 매립층(21) 각각은, 다른 도전체로 구성되더라도 좋다. 또한, 한쪽 전극(19a)으로서는 도핑된 아몰퍼스 실리콘이 이용되었지만, 다른 재질의 도전체라도 좋다.
또한, 구멍(4a, 5a)은 구멍(3a)보다도 직경이 큰 경우에 대하여 나타냈지만, . 구멍(4a, 5a)의 직경과 구멍(3a)의 직경이 불연속이면 된다.
본 실시예에서의 캐패시터를 갖는 반도체 장치에 따르면, 실시예 1의 효과에더하여 이하의 효과를 더 갖는다.
도전층(13)에 오목부(13a)가 형성되고, 이 오목부(13a) 내에도 캐패시터의 저장 노드(19a)와 셀 플레이트(19c)가 대향한다. 따라서, 캐패시터의 대향 면적이 오목부(13a)만큼 더 증대되어, 캐패시터 용량이 증가한다. 한쪽 오목부(13a)의 바닥부에는 도전층(13)이 남아 있기 때문에, 저장 노드(19a)와 소스/드레인 영역(7b)의 전기적인 접속을 안정적으로 확보할 수 있다.
(실시예 3)
실시예 1에서는, 도 1에 도시하는 바와 같이 구멍의 부분(3a)의 측벽은 절연층(3b)으로 덮여 있지만, 본 실시예에서는, 도 12에 도시하는 바와 같이 그와 같은 절연층(3b)이 마련되지 않는다.
또, 그 밖의 구성에 대해서는, 상술한 실시예 1의 구성과 거의 동일하므로, 동일한 부재에 있어서는 동일한 부호를 부여하고, 그 설명을 생략한다.
다음에 본 실시예의 제조 방법에 대하여 설명한다.
또, 본 실시예에서는, 도 12의 점선으로 둘러싸인 영역(30)에 대해서만 제조 방법을 설명한다.
본 실시예의 제조 방법은, 우선 도 2, 도 3에 나타내는 실시예 1의 제조 공정과 동일한 제조 공정을 거친다. 따라서 그 설명을 생략한다.
그 후, 도 13을 참조하여, 층간 절연층(2) 및 도전층(13) 상에 예를 들면 BPTEOS로 이루어지는 층간 절연층(3)이 적층되고, 통상의 포토리소그래피 기술 및에칭 기술에 의해, 도전층(13)에 도달하는 구멍(3a)이 형성된다. 이에 따라 도전층(13)에 도달하는 구멍(3a)을 갖는 층간 절연층(3)이 형성된다. 본 실시예에서 특히 주목해야 할 것은, 예를 들면 Si3N4으로 이루어지는 절연층이 구멍(3a)을 매립하도록 층간 절연층(3) 및 도전층(13) 상에 퇴적된다. 그리고, 화학 기계 연마, 에칭 등에 의해 층간 절연층(3) 상의 절연체가 제거된다. 이에 따라 구멍(3a) 내를 매립하는 매립층(21)이 형성된다.
도 14를 참조하여, 층간 절연층(3) 및 매립층(21) 상에, 예를 들면 Si3N4로 이루어지는 층간 절연층(4) 및 예를 들면 BPTEOS로 이루어지는 층간 절연층(5)이 적층되고, 통상의 포토리소그래피 기술 및 에칭 기술에 의해, 층간 절연층(4)을 노출하도록 구멍(5a)이 형성된다.
도 15를 참조하여, 통상의 포토리소그래피 기술 및 에칭 기술에 의해, 구멍(5a)에 의해서 노출된 층간 절연층(4)에 구멍(4a)이 개구되고, 구멍(3a)에 매립된 매립층(21)의 절연체가 에칭 등에 의해 제거된다. 본 실시예에서는, 층간 절연층(4)과 매립층(21)이 모두 절연체로 구성되어 있기 때문에, 하나의 제거 공정에서 구멍(4a)의 개구 및 매립층(21)의 제거가 이루어진다.
그리고, 구멍(3a, 4a, 5a)의 내벽면 및 층간 절연층(5) 상을 따르도록, 예를 들면 도핑된 아몰퍼스 실리콘으로 이루어지는 저장 노드(19a)가 퇴적된다. 이에 따라 저장 노드(19a)는 도전층(13)을 거쳐서 MOS 트랜지스터(7)의 소스/드레인의 다른 쪽(7b)과 전기적으로 접속된다.
이 때, 구멍(4a, 5a)은 구멍(3a)보다도 직경이 크고, 구멍(3a)과 구멍(4a, 5a)의 경계에서 구멍의 직경이 불연속적으로 변화하고 있기 때문에, 저장 노드(19a)는 구멍(3a)의 상부에서 단차 형상으로 되어있다. 또한, 저장 노드(19a)로서 도핑된 아몰퍼스 실리콘을 퇴적하여, 조면화 처리를 함으로써, 저장 노드(19a)는 표면이 거칠어진다.
도 12를 참조하여, 그 후, 저장 노드(19a) 상에 예를 들면 Ta2O5로 이루어지는 캐패시터 유전체층(19b)과 예를 들면 TiN 으로 이루어지는 셀 플레이트(19c)가 적층되어, 캐패시터(19)가 형성된다. 이상의 공정에 의해, 캐패시터를 갖는 반도체 장치가 완성된다.
또, 본 실시예에서, 매립층(21), 층간 절연층(2∼5), 캐패시터 유전체층(19b)에 대해서는, 다른 재질의 절연체로 구성되더라도 좋다. 또한, 도전층(13)은, 다른 재질의 도전체로 구성되더라도 좋다. 또한, 한쪽 전극(19a)으로서는 도핑된 아몰퍼스 실리콘이 이용되었지만, 다른 재질의 도전체라도 좋다.
또한, 구멍(4a, 5a)은 구멍(3a)보다도 직경이 큰 경우에 대하여 나타냈지만, 구멍(4a, 5a)의 직경과 구멍(3a)의 직경이 불연속이면 된다.
본 발명에 있어서의 캐패시터를 갖는 반도체 장치의 제조 방법에 있어서는, 매립층은 절연층으로 형성되어 있다. 이에 따라, 제 2 절연층(층간 절연층(4))과 제 1 구멍(구멍(3a))을 매립하는 매립층이 모두 절연체로 이루어지기 때문에, 제 2 구멍(구멍(4a))을 갖는 제 2 절연층의 형성 공정 및 매립층의 제거 공정이 하나의제거 공정에서 이루어진다.
본 발명에 따르면, 캐패시터 하부 전극(저장 노드)의 전기적인 접속을 안정적으로 확보하면서, 캐패시터 용량을 증가시킬 수 있는 캐패시터를 갖는 반도체 장치를 제공할 수 있다.

Claims (3)

  1. 서로 절연된 한 쌍의 전극을 포함하는 캐패시터를 갖는 반도체 장치로서,
    제 1 도전층과,
    상기 제 1 도전층 상에 형성되고, 상기 제 1 도전층에 도달하는 구멍을 갖는 절연층을 구비하되,
    상기 구멍은 서로 직경이 다른 제 1 부분과 제 2 부분을 갖고, 상기 제 1 부분과 상기 제 2 부분의 경계에서 상기 구멍의 직경이 불연속적으로 변화되어 있으며, 또한,
    상기 구멍의 내벽면을 따라 형성되고, 또한 상기 제 1 도전층에 전기적으로 접속된 상기 캐패시터의 한쪽 전극을 구비한, 캐패시터를 갖는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연층은, 제 1 절연층과, 상기 제 1 절연층 상에 형성된 제 2 절연층을 갖고,
    상기 구멍의 상기 제 1 부분은 상기 제 1 절연층에 형성되어 있고,
    상기 구멍의 상기 제 2 부분은 상기 제 2 절연층에 형성되어 있으며, 또한 상기 제 1 부분보다도 큰 직경을 갖고 있는, 캐패시터를 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 도전층과 상기 한쪽 전극 사이에 위치하고, 또한 상기 제 1 도전층과 상기 한쪽 전극의 쌍방에 전기적으로 접속된 제 2 도전층을 더 구비하는 것을 특징으로 하는, 캐패시터를 갖는 반도체 장치.
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