JP2004111826A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ボディ部の電位を低く抑え込む新規な構造を提案するとともに、回路動作的工夫により動作性能の向上を可能とする、半導体装置およびその製造方法を提供する
【解決手段】ボディ線（ＢＤＬ）という配線が設けられ、メモリセルトランジスタ１００Ａのボディ部がこのボディ線（ＢＤＬ）に接続され、ボディ線に接続されたボディ部制御装置によりボディ部の電位が制御されている。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置およびその製造方法に関し、より特定的には、半導体装置の動作特性の向上を図る、半導体装置の構造およびその構造を得るための製造方法に関する。
【０００２】
【従来の技術】
従来のＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）型ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セル１００Ｂの回路図を図２６に示す。従来のメモリセルトランジスタは、ｎチャンネル型ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１００からなり、このｎチャンネル型ＭＯＳトランジスタ１００の一方には、メモリセルキャパシタ１０１が接続されている。ｎチャンネル型ＭＯＳトランジスタ１００の他方には、ビット線（ＢＬ）が接続されている。動作としては、ｎチャンネル型ＭＯＳトランジスタ１００のゲートノードであるワード線（ＷＬ）を制御して、ビット線（ＢＬ）より電荷をメモリセルキャパシタ１０１に蓄えて、セルデータとして保存する。
【０００３】
次に、ＳＯＩ型メモリセルトランジスタを採用したＤＲＡＭセル１００Ｃの断面構造を図２７に示す。シリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が形成され、このシリコン酸化膜２上にメモリトランジスタが設けられている。シリコン酸化膜２の主表面には、ｐ型のボディ部３を挟む一対のｎ型不純物領域４，５が設けられている。ボディ部３の上には、ゲート酸化膜を介在してワード線（ＷＬ）ノードのゲート電極６が設けられている。ｎ型不純物領域４には、層間絶縁膜１４内に設けられたコンタクトプラグ１３を介在してビット線１５が接続されている。ｎ型不純物領域５には、層間絶縁膜１４内に設けられたコンタクトプラグ８を介在して、メモリセルキャパシタ１２が接続されている。メモリセルキャパシタ１２は、ストレージノード（下部電極）９、誘電体膜１０、およびセルプレート（上部電極）１１を有している。
【０００４】
ＳＯＩ型メモリセルトランジスタにおいて、ｐｎ接合部はｐ型のボディ部３とｎ型不純物領域４，５との界面だけであるため、通常のバルク型メモリトランジスタより寄生容量が小さく、低消費、高速化に優れている。また、メモリチップでは重要な要素であるソフトエラー耐性も、シリコン酸化膜２のバリア効果により、通常のバルク型メモリトランジスタより優れている。
【０００５】
【発明が解決しようとする課題】
しかし、図２７に示されるように、ＳＯＩ型メモリセルトランジスタは、ボディ部３が他のノードと接続されていない、いわゆるフローティング構造であるため、ビット線（ＢＬ）１５側およびストレージノード（ＳＮ）９側の接合リーク電流により、ボディ部３に電荷が蓄積される。そのため、図２８に示すように、ＳＯＩ型メモリセルトランジスタのボディ部の電位が上昇し、チャネルリークの増加を誘発し、最終的にはＤＲＡＭセルのリフレッシュ特性を悪化させるという問題点が存在した。
【０００６】
これまでは、電荷が溜まったボディ部３の電位は、ビット線振幅によって電荷引出しを行ない、ボディ部３の電位を定期的に低下（安定化）させる手法（ボディリフレッシュ）や、図２９の断面図および図３０の回路モデル図に示されるＤＲＡＭセル１００Ｄに採用されるメモリセルトランジスタのように、ボディ部３の裏側（シリコン酸化膜２のボディ部３よりも深い領域）にゲートノード領域（ＢＧ）２１を設け、ボディ部３の電位を低く抑え込む手法により、ボディ部３の安定化が行なわれている。
【０００７】
しかし、ボディ部３がフローティング構造であることに変わりなく、図２８のようにボディ部３の電位は接合リークで浮きあがり、上記各手法は、本質的な問題の解決には至っていないのが現状であった。
【０００８】
したがって、本発明は上記課題を解決するためになされたものであり、ボディ部の電位を低く抑え込む新規な構造を提案するとともに、回路動作的工夫により動作性能の向上を可能とする、半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明に基づいた半導体装置においては、シリコン基板上に絶縁層を介在して設けられ、上記絶縁層の上にゲート絶縁膜を介在して設けられるゲート電極、および上記絶縁層中に設けられる一対の不純物領域を有するトランジスタを備える半導体装置であって、上記一対の不純物領域に挟まれる領域からなるボディ部と、上記ボディ部に接続される埋め込みボディ線と、上記ゲート電極に印加する電位に関連して、上記ボディ部に印加する電位を制御するため、上記埋め込みボディ線に接続されるボディ部制御手段とを備える。
【００１０】
この構成により、ボディ部の電位がボディ部制御手段により制御することが可能となり、従来の半ＳＯＩ構造の導体装置で問題となっていたボディ部の電位の浮き上がりを解消することが可能になる。
【００１１】
また、好ましい形態として、当該半導体装置は、各々が上記トランジスタを含む複数のメモリセルがマトリクス状に配置される、ダイナミック・ランダム・アクセス・メモリであり、上記ゲート電極は、ワード線からなり、上記埋め込みボディ線は、上記ワード線と平行となるように配置される。
【００１２】
この構成により、上述したように、ボディ部の電位の浮き上がりを解消することが可能になることから、ダイナミック・ランダム・アクセス・メモリの動作特性の信頼性の向上を図ることが可能になる。
【００１３】
また、好ましい形態として、上記埋め込みボディ線は、共通の前記ワード線によって選択される複数の上記メモリセルの上記トランジスタの上記ボディ部毎に接続される。これにより、他の非活性メモリセルトランジスタボディ電位を浮かしデータ保持特性に悪影響をおよぼすことがない。つまり、ＳＯＩ構造のトランジスタの高速性を保ちながら、バルク型ダイナミック・ランダム・アクセス・メモリのデータ保持特性を持つことが可能となる。
【００１４】
また、好ましい形態として、上記埋め込みボディ線は、隣接する埋め込みボディ線同士は、相互に絶縁膜により分離されている。
【００１５】
また、好ましい形態として、上記埋め込みボディ線は、上記絶縁層の深さ方向において、上記一対の不純物領域よりも深い位置に埋めこまれる配線層からなる。この構成により、メモリセルトランジスタの活性領域に隣接する必要がなく、通常のワード線と同じ形態の埋め込みボディ線を用いることができる。その結果、通常のＤＲＡＭセルで用いられているアレイ構成を、何ら支障なく実現させることが可能となる。
【００１６】
また、好ましい形態として、上記埋め込みボディ線は、シリコン単結晶またはシリコン多結晶からなる。
【００１７】
また、上記半導体装置において、さらに好ましい形態として、上記ボディ部の電位は、上記ボディ部制御手段により、上記ワード線の印加電位が非活性時には第１電位に制御され、上記ワード線の印加電位が活性時には上記第１電位よりも高い第２電位に制御される。
【００１８】
これにより、ワード線の印加電位が非活性時には、埋め込みボディ線に印加する電位を、たとえば第１電圧（例えば−１．０Ｖ）という低い電位に設定することで、浮遊ボディ効果によるボディ部電位が浮き、データ保持特性を劣化する問題は解消されることになる。また、ワ一ド線の印加電位が活性時には、埋め込みボディ線に印加する電位を、スタンバイ時に固定する第１電圧より高い第２電位（例えば、０Ｖ）に設定する。この動作により、トランジスタのしきい値電圧（Ｖｔｈ）を下げる結果となり、駆動能力を引き上げ、データの高速読み出しと書き込みが期待できる。
【００１９】
また、好ましい形態として、上記第１電位は０Ｖ以下であり、上記第２電位は、０Ｖ以上である。
【００２０】
また、好ましい形態として、上記ボディ部の電位は、上記ボディ部制御手段により、第１電位に固定される。これにより、たとえば、スタンバイなどの静的な状態では、ボディ部は第１電位（たとえば、−１．０Ｖ）という深い電位に固定されており、ボディ部の電位の浮きは発生しない。一方、ワード線が活性化する時は、その選択されたセルのボディ部のみ、一瞬、電位が浮きあがり、高速アクセス動作に貢献することが可能になる。
【００２１】
この発明に基づいた半導体装置の製造方法においては、第１のシリコン基板の上に絶縁膜を形成し、この絶縁膜の上にシリコン層を形成する工程と、上記シリコン層の所定領域に分離絶縁層を形成し、埋め込みボディ線となる領域を規定する工程と、上記埋め込みボディ線となる領域に不純物を導入し、埋め込みボディ線を完成させる工程と、上記絶縁膜の表面に第２のシリコン基板を貼り合せる工程と、上記第２のシリコン基板の膜厚さを削減して、新しいシリコン表面を形成する工程と、上記新しいシリコン表面上に、上記埋め込みボディ線よりも上層に位置する一対の不純物領域、および上記埋め込みボディ線と同一方向に延びるゲート電極を備えるトランジスタを形成する工程とを備える。
【００２２】
上記半導体装置の製造方法によれば、最初の埋め込みボディ線の形成プロセスを追加するだけで、通常の半導体装置の製造プロセスをそのまま適用することが可能となる。
【００２３】
また、好ましい形態として、上記第２のシリコン基板の膜厚さを削減する工程は、上記第２のシリコン基板の所定深さに水素を導入して、上記第２のシリコン基板を壁壊させて、上層側の基板を取除く工程を含む。
【００２４】
また、他の好ましい形態として、上記第２のシリコン基板の膜厚さを削減する工程は、上記第２のシリコン基板の表面を、ケミカル・メカニカル・ポリッシング法を用いて研磨する工程を含む。
【００２５】
【発明の実施の形態】
以下、この発明に基づいた各実施の形態における半導体装置およびその製造方法について、図を参照しながら説明する。
【００２６】
（実施の形態１）
まず、図１〜図３を参照して、実施の形態１における半導体装置の構造について説明する。なお、図１は、本実施の形態における半導体装置の回路モデル図であり、図２は、本実施の形態における半導体装置のワード線の電位とボディ線の電位とのタイミングチャートを示す図であり、図３は、本実施の形態における半導体装置のＶｂｓ（ボディ線印加電圧）とＶｔｈ（しきい値電圧）との関係を示す図である。なお、上記従来の技術で述べたＤＲＡＭセルに適用されるメモリセルトランジスタの構成要素と同一部分には、同一の参照番号を付し、重複する説明は繰返さないこととする。
【００２７】
まず、図１を参照して、本実施の形態における半導体装置は、従来のメモリセルトランジスタの構成要素との相違点としては、ボディ線（ＢＤＬ）という配線が設けられ、メモリセルトランジスタ１００Ａのボディ部がこのボディ線に接続され、ボディ線に接続されたボディ部制御装置３６によりボディ部の電位が制御されている点にある。
【００２８】
ボディ線（ＢＤＬ）は、図１に示すように、ワード線（ＷＬ）線と同方向に同じピッチで配線され、ワード線（ＷＬ）で選択される各メモリセルトランジスタ１００Ａのボディ部が接続されている。
【００２９】
ボディ部の電位の制御については、ボディ線（ＢＤＬ）電位を、図２に示すように、第１電位と第２電位との間を振幅するように制御する。具体的には、ワード線（ＷＬ）の印加電位が非活性（スタンバイ）時には、ボディ線（ＢＤＬ）に印加する電位は、負電圧（例えば−１．０Ｖ）という低い電位（第１電位）に設定することで、浮遊ボディ効果によるボディ部電位が浮き、データ保持特性を劣化する問題は解消されることになる。
【００３０】
ワ一ド線（ＷＬ）の印加電位が活性（アクティブ）時には、ボディ線（ＢＤＬ）に印加する電位は、スタンバイ時に固定する負電圧より高い電位（例えば、０Ｖ）に設定する（第２電位）。この動作は図３に示されるように、メモリセルトランジスタ１００Ａのしきい値電圧（Ｖｔｈ）を下げる結果となり、駆動能力を上げ、データの高速読み出しと書き込みが期待できる。
【００３１】
さらに、メモリセルトランジスタ１００Ａのしきい値電圧を下げることは、ワード線のＨｉｇｈレベル（Ｖｐｐ）を下げることを可能とするため、メモリセルトランジスタの信頼性の向上を図ることが可能になる。また、ボディ線（ＢＤＬ）はワード線（ＷＬ）で選択されるのと同じセルのみ接続すように制御することで、選択されていない他のメモリセルトランジスタ１００Ａが活性化（０Ｖ）することはないため、他の非活性メモリセルトランジスタ１００Ａのボディ電位を浮かしデータ保持特性に悪影響をおよぼすことがない。つまり、ＳＯＩトランジスタの高速性を保ちながら、バルクＤＲＡＭのデータ保持特性を持つことが可能となる。
【００３２】
（ボディ線ドライバ回路の具体例）
ここで、ボディ線回路の具体例について、図４から図７を参照して説明する。なお、図４は、ボディ線回路を示す概念図であり、図５は、レベルシフタ（１）の回路図であり、図６は、レベルシフタ（２）の回路図であり、図７は、ボディ線回路の変形例を示す概念図である。
【００３３】
ボディ線（ＢＤＬ）の電位は、ワード線（ＷＬ）が活性時には０Ｖ、ワード線（ＷＬ）が非活性時には−１．０Ｖとなる。したがって、ボディ線ドライバ回路からの電位振幅は、Ｈレベル：０Ｖ、Ｌレベル：−１．０Ｖである必要がある。
【００３４】
ワード線（ＷＬ）を活性化するための信号は、通常、０（Ｖ）〜Ｖｄｄ（Ｖ）振幅の信号を０（Ｖ）〜Ｖｂｂ（Ｖ）振幅の信号へとレベル変化させて、ＷＬ信号としている。よって、元信号の０（Ｖ）〜Ｖｄｄ（Ｖ）振幅の信号を用いて、たとえば図４に示す回路構成により、ボディ信号を発生させる。
【００３５】
ここで、図４において、レベルシフタ［１］３０１は、０（Ｖ）〜Ｖｄｄ（Ｖ）振幅の信号を、Ｖｂｂ（Ｖ）（−１．０Ｖ）〜Ｖｄｄ（Ｖ）振幅の信号へ変換をかける回路である（図５参照）。また、レベルシフタ［２］３０２は、Ｖｂｂ（Ｖ）〜Ｖｄｄ（Ｖ）振幅の信号を、Ｖｂｂ（Ｖ）〜０（Ｖ）振幅の信号へ変換をかける回路である（図６参照）。よって、元信号の０（Ｖ）〜Ｖｄｄ（Ｖ）振幅の信号から、０（Ｖ）〜Ｖｂｂ（Ｖ）振幅の信号が得られることになる。
【００３６】
なお、図４に示すボディ線回路において、レベルシフタ［１］３０１およびレベルシフタ［２］３０２が、レベル変換を主目的としているため、トランジスタサイズが小さい場合がある。この場合には、ボディ線（ＢＤＬ）への寄生負荷が大きくなる場合が考えられるため、たとえば、図７に示すように、レベルシフタ［２］３０２のあとに、大きな寄生負荷をドライブするためのインバータ３０３，３０４を設けることも可能である。
【００３７】
（実施の形態２）
次に、実施の形態２として、上記実施の形態１における動作原理を採用したＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のアレイ構成について、図８を参照して説明する。図８中において、丸印付部にはメモリセルトランジスタ１００Ａがマトリクス状に設けられている。このメモリセルトランジスタ１００Ａは、メモリセルセンスアンプ（ＳＡ）３１〜３４に繋がる、ビット線対（３１ａ〜３４ａ）とワード線（ＷＬ１〜ＷＬ５）の交差部に存在する。図８に示す配置は、セルハーフピッチでの折返しビット線構成のアレイを一例に挙げている。
【００３８】
ワード線（ＷＬ１〜ＷＬ５）には、それぞれのワード線（ＷＬ１〜ＷＬ５）を駆動するためのワードドライバ（ＷＤ）３５が接続配置され、ワード線（ＷＬ１〜ＷＬ５）に平行に配置されるボディ線（ＢＤＬ１〜ＢＤＬ５）には、それぞれのボディ線（ＢＤ１〜ＢＤ５）を駆動するボディドライバ（ＢＤ）３６が接続配置されている。隣接するボディ線（ＢＤ１〜ＢＤ５）同士は、ワード線（ＷＬ１〜ＷＬ５）と同様に、相互に絶縁膜により分離されている。ボディ線（ＢＤ１〜ＢＤ５）は、ワード線（ＷＬ１〜ＷＬ５）によって選択されるメモリセルトランジスタ１００Ａのボディ部にのみ接続される。上記アレイ構成を採用することによって、上記実施の形態１で説明したボディ線（ＢＤＬ）付きのＤＲＡＭのアレイが実現可能となる。
【００３９】
（実施の形態３）
次に、上記実施の形態２におけるボディ線（ＢＤＬ）付きのＤＲＡＭアレイに採用されたセルハーフピッチのレイアウトの構造について、図９〜図１２を参照して説明する。なお、図９は、セルハーフピッチのレイアウトの構造を示す部分拡大平面図であり、図１０は、図９中Ｘ−Ｘ線矢視断面図であり、図１１は、図９中ＸＩ−ＸＩ線矢視断面図であり、図１２は、図９中ＸＩＩ−ＸＩＩ線矢視断面図である。
【００４０】
まず、図９を参照して、平面形状が凸型の活性領域４０を有し、縦方向（活性領域４０の凸部領域４０ａが延びる方向）に沿って、ワード線（ＷＬ）が所定の間隔で配線されている。活性領域４０の凸部領域４０ａに示される白抜き丸印４１はビット線（ＢＬ）とのコンタクト領域を示し、活性領域４０内の黒塗り丸印４２はセルキャパシタのストレージノードとのコンタクト領域を示している。なお、図９には図示していないが、ビット線（ＢＬ）はワード線（ＷＬ）に対して直交する方向（横方向）配線されている。また、本実施の形態におけるボディ線（ＢＤＬ）は、縦方向に走っているワード線（ＷＬ）と、平面的に見てほぼ同じ位置に、ワード線（ＷＬ）と同方向に埋め込み配線されている。
【００４１】
次に、図１０〜図１２を参照して、断面構造について説明する。ワード線（ＷＬ）は、シリコン基板１上に形成されたシリコン酸化膜（ＳｉＯ２）２の上において、ゲート酸化膜７を介在して配線されている。ワード線（ＷＬ）は、シリコン酸化膜２の上において、等間隔に配置されている。シリコン酸化膜２の主表面において、ワード線（ＷＬ）を両側から挟み込むようにｎ−型不純物領域４３が設けられている箇所は、ワード線（ＷＬ）をゲート電極、ｎ−型不純物領域４３をソース／ドレイン領域とするメモリセルトランジスタが構成されている。
【００４２】
ゲート電極を構成するワード線（ＷＬ）を挟んで一方のｎ−型不純物領域４３には、セルキャパシタのストレージノードに接続されるコンタクト電極４２ｐが接続され、他方のｎ−型不純物領域４３にはビット線（ＢＬ）に接続されるコンタクト電極（図示省略）が接続される。
【００４３】
ｎ−型不純物領域４３により挟まれたｐ型不純物領域がボディ部３３を構成し、このボディ部３３の不純物拡散深さは、ｎ−型不純物領域４３の不純物拡散深さよりも、深い領域にまで延びるように形成されている。
【００４４】
図１２に示すように、シリコン酸化膜２中において、ボディ部３３よりも深い領域に、ワード線（ＷＬ）が延びる方向と同一方向に、埋め込みボディ線（ＢＤＬ）３７が形成されている。
【００４５】
このように、ボディ線（ＢＤＬ）３７を埋め込み配線とすることで、メモリセルトランジスタの活性領域に隣接する必要がなく、通常のワード線（ＷＬ）と同じ形態のボディ線（ＢＤＬ）を用いることができる。その結果、通常のＤＲＡＭセルで用いられているハーフピッチセルというアレイ構成を、何ら支障なく実現させることが可能となる。
【００４６】
（実施の形態４）
次に、実施の形態４として、上記実施の形態３として説明した、埋め込みボディ線（ＢＤＬ）を備えたメモリセルトランジスタの製造工程について、図１３〜図２２を参照して説明する。なお、図１３〜図２２は、図１０に示すメモリセルトランジスタの断面構造にしたがった製造工程を示すものである。
【００４７】
図１３を参照して、第１のシリコン基板１上に、シリコン酸化膜（ＳｉＯ２）２を形成し、さらに、そのシリコン酸化膜（ＳｉＯ２）２上に、シリコン層（Ｓｉ）４０を形成して、ベア（ｂａｒｅ）ＳＯＩウエハを形成する。その後、図１４を参照して、シリコン層の所定領域４０を酸化して、分離絶縁層としてのシリコン酸化膜（ＳｉＯ２）２を形成し、たとえば、膜厚さ約１００ｎｍの埋め込みボディ線（ＢＤＬ）３７となる領域を規定する。その後、図１５を参照して、埋め込みボディ線（ＢＤＬ）３７となる領域にのみ、ｐ型不純物（Ｂ，ＢＦ２等）を導入して、埋め込みボディ線（ＢＤＬ）３７を完成させる。ｐ型不純物の注入条件は、たとえばＢを注入する場合は、注入エネルギ５ｋｅｖ〜３０ｋｅｖ、注入量１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２である。
【００４８】
次に、図１６を参照して、第２のシリコン基板１Ａを準備し、この第２のシリコン基板１Ａの表面から１００ｎｍの深さの領域に壁壊領域１０１が生じるように、水素を導入する。水素の注入条件は、注入エネルギ約１ｋｅｖ〜約１０ｋｅｖ、注入量約３．５×１０１６ｃｍ−２〜１×１０１７ｃｍ−２である。その後、図１７を参照して、シリコン酸化膜（ＳｉＯ２）２の表面に、上記第２のシリコン基板１Ａの天地を逆さまにして、第２のシリコン基板１Ａを貼り合せる。
【００４９】
しかし、通常のＳＯＩトランジスタを形成するためのシリコン層膜厚は薄い（１０００Åから２０００Å）ことから、第２のシリコン基板１Ａの中間領域に設けられた壁壊面（新しいシリコン表面）１０１よりも上方に位置するシリコン基板１Ａを削減する（図１８参照）。新しいシリコン表面を有する第２のシリコン基板１Ａの厚さは、約５０ｎｍ〜約１００ｎｍである。
【００５０】
次に、新しいシリコン基板１Ａに対して、通常のＳＯＩ型のメモリセルトランジスタ形成工程を適用する。まず、図１９を参照して、所定の領域にシリコン酸化膜（ＳｉＯ２）２を形成し、トレンチ分離によりメモリセルトランジスタの活性領域１Ｂを規定する。その後、この活性領域１Ｂにｐ型不純物（Ｂ，ＢＦ２等）を導入する。ｐ型不純物の注入条件は、ｐ型不純物としてＢを注入する場合は、注入エネルギは、約５ｋｅｖ〜約３０ｋｅｖ、注入量は、約１×１０１２ｃｍ−２〜約３×１０１３ｃｍ−２である。これにより、将来ボディ部３３となる活性領域１Ｂと埋め込みボディ線（ＢＤＬ）３７とが電気的に接続された状態となる。
【００５１】
次に、図２１を参照して、活性領域１Ｂの上に、ゲート酸化膜７を介在させたワード線（ＷＬ）となるゲート電極３６を形成する。その後、図２２を参照して、ゲート電極３６をマスクにして、活性領域１Ｂにｎ型不純物（Ｐ，Ａｓ等）を導入して、ｎ−型不純物領域４３を形成するとともに、ｐ型のボディ部３３が規定される。なお、ｎ型不純物の注入条件は、ｎ型不純物としてＡｓを注入する場合は、注入エネルギは、約２０ｋｅｖ〜約５０ｋｅｖ、注入量は、約５×１０１３ｃｍ−２〜約１×１０１６ｃｍ−２である。
【００５２】
以上の工程により、埋め込みボディ線（ＢＤＬ）３７を備えるＳＯＩ型のメモリセルトランジスタが完成する。その後、メモリセルキャパシタの形成については、通常のＤＲＡＭプロセスフローが適用可能である。
【００５３】
したがって、本実施の形態における埋め込みボディ線（ＢＤＬ）を備えるＳＯＩ型のメモリセルトランジスタの製造プロセスにおいては、最初の埋め込みボディ線（ＢＤＬ）の形成プロセスを追加するだけで、通常のＳＯＩ型のメモリセルトランジスタ形成プロセス、およびＤＲＡＭメモリセル形成プロセスをそのまま適用することが可能である。
【００５４】
なお、上記製造プロセスにおいては、新しいシリコン表面を有するベアシリコン基板１Ａを形成するために、水素注入による壁壊を用いたが、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：ケミカル・メカニカル・ポリッシング）法を用いて、シリコンウェハを研磨して、新しいシリコン表面を有するベアシリコン基板１Ａを形成するプロセスを採用することも可能である。また、上記プロセスにおいては、埋め込みボディ線（ＢＤＬ）３７に、ＳＯＩウェハの単結晶シリコンを用いるようにした、ポリ（多結晶）シリコンを使用しても同様の作用効果を得ることが可能である。
【００５５】
（実施の形態５）
上記実施の形態１においては、図２に示したように、ワード線（ＷＬ）の活性化と同期して、ボディ線（ＢＤＬ）をダイナミックに深い負電圧（−１．０Ｖ）と０Ｖの間とを振幅させたが、本実施の形態では、図２３に示されるように、ボディ線（ＢＤＬ）を深い負電圧（例えば、−１．０Ｖ）に固定しておく（第１電位）。
【００５６】
ボディ線（ＢＤＬ）はワード線（ＷＬ）と同様に細く、抵抗が大きいので、短い時間の動作では、ボディ部は大きな抵抗（図２４参照）で隔離された領域のように振う。つまり、図２５に示す動作波形図のように、ワード線（ＷＬ）のカップリングを受けて、ボディ部の電位は上昇する。しかしながら、高抵抗ながらボディ線（ＢＤＬ）は、−１・０Ｖにフオースされているため、その上昇した電位はゆっくりと−１．０Ｖに向かって下降する。
【００５７】
つまり、スタンバイなどの静的な状態では、ボディ部は−１．０Ｖという深い電位に固定されており、ボディ部の電位の浮きは発生しない。一方、ワード線（ＷＬ）が活性化する時は、その選択されたセルのボディ部のみ、一瞬、電位が浮きあがり、高速アクセス動作に貢献することになる。
【００５８】
最近は、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）キャッシュのように、ランダムサイクルの高速性を重視するＤＲＡＭも熱望されており、ワード線活性化期間が短い場合でもよい場合は、この構成と動作を適用することが可能となる。
【００５９】
つまり、本実施の形態でも、実施の形態１と同じように、ＳＯＩトランジスタの高速性を保ちながら、バルクＤＲＡＭのデータ保持特性を持つという両者の利点だけを持つ事ができる。また、ボディ線の駆動回路を設ける必要もなく、レイアウト面積削減にも貫献する。
【００６０】
なお、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６１】
【発明の効果】
この発明に基づいた半導体装置およびその製造方法によれば、従来のＳＯＩ型ＤＲＡＭメモリセルの横造的欠点であったボディ浮遊効果を解消することを可能としている。また、ＳＯＩトランジスタの高速性を保ちながら、バルクＤＲＡＭのデータ保持特性を持つという両者の利点を兼ね備えることを可能とする。
【図面の簡単な説明】
【図１】実施の形態１における半導体装置の回路モデル図である。
【図２】実施の形態１における半導体装置のワード線の電位とボディ線の電位とのタイミングチャートを示す図である。
【図３】実施の形態１における半導体装置のＶｂｓ（ボディ線印加電圧）とＶｔｈ（しきい値電圧）との関係を示す図である。
【図４】実施の形態１におけるボディ線回路を示す概念図である。
【図５】実施の形態１におけるレベルシフタ（１）の回路図である。
【図６】実施の形態１におけるレベルシフタ（２）の回路図である。
【図７】実施の形態１におけるボディ線回路の変形例を示す概念図である。
【図８】実施の形態２におけるＤＲＡＭのアレイ構成を示す平面図である。
【図９】実施の形態３におけるセルハーフピッチのレイアウトの構造を示す部分拡大平面図である。
【図１０】図９中Ｘ−Ｘ線矢視断面図である。
【図１１】図９中ＸＩ−ＸＩ線矢視断面図である。
【図１２】図９中ＸＩＩ−ＸＩＩ線矢視断面図である。
【図１３】実施の形態４における半導体装置の製造工程を示す第１工程断面図である。
【図１４】実施の形態４における半導体装置の製造工程を示す第２工程断面図である。
【図１５】実施の形態４における半導体装置の製造工程を示す第３工程断面図である。
【図１６】実施の形態４における半導体装置の製造工程を示す第４工程断面図である。
【図１７】実施の形態４における半導体装置の製造工程を示す第５工程断面図である。
【図１８】実施の形態４における半導体装置の製造工程を示す第６工程断面図である。
【図１９】実施の形態４における半導体装置の製造工程を示す第７工程断面図である。
【図２０】実施の形態４における半導体装置の製造工程を示す第８工程断面図である。
【図２１】実施の形態４における半導体装置の製造工程を示す第９工程断面図である。
【図２２】実施の形態４における半導体装置の製造工程を示す第１０工程断面図である。
【図２３】実施の形態５における半導体装置のワード線の電位とボディ線の電位とのタイミングチャートを示す図である。
【図２４】実施の形態５における半導体装置の回路モデル図である。
【図２５】実施の形態５における半導体装置のＶｂｓ（ボディ線印加電圧）とＶｔｈ（しきい値電圧）との関係を示す図である。
【図２６】従来の技術における半導体装置の回路モデル図である。
【図２７】従来の技術における半導体装置の構造を示す断面図である。
【図２８】従来の技術における半導体装置の問題点を示す模式図である。
【図２９】従来の技術における半導体装置の他の構造を示す断面図である。
【図３０】従来の技術における半導体装置の他の回路モデル図である。
【符号の説明】
１　シリコン基板、２　シリコン酸化膜（ＳｉＯ２）、３，３３　ボディ部、４，５　ｎ型不純物領域、６　ゲート電極、８，１３　コンタクトプラグ、９　ストレージノード（下部電極）、１０　誘電体膜、１１　セルプレート（上部電極）、１２　メモリセルキャパシタ、１４　層間絶縁膜、１５　ビット線、３１〜３４　メモリセルセンスアンプ（ＳＡ）、３１ａ〜３４ａ　ビット線対、３５ワードドライバ（ＷＤ）、３６　ボディドライバ（ＢＤ）、３７　埋め込みボディ線（ＢＤＬ）、４０　活性領域、４０ａ　凸部領域、４２ｐ　コンタクト電極、４３　ｎ−型不純物領域、１００Ａ　メモリセルトランジスタ、ＢＤＬ１〜ＢＤＬ５　ボディ線、ＷＬ１〜ＷＬ５　ワード線。

Claims (12)

  1. シリコン基板上に絶縁層を介在して設けられ、前記絶縁層の上にゲート絶縁膜を介在して設けられるゲート電極、および前記絶縁層中に設けられる一対の不純物領域を有するトランジスタを備える半導体装置であって、
    前記一対の不純物領域に挟まれる領域からなるボディ部と、
    前記ボディ部に接続される埋め込みボディ線と、
    前記ゲート電極に印加する電位に関連して、前記ボディ部に印加する電位を制御するため、前記埋め込みボディ線に接続されるボディ部制御手段と、
    を備える、半導体装置。
  2. 当該半導体装置は、各々が前記トランジスタを含む複数のメモリセルがマトリクス状に配置される、ダイナミック・ランダム・アクセス・メモリであり、
    前記ゲート電極は、ワード線からなり、
    前記埋め込みボディ線は、前記ワード線と平行となるように配置される、請求項１に記載の半導体装置。
  3. 前記埋め込みボディ線は、共通の前記ワード線によって選択される複数の前記メモリセルの前記トランジスタの前記ボディ部毎に接続される、請求項２に記載の半導体装置。
  4. 前記埋め込みボディ線は、隣接する埋め込みボディ線同士は、相互に絶縁膜により分離されている、請求項２または３に記載の半導体装置。
  5. 前記埋め込みボディ線は、前記絶縁層の深さ方向において、前記一対の不純物領域よりも深い位置に埋めこまれる配線層からなる、請求項１から４のいずれかに記載の半導体装置。
  6. 前記埋め込みボディ線は、シリコン単結晶またはシリコン多結晶からなる、請求項１から５のいずれかに記載の半導体装置。
  7. 前記ボディ部の電位は、前記ボディ部制御手段により、前記ワード線の印加電位が非活性時には第１電位に制御され、前記ワード線の印加電位が活性時には前記第１電位よりも高い第２電位に制御される、請求項１から６のいずれかに記載の半導体装置。
  8. 前記第１電位は０Ｖ以下であり、前記第２電位は、０Ｖ以上である、請求項７に記載の半導体装置。
  9. 前記ボディ部の電位は、前記ボディ部制御手段により、第１電位に固定される、請求項１から６のいずれかに記載の半導体装置。
  10. 第１のシリコン基板の上に絶縁膜を形成し、この絶縁膜の上にシリコン層を形成する工程と、
    前記シリコン層の所定領域に分離絶縁層を形成し、埋め込みボディ線となる領域を規定する工程と、
    前記埋め込みボディ線となる領域に不純物を導入し、埋め込みボディ線を完成させる工程と、
    前記絶縁膜の表面に第２のシリコン基板を貼り合せる工程と、
    前記第２のシリコン基板の膜厚さを削減して、新しいシリコン表面を形成する工程と、
    前記新しいシリコン表面上に、前記埋め込みボディ線よりも上層に位置する一対の不純物領域、および前記埋め込みボディ線と同一方向に延びるゲート電極を備えるトランジスタを形成する工程と、
    を備える、半導体装置の製造方法。
  11. 前記第２のシリコン基板の膜厚さを削減する工程は、前記第２のシリコン基板の所定深さに水素を導入して、前記第２のシリコン基板を壁壊させて、上層側の基板を取除く工程を含む、請求項１０に記載の半導体装置の製造方法。
  12. 前記第２のシリコン基板の膜厚さを削減する工程は、前記第２のシリコン基板の表面を、ケミカル・メカニカル・ポリッシング法を用いて研磨する工程を含む、請求項１０に記載の半導体装置の製造方法。
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