CN117412592A - 半导体存储器结构 - Google Patents

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Abstract

本发明公开了一种半导体存储器结构。所述半导体存储器结构包含一半导体基板、多个动态随机存取存储器单元、一位线、一传感放大器及一局部字线。所述半导体基板具有一顶面。每一动态随机存取存储器单元包含一存取晶体管和一储存电容。所述位线的第一端沿着所述多个动态随机存取存储器单元延伸至所述位线的第二端，以及所述位线耦接所述多个动态随机存取存储器单元中的每一存取晶体管。所述局部字线连接到所述多个动态随机存取存储器单元中的第一动态随机存取存储器单元的存取晶体管的栅极导电区。所述局部字线中的电压信号的上升时间或下降时间小于4纳秒。相较于现有技术，所述半导体存储器结构具有超低位线RC时间常数和超低字线RC时间常数。

Description

半导体存储器结构
技术领域
本发明涉及一种半导体存储器结构，尤其涉及一种具有超低位线RC时间常数和超低字线RC时间常数的半导体存储器结构。
背景技术
请参照图1A，图1A是说明传统动态随机存取存储器单元(dynamic random accessmemory cell)在写入操作期间的相关信号的波形的示意图，其中以一写入数据XIO(例如信号“ONE”或高电平信号)将沿着一数据输入电路DI，一全局输入/输出路径GIO，一数据线传感放大器70，一数据线DL/一互补数据线DLB，以及一位线BL/一位线BLB传送。另外，写入数据XIO通过位线BL将被储存至存储器数组75中的一相关的储存节点。在存储器数组75中，如图1B所示，一个传感放大器80连接到位线BL，其中位线BL通过位开关BS100与数据线DL耦合。另外，传感放大器80也与位线BLB相连，其中位线BLB通过位开关BS100与数据线DLB相连。多个动态随机存取存储器单元(如256个、512个或1024个动态随机存取存储器单元)连接到一条位线BL。位线BL的第一端E1连接到多个动态随机存取存储器单元中的第一个动态随机存取存储器单元，位线BL的第二端E2连接到多个动态随机存取存储器单元的最后一个动态随机存取存储器单元。另外，传感放大器80通过一个由信号EN2控制的开关与电压VCCSA耦合，并通过另一个由信号EN1控制的开关与电压VSS(例如0V)耦合。在图1C中，以一个包括存取晶体管11和储存电容12的动态随机存取存储器单元为例，存取晶体管11的栅极被耦合到字线WL，传感放大器22通过位线BL耦合到存取晶体管11，而储存电容12的一块电路板被耦合到共同电压Vpl。所述动态随机存取存储器单元使用存取晶体管11作为开关以控制在写入(WRITE)模式下从位线BL储存到储存电容12的电荷或在读出(READ)模式下从储存电容12转移到位线BL的电荷。
总结来说，(1)如图1A、图1B、图1C所示的动态随机存取存储器单元数组设计：包括多个动态随机存取存储器单元，其中每一动态随机存取存储器单元例如为最普遍的包含一个存取晶体管(1T)一个储存电容(1C)的1T1C单元，所述1T1C单元包含一个存取晶体管(具有临界电压Vth，通常约为0.7V)和一个储存电容(具有电容值Cstorage(通常为17fF的典型值))；(2)这些多个1T1C单元的存取晶体管的漏极分别连接在一个互连(interconnection)上，其中所述互连被命名为位线BL；(3)所述多个1T1C单元的存取晶体管的栅极也分别由一个互连连接，其中所述互连被命名为字线WL。位线BL连接到一个传感放大器22，其中例如传感放大器22是一个互补金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)交叉耦合电路。相应地，还有另一条位线，被命名为互补位线BLB，互补位线BLB传送与位线BL互补的信号，且位线BL也被连接到传感放大器22。另外，还有其他电路需要连接到位线BL和互补位线BLB的互连，以便在操作中执行完整的位线功能，例如用于均衡电压电平的位线均衡电路和用于控制位线与数据线之间信号的位开关电路。
图1D是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图。所述动态随机存取存储器单元在一个读出(READ)命令的基本操作描述如下：(1)在启动阶段，位线BL和互补位线BLB通常通过那些位线均衡电路均衡在电压VCC的一半(Half-VCC)的电压电平(也就是信号“ONE”的一半的电压电平)；(2)当所述读出(READ)命令开始操作时，字线WL的电压被提高到一个高电压电平，例如VPP，以完全打开存取晶体管11；(3)然后所述动态随机存取存储器单元在储存电容12中的储存电荷将通过存取晶体管11传递到位线BL以使位线BL上的电压发生变化，也就是说位线BL上的电压出现一个小的传感电压ΔV(约为100mV)，其中传感电压ΔV不是加在Half-VCC的电压电平(称为初始传感信号“ONE”)，就是将Half-VCC的电压电平减去传感电压ΔV(称为初始传感信号“ZERO”)；(4)传感电压ΔV可通过式(1)计算得到：
ΔV＝1/2×VCC×[Cstorage/(Cstorage+Cbitline+Csenseamp+Cbitswitch+Ceq)] (1)
(5)在大部分电荷从储存电容12转移到位线BL后，传感放大器22可以被精心设计的锁存信号(latch-signal)触发以开始将传感电压ΔV放大到较大的信号。
在现有技术中，对于动态随机存取存储器单元数组中的最先进设计而言，储存电容12的电容值Cstorage约为17fF，位线BL的电容值Cbitline约为27.5fF(每一条位在线的每一动态随机存取存储器单元的电容值约为0.04fF，所以连接688个动态随机存取存储器单元的位线BL的电容值Cbitline即约为27.5fF)，传感放大器22的电容值Csenseamp+位开关的电容值Cbitswich+位线均衡电路的电容值Ceq约为11fF，以及电压VCC约为1.1V，所以由式(1)所决定的传感电压ΔV约为168mV，其中用于可成功的传感和放大来说，168mV的传感电压ΔV是相当足够的。另外，从另一个角度看储存电容12的电容值Cstorage或电压VCC的设计，如果传感电压ΔV最小要求须为100mV，则最小的电容值Cstorage可以是10fF，或者电压VCC可以是0.67V。
典型的设计流程是选择一个动态随机存取存储器单元设计，例如动态随机存取存储器单元设计不是采用堆栈在存取晶体管上方的堆栈电容就是采用连接到晶体管的沟槽电容。然后根据已预定的工艺集成，可以很好地定义动态随机存取存储器单元的拓扑(topography)；然后每个动态随机存取存储器单元的位线电容可以通过动态随机存取存储器单元拓扑的电容来定义，且整个位线BL的电容值Cbitline也可以因此而定义。在传统的动态随机存取存储器中，假设连接688个或512个动态随机存取存储器单元在一条位在线，则由数十纳米(nm)技术节点(如15～28纳米技术节点)制造的每个动态随机存取存储器单元的电容值Cbl约为40×10-3fF。另外，表1是说明有关每个动态随机存取存储器单元的电容值Cbl的组成成分的典型例子。所述技术节点可以是所述技术节点工艺的最小特征尺寸，也可以是晶圆代工厂在所述技术节点工艺中声称的尺寸。
表1
因为与位线(或字线)相关的每个动态随机存取存储器单元的位线(或字线)电容值越大，则所述位线(或所述字线)上可连接动态随机存取存储器单元的数目就越少，所以如何降低与所述位线(或所述字线)相关的总电容已成为动态随机存取存储器单元的设计者的一项重要课题。
发明内容
本发明的一实施例公开一种半导体存储器结构。所述半导体存储器结构包含一半导体基板、多个动态随机存取存储器(dynamic random access memory,DRAM)单元、一位线、一传感放大器及一局部字线。所述半导体基板具有一顶面。每一动态随机存取存储器单元包含一存取晶体管和一储存电容。所述位线具有一第一端和一第二端，其中所述位线的第一端沿着所述多个动态随机存取存储器单元延伸至所述位线的第二端，以及所述位线耦接所述多个动态随机存取存储器单元中的每一存取晶体管。所述传感放大器耦接所述位线的第一端。所述局部字线连接到所述多个动态随机存取存储器单元中的第一动态随机存取存储器单元的存取晶体管的栅极导电区。所述局部字线中的电压信号的上升时间或下降时间小于4纳秒(ns)。
在本发明的一实施例中，所述局部字线中的电压信号的上升时间或下降时间小于1纳秒。
在本发明的一实施例中，所述半导体存储器结构的随机行访问时间(random rowaccess time)小于20纳秒。
在本发明的一实施例中，所述半导体存储器结构的tRCD时间小于10纳秒。
在本发明的一实施例中，所述半导体存储器结构的tRCD时间小于5纳秒。
在本发明的一实施例中，所述半导体存储器结构的tRP时间小于10纳秒。
在本发明的一实施例中，所述半导体存储器结构的tRP时间小于5纳秒。
在本发明的一实施例中，所述半导体存储器结构的数组写入周期时间(arraywrite cycle time)小于3纳秒。
在本发明的一实施例中，所述半导体存储器结构的tREF时间大于200毫秒。
在本发明的一实施例中，所述半导体存储器结构的tREF时间大于250毫秒。
在本发明的一实施例中，所述位线位于所述半导体基板的顶面下方。
本发明的另一实施例公开一种半导体存储器结构。所述半导体存储器结构包含一半导体基板、多个动态随机存取存储器单元、一位线、一传感放大器及一局部字线。所述半导体基板具有一顶面。每一动态随机存取存储器单元包含一存取晶体管和一储存电容。所述位线具有一第一端和一第二端，其中所述位线的第一端沿着所述多个动态随机存取存储器单元延伸至所述位线的第二端，以及所述位线耦接所述多个动态随机存取存储器单元中的每一存取晶体管。所述传感放大器耦接所述位线的第一端。所述局部字线连接到所述多个动态随机存取存储器单元中的第一动态随机存取存储器单元的存取晶体管的栅极导电区。所述局部字线的RC时间常数(RC time constant)小于2纳秒。
在本发明的一实施例中，所述局部字线的RC时间常数介于1.83纳秒～0纳秒之间。
在本发明的一实施例中，所述局部字线中的电压信号的上升时间或下降时间小于2纳秒。
在本发明的一实施例中，所述位线的RC时间常数小于1纳秒。
在本发明的一实施例中，所述位线的RC时间常数为0.211纳秒～0纳秒。
在本发明的一实施例中，所述位线位于所述半导体基板的顶面下方，且所述栅极导电区的顶面低于所述半导体基板的顶面。
本发明的另一实施例公开一种半导体存储器结构。所述半导体存储器结构包含一半导体基板、多个动态随机存取存储器单元、一位线、一传感放大器及一局部字线。所述半导体基板具有一顶面。每一动态随机存取存储器单元包含一存取晶体管和一储存电容。所述位线具有一第一端和一第二端，其中所述位线的第一端沿着所述多个动态随机存取存储器单元延伸至所述位线的第二端。所述传感放大器耦接所述位线的第一端。所述局部字线连接所述多个动态随机存取存储器单元中的超过1000个存取晶体管。
在本发明的一实施例中，所述局部字线连接所述多个动态随机存取存储器单元中的超过2000个存取晶体管。
本发明的另一实施例公开一种半导体存储器结构。所述半导体存储器结构包含一半导体基板、多个动态随机存取存储器单元、一位线、一传感放大器及一电压源。所述半导体基板具有一顶面。所述多个动态随机存取存储器单元形成在所述半导体基板中，其中每一动态随机存取存储器单元包含一存取晶体管和一储存电容。所述位线耦接所述多个动态随机存取存储器单元中的每一动态随机存取存储器单元，其中所述位线设置在所述半导体基板的顶面下方。所述传感放大器耦接所述位线的第一端。所述电压源电连接至所述传感放大器与所述位线。所述电压源提供不大于0.85V的电压给所述传感放大器。
在本发明的一实施例中，所述电压源提供0.4V～0.8V的电压给所述传感放大器。
在本发明的一实施例中，所述电压源提供0.38V～0.6V的电压给所述传感放大器。
在本发明的一实施例中，所述位线与所述多个动态随机存取存储器单元中的每一动态随机存取存储器单元垂直且水平地间隔开。
本发明的另一实施例公开一种半导体存储器结构。所述半导体存储器结构包含一半导体基板、多个动态随机存取存储器单元、一位线、一传感放大器及一电压源。所述半导体基板具有一顶面。所述多个动态随机存取存储器单元形成在所述半导体基板中，其中每一动态随机存取存储器单元包含一存取晶体管和一储存电容。所述位线耦接所述多个动态随机存取存储器单元中的每一动态随机存取存储器单元，其中所述位线设置在所述半导体基板的顶面下方。所述传感放大器耦接所述位线的第一端。所述电压源电连接至所述传感放大器与所述位线。所述半导体存储器结构的tREF时间大于200毫秒。
在本发明的一实施例中，所述半导体存储器结构的tREF时间大于250毫秒。
在本发明的一实施例中，该半导体内存结构的tREF时间小于10纳秒。
在本发明的一实施例中，该半导体内存结构的tREF时间不大于2纳秒。
附图说明
图1A是说明传统动态随机存取存储器单元(dynamic random access memorycell)在写入操作期间的相关信号的波形的示意图。
图1B是说明在所述动态随机存取存储器单元的写入操作过程中应用于所述传感放大器选择性地耦接于两个分开的电压的电路的示意图。
图1C是说明所述动态随机存取存储器单元最常用的设计的示意图。
图1D是说明所述动态随机存取存储器单元在存取(读出或写入)操作期间的相关信号的波形的示意图。
图2A是说明所述动态随机存取存储器单元和所述硅表面下位线(undergroundbit line,UGBL)之间的关系示意图。
图2B是说明计算器技术辅助设计(Technology Computer-Aided Design,TCAD)对应硅表面下位线到顶板之间的电容，硅表面下位线到储存节点之间的电容，硅表面下位线到字线之间的电容，以及硅表面下位线到基板之间的电容的仿真结果图。
图2C是说明计算器技术辅助设计对应硅表面下位线到顶板之间的电容，硅表面下位线到储存节点之间的电容，硅表面下位线到字线之间的电容，硅表面下位线到基板之间的电容，字线到硅表面下位线之间的电容，字线到P型基板之间的电容，以及字线到本身的储存节点之间的电容的仿真结果图。
图2D是说明计算器技术辅助设计对应字线到字线之间的电容以及字线到其他储存节点之间的电容的仿真结果图。
图2E、图2F、图2G、图2H、图2I、图2J是说明计算器技术辅助设计对应不同字线的电压和主要位线的电压下，每个动态随机存取存储器单元的位线到位线之间的电容的计算器技术辅助设计的仿真结果图。
图3是本发明的一实施例所公开的一种具有低位线的值的半导体存储器结构的制造方法的流程图。
图4、图5、图6、图7是说明形成硅表面下位线的示意图。
图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18是说明在所述存取晶体管上方形成储存电容的示意图。
图19是说明在所述U型晶体管上方形成储存电容(或储存节点)的示意图。
图20是说明所述雷电数组的指令周期比传统动态随机存取存储器的指令周期更快的示意图。
图21是说明本发明的动态随机存取存储器数组可缩短写入周期时间的示意图。
图22是说明本发明的动态随机存取存储器数组由于RC时间常数减小，所以一条局部字线可以连接更多的存取晶体管的示意图。
其中，附图标记说明如下：
11 存取晶体管
12 储存电容
22、80 传感放大器
70 数据线传感放大器
75 存储器数组
1002 第二氧化层
1102 第三氧化层
1104 第二氮化层
1106 光阻层
1302 U形通道
1304 高介电常数绝缘层
1306 栅极材料
1308 SiOCN层
1402 第三氮化层
1404 第四氧化层
1602 第四氮化层
1604 第五氧化层
1606 第一多晶硅层
1704 第一氧化帽层
1802 第五氮化层
1902、2202 旋涂电介质
2102 第七氧化层
200 半导体基板
201 凹陷栅极
202 p型基板
204 衬垫氧化层
205 氮化物层
206 衬垫氮化层
207、212 氧化物层
208、HSS、HSS-1/2、HSS-1/3 水平硅表面
210 沟槽
213 源极
214、222、228、232、1310 氧化层
216 漏极
220 第一孔洞
224 连接插销
226 重掺杂材料
230、SN 储存节点
231 钨制连接插销
234、TP 顶板
2402 第八氧化层
2802 导电层
2804 第六氮化层
3302 第九氧化层
3402 多晶硅层-a
3502 多晶硅层-b
504 第一氧化/STI层
902、UGBL 硅表面下位线
AQ1、AQ2、AQ3 存取晶体管
BL、BLB 位线
BS100 位开关
Drain-1 第一漏极
Drain-2 第二漏极
DL 数据线
DLB 互补数据线
DI 数据输入电路
EN1、EN2 控制信号
E1 第一端
E2 第二端
GIO 全局输入/输出路径
Hole-1/2、Hole-1/3 孔洞
Oxide-7plug 第七氧化物插销
Q 数据
Source-1 第一源极
STI 浅沟槽隔离
Source-3 第三源极
Tungsten plug 钨插销
VCCSA、VSS、VPP 电压
Vpl 共同电压
WL 字线
Word line-1 第一字线
Word line-2 第二字线
Word line-3 第三字线
W 钨
XIO 写入数据
10-50 步骤
具体实施方式
通过细查上述从预选的动态随机存取存储器单元的设计结构中定义电容值的方式，那么就可以通过动态随机存取存储器单元的拓扑结构计算出每个动态随机存取存储器单元的电容值Cbl。这里本发明集中在一个新的想法上：也就是使每个动态随机存取存储器单元的电容值Cbl至少是传统的每个动态随机存取存储器单元的电容值的四分之一或更好，然后本发明将寻找或优化设计动态随机存取存储器单元的结构以便实现更低的电容值Cbl。如上所述，对于传统的动态随机存取存储器的结构而言，由数十纳米(nm)技术节点制造的动态随机存取存储器单元的电容值Cbl约为40×10-3fF。然而在本发明的一实施例中，新的动态随机存取存储器单元的电容值Cbl可低于30×10-3fF，例如电容值Cbl可介于10×10-3fF～20×10-3fF。如此，使用10×10-3fF(传统的动态随机存取存储器单元的电容值Cbl的1/4)为例，整个位线BL的电容值Cbitline将分别为5.12fF(连接512个动态随机存取存储器单元在一条位线)以及为6.88fF(连接688个动态随机存取存储器单元在一条位线)。与表一的传统动态随机存取存储器的位线设计相比，在表一的位线设计中，整个位线BL的电容值Cbitline将分别为20.48fF(连接512个动态随机存取存储器单元在一条位线)以及为27.52fF(连接688个动态随机存取存储器单元在一条位线)。
以下是新动态随机存取存储器单元的结构，其位线具有非常低的电容值。如图2A所示，新动态随机存取存储器单元的存取晶体管包括一个凹陷栅极201，一个漏极216和一个源极213。凹陷栅极(例如，由钨(W)、其他金属或多晶硅制成)201可以在半导体(如硅)基板200的顶面或水平硅表面(horizontal silicon surface，HSS)下且其厚度小于和几乎等小于30纳米，以及凹陷栅极201连接的字线(由钨或其他金属制成)沿Z方向传导。在凹陷栅极201周围有约2纳米的高介电常数(Hi-K)绝缘层(或5纳米的氧化物层)203作为栅极介电层。在凹陷栅极201上方，有约25纳米的氮化物层205和约25纳米的氧化物层207作为复合帽层，其中所述复合帽层的宽度约为16纳米。在所述复合帽层的侧壁周围，有约1纳米的氮化物层209和约2纳米的氧化物层212作为间隔层。宽度约为9纳米的源极213和宽度约为9纳米的漏极216位于凹陷栅极201的两侧(X方向上)。
在漏极216旁边，有一第一孔洞220，其中第一孔洞220的宽度约18纳米，以及第一孔洞220的高度约110纳米～120纳米。一氧化层222覆盖了第一孔洞220的底部和侧壁，一连接插销(如钨，或其他金属，或合金硅)224沉积在第一孔洞220内，且被氧化层222包围。覆盖第一孔洞220侧壁的氧化层222的厚度可以为2～6纳米，例如4纳米。在半导体基板200的水平硅表面HSS和连接插销224之间，有覆盖连接插销224的重掺杂材料(如n+硅)226，以及重掺杂材料226电连接连接插销224和漏极216。在重掺杂材料226的顶部，有一氧化层228，其中氧化层228是用于将漏极216与储存电容隔离(在图19中介绍)。
在距离半导体基板200的水平硅表面HSS约70纳米下方，形成硅表面下位线(underground bit line,UGBL)，其中所述硅表面下位线连接到连接插销224。硅表面下位线UGBL(如图2A所示的虚线矩形)的高度约为40纳米以及沿X方向传导。硅表面下位线UGBL与半导体基板200完全隔离，硅表面下位线UGBL的第一侧表面通过第一隔离材料(如SiO2)与半导体基板200隔离，以及与第一侧表面相对的硅表面下位线UGBL的第二侧表面通过第二隔离材料(如SiOCN或Si3N4)与半导体基板200隔离。此外，AQ1、AQ2、AQ3代表存取晶体管。
图2B是说明计算器技术辅助设计(Technology Computer-Aided Design，TCAD)仿真结果，其中仿真的条件是：字线的电压＝0V；连接到硅表面下位线UGBL的钨制连接插销231的电压＝0V；覆盖钨制连接插销231的间隔层(可参照图2A所示的氧化层222)的厚度为4纳米；储存节点230的电压＝0V；P型基板的电压＝-0.5V；用于将重掺杂材料(可参考图2A所示的重掺杂材料226)与储存电容隔离的氧化层232的厚度为20nm；P型基板的掺杂浓度＝5×1018/cm3；储存节点230的电极是在源极(将在图6中介绍)的上方由选择性生长材料(例如具有掺杂浓度为2×1020/cm3的n+掺杂硅)制成，以及储存电容的顶板234是由钨制成。所述仿真结果显示，每个动态随机存取存储器单元的硅表面下位线UGBL到本身的储存节点230之间的电容约为3.8×10-4fF，每个动态随机存取存储器单元的硅表面下位线UGBL到P型基板(可参照图2A中的半导体基板200)之间的电容约为5×10-3fF，而每个动态随机存取存储器单元的硅表面下位线UGBL到字线之间的电容约为1.7×10-3fF。如图2B所示，由于P型基板中以虚线曲线标记的空乏区(depletion region)的增加，所以与传统动态随机存取存储器结构中位线到字线之间的电容(表1中为12×10-3fF)相比，本发明中每个动态随机存取存储器单元的位线到字线之间的电容大大地降低(例如为1.7×10-3fF)。
再者，如图2B所示，与传统动态随机存取存储器结构中位线到动态随机存取存储器单元的本身储存节点之间的电容(表1中为13×10-3fF)相比，本发明中每个动态随机存取存储器单元的位线到动态随机存取存储器单元的本身储存节点(self storage node)之间的电容也大大地降低至约3.8×10-4fF。另外，由于动态随机存取存储器数组的对称性，所以本发明中每个动态随机存取存储器单元的位线到其他储存节点(other storage node)之间的电容(3.8×10-4fF)实质上等同于本发明中每个动态随机存取存储器单元的位线到动态随机存取存储器单元的本身储存节点(self storage node)之间的电容。
图2C是说明另一个计算器技术辅助设计仿真结果，其中图2B和图2C的差别在于覆盖钨制连接插销231的间隔层的厚度从4纳米增加至6纳米。在图2C中，每个动态随机存取存储器单元的硅表面下位线UGBL到P型基板之间的电容从5×10-3fF降到3.5×10-3fF，以及每个动态随机存取存储器单元的硅表面下位线UGBL到字线之间的电容也从1.7×10-3fF降到1.5×10-3fF。
另外，图2E所示计算器技术辅助设计仿真结果是描述每个动态随机存取存储器的位线到位线之间的电容约为1.91×10-3fF，其中仿真的条件是：字线的电压＝0V；主要位线的电压＝0.5V以及其他位线的电压＝0V；P型基板的电压＝-0.5V；覆盖位线的第二侧表面的SiOCN(例如具有介电常数K约为4.0的隔离材料)的厚度约为6纳米；P型基板的掺杂浓度为5×1018/cm3。表2总结了在图2F、图2G、图2H、图2I、图2J中不同字线的电压和主要位线的电压下，每个动态随机存取存储器单元的位线到位线之间的电容的计算器技术辅助设计的仿真结果。
表2
根据上述拓扑和计算，在本发明所提出的具有极低电容的位线的动态随机存取存储器结构中，具有表3中的组成成分的每个动态随机存取存储器单元的电容值Cbl约为10.06×10-3fF，其约为传统动态随机存取存储器结构中每个动态随机存取存储器单元的电容值(40×10-3fF)的四分之一。根据本发明，每个动态随机存取存储器单元的电容值Cbl可以通过进一步修改所提出的动态随机存取存储器结构而更低。
表3
(以下表3-1～3-4的相关内容分别为ET2022002TW(ETRP0415TWN)的表4～7的相关内容)本发明的动态随机存取存储器单元的电容值Cbl可低于传统的动态随机存取存储器单元的电容值的1/2，例如约为10×10-3fF(实际上大约只有传统的动态随机存取存储器单元的电容值的1/4)或更低。另外，因为本发明的动态随机存取存储器单元的电容值Cbl可被降低，所以根据上述方程式，所述动态随机存取存储器数组的设计参数还有其他选择：(1)可在一位在线连接更多的动态随机存取存储器单元，此时所述位线的电容值Cbitline仍与传统的位线的电容值基本相同，但传感电压ΔV仍然保持在可接受的传感范围；(2)可降低电压VCC，但传感电压ΔV仍然保持在可接受的传感范围。例如，如表3-1，如果耦接一位在线的每一动态随机存取存储器单元的电容值Cbl从0.04Ff降低至0.02fF，0.01fF，和0.007fF，则一条位在线可连接动态随机存取存储器单元的数目可从688个分别增加至1376个，2752个，和3922个，但传感电压ΔV仍然保持在约0.168V。
表3-1
如接下来的表3-2所示，如果传感电压ΔV降至0.1V，电容值Cstorage为17fF，以及电容值Cbl降低至0.02fF，0.01fF，和0.007fF，则一条位在线可连接动态随机存取存储器单元的数目可分别增加至3280个，6550个，和9371个。然而如果传感电压ΔV降至0.1V，电容值Cstorage从17fF降至8fF，以及电容值Cbl降低至0.02fF，0.01fF，和0.007fF，则一条位在线可连接动态随机存取存储器单元的数目可分别增加至1240个，2480个，和3542个。
/>
表3-2
另外，如表3-3所示，当电容值Cbl从0.04fF降低至0.02fF，0.01fF，和0.007fF时，电压VCC可从1.1V分别降低至0.8V，0.65V，和0.6V，但传感电压ΔV仍然保持在可接受的传感范围(0.168V～0.155V)。
表3-3
如接下来的表3-4所示，如果传感电压ΔV降至0.1V，电容值Cstorage为17fF，一条位在线连接688个动态随机存取存储器单元，以及电容值Cbl降低至0.02fF，0.01fF，和0.007fF，则电压VCC可分别降至0.49V，0.41V，和0.385V。然而如果传感电压ΔV降至0.1V，电容值Cstorage从17fF降至8fF，一条位在线连接688个动态随机存取存储器单元，以及电容值Cbl降低至0.02fF，0.01fF，和0.007fF，电压VCC可分别降至0.82V，0.65V，和0.6V。
表3-4
同样地，根据图2C和图2D，半导体存储器结构的每个动态随机存取存储器单元的字线电容(Cwl)可以通过基于计算器技术辅助设计(Technology Computer-Aided Design,TCAD)仿真的单元拓扑来计算。表4中本发明的每个动态随机存取存储器单元的字线电容(Cwl)约为5.4×10-3fF，约为做为参考的传统动态随机存取存储器结构中每个动态随机存取存储器单元的字线电容(79×10-3fF)的0.068倍。
/>
表4
请参照图3，图3是本发明的一实施例所公开的一种具有低位线电容值和低字线电容值的半导体存储器结构的制造方法的流程图，所述制造方法详细步骤如下：
步骤10：开始；
步骤20：形成硅表面下位线(underground bit line,UGBL)；
步骤30：形成动态随机存取存储器单元的位线和存取晶体管；
步骤40：形成在所述存取晶体管上方的储存电容；
步骤50：结束。
步骤20：形成硅表面下位线(underground bit line,UGBL)：
上述制造方法的详细说明如下。上述制造方法是从p型硅晶圆(也就是p型基板202)开始。如第4(a)图所示，在水平硅表面208上方形成衬垫氧化层204，然后在衬垫氧化层204上方沉积衬垫氮化层206，其中水平硅表面208也称为HSS(horizontal siliconsurface)或OSS(original silicon surface)，之后的附图说明是以水平硅表面208或HSS为例。
如第4(a)图所示，可通过光刻光罩技术(photolithographic mask technique)定义所述动态随机存取存储器存储单元数组的主动区。因为在所述主动区图案之外的水平硅表面208被曝露，所以对应所述主动区图案之外的水平硅表面208的硅材料可被各向异性蚀刻技术(anisotropic etching technique)移除以制造出沟槽(或管道)210，其中例如，沟槽210可在水平硅表面208之下达到250纳米(nm)深。
如第4(a)图所示，沉积氧化层214以填满沟槽210，然后回蚀氧化层214以在沟槽210内形成在水平硅表面208下方的浅沟槽隔离(swallow trench isolation,STI)。另外，第4(b)图是对应第4(a)图的上视图，其中第4(a)图是沿着如第4(b)图所示的X方向的切割线的剖面图。另外，如第4(a)图，例如，所述浅沟槽隔离具有约50纳米的厚度，以及如果低于水平硅表面208的沟槽210具有250纳米的深度，则所述浅沟槽隔离的顶部距离水平硅表面208约200纳米深。
如图5所示，然后非对称的间隔层分别形成在沟槽210的两对称边缘，例如利用光刻光罩，首先在沟槽210的两对称边缘中的下边缘例如形成3纳米的非对称的间隔层中的所述第一氮化间隔层(或其他低介电常数材料，例如SiOCN)，然后在沟槽210的两对称边缘中的上边缘例如形成4纳米的非对称的间隔层中的所述第一氧化间隔层。因此，如图5所示，所述第一氮化间隔层和所述第一氧化间隔层分别覆盖沟槽210的下边缘和上边缘。所述非对称的间隔层(如图5所示)的结构称为在沟槽(或管道)的两对称边缘上的非对称的间隔层(asymmetric spacers on two symmetrical edges of a trench or a canal,AsoS)。另外，如图5所示，仅有非常薄的氧化层(称为第一氧化/STI层504)形成在所述浅沟槽隔离上方。另外，图5沿着Y方向的切割线的剖面图。
之后，如第6(a)图所示，沉积需要承受后续工艺条件金属层(或导电材料)以在沟槽210内形成硅表面下位线902。另外，在本发明的一实施例中，硅表面下位线902可以是钨(其缩写为W)，其中硅表面下位线902的顶部是远低于水平硅表面208(例如硅表面下位线902的厚度约为40纳米)。另外，如第6(a)图所示，硅表面下位线902位于所述浅沟槽隔离的顶部之上以及硅表面下位线902的两侧壁分别受限于所述非对称间隔层(也就是所述第一氮化间隔层和所述第一氧化间隔层)。另外，第6(b)图)是对应第6(a)图的上视图，其中第6(a)图是沿着如第6(b)图所示的Y方向的切割线的剖面图。很明显地硅表面下位线902是沿着由衬垫氮化层206覆盖的两个主动区之间的管道或沟槽210延伸。
接下来如图7(沿着如第6(b)图所示的Y方向的切割线的剖面图)所示，第二氧化层1002(也称为CVD-STI-oxide2)需要有足够的厚度以填充硅表面下位线902上方的沟槽210，然后通过化学机械平坦化((chemical mechanical polishing,CMP))技术抛光第二氧化层1002以保留第二氧化层1002的部分，其中第二氧化层1002被保留的部分的顶部和衬垫氮化层206的顶部平齐，且第二氧化层1002受限于衬垫氮化层206/衬垫氧化层204和同时覆盖所述第一氮化间隔层和所述第一氧化间隔层。如图7所示，硅表面下位线902(也就是互连导线)嵌入至沟槽210内所有绝缘体(也就是隔离区)中且受限于所述所有绝缘体(之后硅表面下位线902将连接至所述动态随机存取存储器存储单元数组的存取晶体管的漏极)，其中如图7所示的结构称为绝缘体包围的硅表面下位线。
此外，如下表5所示(2021IMEC at IEDM:Buried Power Rail Metal explorationtowards the 1nm Node)为了降低硅表面下位线902的电阻，可将硅表面下位线902的传统导电材料小晶粒(small grain size)钨(标记为W OLD)替换为大晶粒(large grain size)钨(标记为W Type B)，使得硅表面下位线902的电阻率可从350Ω/μm降至125Ω/μm(其中硅表面下位线902的宽度为20nm，高度为80nm)。此外，用钌(Ru)代替大晶粒钨(W Type B)后，硅表面下位线902的电阻率可从125Ω/μm降至75Ω/μm。因此，硅表面下位线902的电阻率可从350Ω/μm降低到75Ω/μm。
W OLD W Type B Ru
电阻率(Ω/μm) 350 125 75
表5
步骤30：形成动态随机存取存储器单元的位线和存取晶体管：
以下的说明将介绍如何同时通过自对准方法(self-alignment method)形成所述动态随机存取存储器存储单元(1T1C单元)数组的存取晶体管和字线以及形成字线连接所述存取晶体管的所有相关栅极结构。如此，所述动态随机存取存储器存储单元(1T1C单元)数组的存取晶体管的栅极结构和字线将被连接成为一体的金属(例如钨(W))。
然后，如第8(a)图所示，首先沉积第三氧化层1102，第二氮化层1104，以及图案化的光阻层1106。然后利用蚀刻技术移除第三氧化层1102和第二氮化层1104中的不必要部份。另外，可通过第三氧化层1102和第二氮化层1104所组成的复合层定义晶体管/字线图案(transistor/word line pattern)，其中第三氧化层1102和第二氮化层1104所组成的复合层包含垂直于所述主动区方向的多个条状。因此，如第8(a)图和第8(b)图所示，用于定义所述存取晶体管和所述字线的纵向(所述Y方向)条纹(由第三氧化层1102和第二氮化层1104组成)将被形成，其中所述主动区是位于两纵向条纹之间的交叉点方形，以及第8(a)图是沿着如第8(b)图所示的X方向的切割线的剖面图。
如第8(b)图所示，第8(b)图所示的上视图显示了位于衬垫氮化层206和衬垫氧化层204上方的具有第三氧化层1102和第二氮化层1104所组成的纵向条纹的织物状棋盘图案(fabric-like checker)，以及也显示了在水平方向(也就是如第8(b)图所示的X方向)上的所述主动区和所述浅沟槽隔离。所述主动区允许所述存取晶体管通过一种自对准技术(self-alignment technique)制成。
然后，如图9所示，通过所述各向异性蚀刻技术蚀刻曝露在所述交叉点方形区域的水平硅表面208以形成凹陷(例如所述U形凹陷)，其中所述U形凹陷是用于形成所述存取晶体管的U形信道1302，以及例如从水平硅表面208开始算起所述U形凹陷的垂直深度可达约30-60纳米。之后形成高介电常数绝缘层1304作为所述存取晶体管的栅极介电层，选择适合于字线/栅极的栅极材料1306(例如钨)以及沉积栅极材料1306在两相邻纵向条纹(由第三氧化层1102和第二氮化层1104组成)之间的所述U形凹陷中以形成所述存取晶体管的凹陷栅极和字线。在本发明的一实施例中，栅极材料1306的顶部低于p型基板202的水平硅表面208。此外，在栅极材料1306上依次沉积SiOCN层1308和氧化层1310(或其他复合介电层)以形成栅极帽层。
如图9所示，本发明所公开的具有U形通道1302的所述存取晶体管(以下称为U型晶体管)是不同于现有技术所公开的常用于埋入式字线设计(buried word line design)中的凹陷式晶体管(recessed transistor)。所述U型晶体管的本体沿着所述Y方向(也就是通道宽度方向)的两边被第二氧化层1002(也就是CVD-STI-Oxide2)限制住，以及所述U型晶体管的信道长度包含U形信道1302对应所述U型晶体管的漏极的一边的深度，U形通道1302的底部的长度，以及U形通道1302对应所述U型晶体管的源极的一边的深度。
同样地，为了降低所述字线的电阻，也可以将所述字在线的传统小晶粒钨改为钌(Ru)，则所述字线的电阻率将由350Ω/μm改善至75Ω/μm(参见前述表5)。
如图10所示，沉积第三氮化层1402(也就是电介质帽)，以及随后沉积第四氧化层1404，其中第三氮化层1402和第四氧化层1404堆栈在一起使其总厚度足以填充所述两相邻纵向条纹(由第三氧化层1102和第二氮化层1104组成)之间的空缺。然后回蚀(或抛光)第四氧化层1404以使第四氧化层1404的顶部平齐第二氮化层1104的顶部从而直接在所述字线(也就是栅极材料1306)的正上方形成由第四氧化层1404和第三氮化层1402组成的复合层。
然后如图10所示，通过所述各向异性蚀刻技术蚀刻掉第二氮化层1104，以及保留所述字线之上的第四氧化层1404/第三氮化层1402。然后也通过所述各向异性蚀刻技术蚀刻掉第三氧化层1102以曝露衬垫氮化层206。所述栅极结构(例如第四氧化层1404/第三氮化层1402/栅极材料1306)同时实现了在所述U形凹陷内的所述U型晶体管的栅极结构以及在所述纵向方向(也就是所述Y方向)上的所述字线。
如图11所示，在各处移除衬垫氮化层206以留下衬垫氧化层204。回蚀第二氧化层1002(也就是CVD-STI-oxide2)以使第二氧化层1002的顶部平齐衬垫氧化层204的顶部。然后沉积第四氮化层1602以及通过所述各向异性蚀刻技术蚀刻第四氮化层1602以生成具有精心设计的厚度的第四氮化间隔层。然后沉积第五氧化层1604以及通过所述各向异性蚀刻技术蚀刻第五氧化层1604以生成第五氧化间隔层。然后沉积第一多晶硅层1606(其中第一多晶硅层1606是固有未掺杂的(intrinsic and undoped))在如图11所示的整个表面上方以及通过所述各向异性蚀刻技术蚀刻第一多晶硅层1606创造出第一多晶硅间隔层以使所述第一多晶硅间隔层环绕字线(例如第一字线Word line-1，第二字线Word line-2，第三字线Word line-3)。因此，总结而言，所述第一多晶硅间隔层是在所述第五氮化间隔层之外，所述第五氧化间隔层是在所述第四氮化间隔层之外，以及上述所有的间隔层都围绕且沿着栅极结构的侧壁。
如图11所示，为了方便和清楚地描述具有所述字线和所述位线的所述动态随机存取存储器存储单元数组，位于中心的字线标记为第一字线Word line-1(对应存取晶体管AQ1)，比邻第一字线Word line-1左边的字线标记为第二字线Word line-2(对应比邻存取晶体管AQ1左边的存取晶体管AQ2)，以及衬垫氧化层204仍然覆盖第一字线Word line-1和第二字线Word line-2之间作为漏极的区域以保留给存取晶体管AQ1的第一漏极Drain-1以及存取晶体管AQ2的第二漏极第二漏极drain-2。比邻第一字线Word line-1右边的字线标记为第三字线Word line-3(对应比邻存取晶体管AQ1右边的存取晶体管AQ3)，以及衬垫氧化层204仍然覆盖第一字线Word line-1和第三字线Word line-3之间作为源极的区域以保留给存取晶体管AQ1的第一源极source-1以及存取晶体管AQ3的第三源极source-3。
然后沉积旋涂电介质，其中所述旋涂电介质的厚度足以填充在上述字线(第一字线Word line-1、第二字线Word line-2和第三字线Word line-3)之间的空缺(对应作为所述漏极的区域和作为所述源极的区域)，之后通过所述化学机械平坦化技术抛光所述旋涂电介质以使所述旋涂电介质的顶部与第四氧化层1404的顶部平齐。然后通过所述各向异性蚀刻技术蚀刻所述第一多晶硅间隔层的上半部。之后沉积第一氧化帽层1704以填充所述第一多晶硅间隔层的顶部上方的空缺，然后通过所述化学机械平坦化技术平坦化第一氧化帽层1704以使第一氧化帽层1704的顶部与第四氧化层1404的顶部平齐。然后，如图12所示，蚀刻掉所述旋涂电介质，其中所述旋涂电介质具有远高于热生成氧化层和沉积氧化层的蚀刻速率，所以在蚀刻掉所述旋涂电介质时，热生成氧化层和沉积氧化层仍可保持良好状态。然后沉积第五氮化层1802在如图12所示的整个表面上方。
然后如图13所示，沉积旋涂电介质1902，其中旋涂电介质1902的厚度足以填充在上述字线(第一字线Word line-1、第二字线Word line-2和第三字线Word line-3)之间的空缺，之后通过所述化学机械平坦化技术抛光旋涂电介质1902以使旋涂电介质1902的顶部与第五氮化层1802的顶部平齐。然后沉积光阻层在平齐的表面上以覆盖对应所述漏极(第一漏极drain-1以及第二漏极drain-2)的旋涂电介质1902，以及曝露对应所述源极(第一源极source-1以及第三源极source-3)的旋涂电介质1902。然后通过利用围绕上述字线(第一字线Word line-1、第二字线Word line-2和第三字线Word line-3)的第五氮化层1802作为自对准光罩(self-alignment mask)以移除对应所述源极(第一源极source-1以及第三源极source-3)的旋涂电介质1902。
然后如图13所示，蚀刻掉曝露的第五氮化层1802以及位在两条字线(第一字线Word line-1和第三字线Word line-3)之间的所述源极的区域的中心的衬垫氧化层204以曝露出水平硅表面208。因为被曝露的水平硅表面208是位于存取晶体管AQ1的第一源极source-1和存取晶体管AQ3的第三源极source-3之间，所以在第一源极source-1和第三源极source-3之间的水平硅表面208称为水平硅表面HSS-1/3。
然后如图13所示，通过所述各向异性蚀刻挖掘在水平硅表面HSS-1/3(对应所述源极的区域的中心)下方的硅材料以产生孔洞hole-1/3，其中孔洞hole-1/3的两对边(未绘示于图13)被所述第一氮化间隔层和所述第一氧化间隔层围绕以及孔洞hole-1/3的另外两对边被p型基板202围绕。
然后如图13所示，移除所述光阻层，以及热生成第七氧化层2102(或沉积适当的介电材料)以填充孔洞hole-1/3，以及因为第五氮化层1802上不会有氧化物的生长，所以第七氧化层2102只会部分生长在没有被第五氮化层1802覆盖的第一氧化帽层1704的顶部上。另外，填充孔洞hole-1/3的第七氧化层2102称为第七氧化物插销(Oxide-7plug)，其中所述第七氧化物插销具有光滑表面，且其高度与衬垫氧化层204的顶部平齐。
如图14所示，沉积旋涂电介质2202，其中旋涂电介质2202须足够厚以填充到在孔洞hole-1/3中的第七氧化层2102顶部上方的空缺中，然后通过所述化学机械平坦化技术移除旋涂电介质2202的顶部材料直到旋涂电介质2202的顶部与第五氮化层1802的顶部平齐。
如图14所示，使用光刻光罩技术覆盖对应所述源极的区域以及曝露出上述为所述漏极保留的区域，其中在所述光刻光罩技术中所使用的光罩幷不是关键的光罩，其功能仅是让处理水平硅表面HSS-1/3的工艺与处理水平硅表面HSS-1/2的工艺分开。然后曝露的旋涂电介质1902、曝露的第五氮化层1802以及曝露的衬垫氧化层204被移除以露出水平硅表面(也就是水平硅表面HSS-1/2)。然后通过所述各向异性蚀刻技术挖掘和移除对应水平硅表面HSS-1/2的硅材料以产生孔洞hole-1/2，其中孔洞hole-1/2的两对边分别被p型基板202围绕，孔洞hole-1/2的第三边被所述第一氮化间隔层围绕，孔洞hole-1/2的第四边被所述第一氧化间隔层围绕，以及孔洞hole-1/2的第三边和第四边更进一步由第二氧化层1002(也就是CVD-STI-oxide2)在外部限制。
如图14所示，之后移除所述光罩，然后热生成第八氧化层2402以产生第八氧化间隔层，其中孔洞hole-1/2的四个侧壁中除了第三侧壁被所述第一氮化间隔层覆盖之外，所述第八氧化间隔层覆盖孔洞hole-1/2的四个侧壁中的其余三个侧壁和孔洞hole-1/2的底部。另外，第八氧化层2402也部分生长在第一氧化帽层1704的顶部。另外，图15是说明所述动态随机存取存储器存储单元数组沿着所述Y2方向的剖面图的示意图，其中所述Y2方向沿着孔洞Hole-1/2的中心延伸并垂直于所述X方向，其中如图15所示，所述主动区被夹在第二氧化层1002(CVD-STI-Oxide2)，硅表面下位线902(UGBL)，所述第一氧化间隔层，以及所述第一氮化间隔层之间。
此后，通过所述各向同性蚀刻技术(isotropic etching technique)移除孔洞hole-1/2内所述第三侧壁上的所述第一氮化间隔层，以及同时移除第五氮化层1802(如图16所示，因为所述第一氮化间隔层非常薄，所以所述各向同性蚀刻技术不会损害水平硅表面208之上的其他结构，且也不会移除孔洞Hole-1/2内的第八氧化层2402)。
如图16所示，沉积导电层(例如多晶硅，或金属(例如钨))2802，其中导电层的厚度足以填充孔洞hole-1/2，然后通过所述各向同性蚀刻技术蚀回在水平硅表面208上的导电层2802以在孔洞hole-1/2内留下导电插销(或钨插销)。所述导电插销(或钨插销)通过孔洞hole-1/2的第三侧壁上的开口连接硅表面下位线902(UGBL)，其中孔洞hole-1/2的第三侧壁原来是被所述第一氮化间隔层覆盖。然后沉积第六氮化层2804以及通过所述各向异性蚀刻技术蚀刻创造出所述第六氮化间隔层，其中所述第六氮化间隔层围绕对应所述漏极的所述第一多晶硅间隔层。
然后，如图17所示，回蚀所述导电插销(或钨插销)在水平硅表面208下方的上半部，其中如图17所示，在孔洞Hole-1/2内，所述导电插销(或钨插销)是通过其侧壁连接至硅表面下位线902(UGBL)的侧壁。
然后，如图18所示，通过所述各向异性蚀刻技术移除适量的第八氧化层2402的上半部，导致所述第八氧化间隔层的高度因此低于所述导电插销(或钨插销)的高度。另外，第一氧化帽层1704的部分也可能被蚀刻掉。
然后，如图18所示，通过所述选择性外延生长(selective epitaxy growth,SEG)技术从两个曝露的硅边缘(邻近以及在第八氧化层2402和所述导电插销(或钨插销)的上方)横向生长n+原位掺杂硅层，如此导致连接到孔洞hole-1/2的两侧上的水平硅表面208的项链型(necklace-type)导电n+硅漏极(称为n+硅汲环(n+silicon drain-collar)226可分别作为存取晶体管AQ1的第一漏极drain-1和存取晶体管AQ2的第二漏极drain-2，以及也可作为在硅表面下位线902(UGBL)和存取晶体管AQ1、AQ2之间的导电桥(也就是桥接触)。
然后，如图18所示，在所述n+硅汲环上局部热生成具有良好设计厚度的第九氧化层3302以盖住水平硅表面HSS-1/2(且第九氧化层3302可能覆盖第一氧化帽层1704)。另外，轻掺杂漏极(lightly doped drain,LDD)及/或其他重掺杂区可在所述漏极和所述源极形成。至此，所述字线，硅表面下位线902(UGBL)，和所述U型晶体管已经全部完成。
另外，进一步的工艺可以被引入以形成类似于图2A所示的结构。例如，回蚀覆盖在所述n+硅汲环上方的第九氧化层3302的部分以使第九氧化层3302的厚度和衬垫氧化层204的高度相同，以及蚀刻掉覆盖在第一氧化帽层1704上方的第九氧化层3302。然后，在位于孔洞hole-1/2上方的第九氧化层3302上方的空缺中沉积厚的多晶硅层-a 3402，幷蚀刻回多晶硅-a层3402。通过所述各向异性蚀刻技术移除所述第六氮化间隔层(第六氮化层2804)。沉积多晶硅层-b 3502，然后利用所述各向异性蚀刻技术回蚀多晶硅层-b 3502以使多晶硅层-b 3502的残余可填充紧邻多晶硅层-a 3402的空缺，且使多晶硅层-a 3402和多晶硅层-b 3502的厚度几乎相同。然后，通过所述各向同性蚀刻技术移除所有的旋涂电介质层(也就是旋涂电介质1902和旋涂电介质2202)以及第五氮化层1802。
步骤40：形成在所述存取晶体管上方的储存电容：
如图19所示，然后可以形成储存电容(或储存节点SN)以覆盖所述U型晶体管，其中由硅/重掺杂硅制成的所述储存电容的一个电极电连接所述源极，由钨(或其他导电材料)制成的所述储存电容的另一个电极是所有储存电容的对电极(counter electrode)，以及在两电极之间形成高介电常数绝缘层。另外，用于形成如图19所示的储存电容的示范工艺可参照美国专利申请号17/337,391，申请日2021/06/02(发明名称：MEMORY CELLSTRUCTURE)，在此全文引用。
完成所述储存电容后，新的具有硅表面下位线的动态随机存取存储器单元(具有上述半导体存储器结构)的尺寸更小(大约为4F～7.5F，其中F为最小特征尺寸)。因此，具有根据本发明的新动态随机存取存储器单元的一个动态随机存取存储器区块(bank)的尺寸也可以被缩小，其中所述缩小的动态随机存取存储器区块中的位线和局部字线的长度也可以被缩小。在进一步考虑以钌(Ru)取代钨(W)而降低电阻率后，则本发明的位线电阻/um可降低至传统动态随机存取存储器结构的位线电阻/um的1/3～1/4，且本发明的字线电阻/um可减少至传统动态随机存取存储器结构的字线电阻/um的1/2～1/3。
综上所述，本发明新的动态随机存取存储器数组(具有上述新的动态随机存取存储器单元，称为雷电数组(Thunder Array))可有效降低位线及字线(或局部字线)的电容及电阻。所述雷电数组的位线电阻/um至少可以降低到传统动态随机存取存储器结构的位线电阻/um的1/3～1/4，位线电容/um也可降低到传统动态随机存取存储器结构的位线电容/um的1/3～1/4。如此，所述雷电数组中位线的RC时间常数就可减小到传统动态随机存取存储器结构位线的RC时间常数的1/9～1/16。另外，而且，所述雷电数组的字线电阻/um至少可以降低到传统动态随机存取存储器结构的字线电阻/um的1/2～1/3，字线电容/um也可以降低到传统动态随机存取存储器结构的字线电容/um的0.068。以降低到1/3～1/4为例，所述雷电数组的字线的RC时间常数可以减小到传统动态随机存取存储器结构字线的RC时间常数的1/6～1/12。例如，根据6sigma计算，如下表6和表7所示，局部字线的RC时间常数约为1.831纳秒(ns)～0ns(基于局部字线的RC时间常数减少到传统动态随机存取存储器DDR3/DDR4的字线的RC时间常数的1/6)，以及位线的RC时间常数约为0.211ns～0ns(基于位线的RC时间常数减少到传统动态随机存取存储器DDR3/DDR4的位线的RC时间常数的1/9)。
所述雷电数组的局部字线(local word line,LWL)的RC时间常数(S:标准偏差)
表6(备注：在u-6S<＝0时，u-6S设为0)所述雷电数组的位线的RC时间常数(S:标准偏差)
表7(备注：在u-6S<＝0时，u-6S设为0)
因此，所述雷电数组的指令周期比传统动态随机存取存储器的指令周期更快，甚至可以与商用静态随机存取存储器(Static random-access memory,SRAM)兼容。由于所述雷电数组位线的RC时间常数降低至传统动态随机存取存储器DDR3/DDR4的位线的RC时间常数的1/9～1/16，所以小信号发展电压(small signal develop voltage)可提高2～3倍左右，而刷新时间也可提高2～3倍。由于所述雷电数组局部字线的RC时间常数减小到传统动态随机存取存储器DDR3/DDR4的字线的RC时间常数的1/6～1/12，局部字线中电压信号的上升时间可以从11ns减小到0.5～0.9ns(或小于4ns，例如小于2ns)，而局部字线中电压信号的下降时间也可以从11ns减少到0.5～0.9ns(或小于4ns，例如小于2ns)。如图20所示，其中图20中局部字在线电压信号的底部电压为-0.2～0V，局部字在线电压信号的顶部电压为2～2.8V。
如图21所示，以联合电子装置工程委员会(Joint Electron Device EngineeringCouncil,JEDEC)操作在1066MHz的DDR3或DDR4为例，本发明的动态随机存取存储器数组的写入周期时间可缩短至2.75ns(但相较之下，联合电子装置工程委员会操作在1066MHz的DDR3或DDR4的写入周期时间为3.75ns，所以本发明减少了26％的联合电子装置工程委员会操作在1066MHz的DDR3或DDR4的写入周期时间)。
另外，如表8所示，再以联合电子装置工程委员会操作在1066MHz的DDR3或DDR4，本发明的动态随机存取存储器数组的随机行访问时间(random row access time)在不同的操作频率下可从25～27.87ns降到14.93～18.71ns。
表8(备注：局部字线RC时间常数(1/6)表示局部字线RC时间常数为传统动态随机存取存储器结构字线的RC时间常数的1/6，以及局部字线RC时间常数(1/12)表示局部字线RC时间常数为传统动态随机存取存储器结构字线的RC时间常数的1/12)
如表9所示，本发明的动态随机存取存储器数组的tRCD在不同的操作频率下可从12.5～13.94ns降到2.42～4.77ns。
表9
如表10所示，本发明的动态随机存取存储器数组的tRP在不同的操作频率下可从12.5～13.94ns降到1.54～3.93ns。
表10(备注：位线RC时间常数(1/9)表示位线RC时间常数为传统动态随机存取存储器结构位线的RC时间常数的1/9，以及位线RC时间常数(1/16)表示位线RC时间常数为传统动态随机存取存储器结构位线的RC时间常数的1/16)
如表11所示，本发明的动态随机存取存储器数组的tREF(刷新时间)在位线电容降至传统的动态随机存取存储器的位线电容的1/4时，可从64毫秒变成256毫秒。
表11
考虑到局部字线的较低RC时间常数和位线的较低RC时间常数的改进(以及其他，例如小信号发展速度和发展电压的提高，传感速度的提高，均衡速度也改进了)，刷新操作可以进一步改进。例如，在本发明中，刷新时间(tRFC)可以被改进到小于10纳秒(ns)，例如到2纳秒。
另外，其他JEDEC规范内的参数，例如位线负载、位线写入速度、tRC、tRAS、tRFC等，也可以根据本发明所公开的所述雷电数组来改进。
另外，如图22所示，由于RC时间常数减小，一条局部字线(LWL)可以连接更多的存取晶体管(从1000个到2000～3000个)。因此，用以驱动局部字线的局部字线驱动器的数量也可以减少。也就是说具有两条局部字线(LWL)的两个子存储器数组可以合并成一个新子存储器数组，其中新子存储器数组的新局部字线长度是原始局部字线长度的2倍(图22的左侧部分)。另外，也可以将三个具有三条局部字线的子存储器数组合并成一个新的子存储器数组，其中新子存储器数组的新局部字线长度是原始局部字线长度的3倍(图22的的右侧部分)。传统的动态随机存取存储器的一个子存储器数组中的局部字线长度为85.25um，传统的动态随机存取存储器的一个子局部字线中的局部字线驱动器的高度为6.11um。因此，如图22所示，本发明的雷电数组在合并2个或3个子存储器数组后可分别减少3.34％或4.46％的面积，但仍具有比传统动态随机存取存储器数组更好的交流(AC)性能。
综上所述，本发明提出了具有超低位线RC时间常数和超低字线RC时间常数的新型动态随机存取存储器(雷电数组动态随机存取存储器(Thunder Array DRAM))。与传统的数十纳米技术节点(例如15～28纳米技术节点)制造的动态随机存取存储器相比，所述雷电数组动态随机存取存储器的位线的RC时间常数降低至1/9～1/16，以及所述雷电数组动态随机存取存储器的字线的RC时间常数至少降低至1/6～1/12。如此，位线和字线中的信号可以发展得更佳并且传输得更快，导致位线和字线中的信号的电压摆幅也可以相应地减小。例如，用于开启存取晶体管的字线中的Vpp电压可以低于2V(例如1.5～1.8V)，在位线中对应于信号ONE的VCC电压可以低至0.6～0.8V，以及动态随机存取存储器单元的电容中储存的电压几乎可以与在位线中对应于信号ONE的VCC电压相同，其中与传统的动态随机存取存储器相比，在传统的动态随机存取存储器中，位线中的VCC电压仅有80～85％被储存在电容中(当然，实际情况中要扣除由于存取晶体管的临界电压而产生的压降)。另外，由于所述雷电数组动态随机存取存储器的位线和字线的电容的减小以及位线和字线中信号的电压摆幅的减小，所以所述雷电数组动态随机存取存储器的功耗可以显着改善。
另外，所述雷电数组动态随机存取存储器可以帮助改善同步动态随机存取存储器(synchronous DRAM)的交流(AC)参数，并且还可以改善伪静态随机存取存储器(pseudostatic random access memory(SRAM)的交流(AC)参数。由于伪静态随机存取存储器需要插入刷新(Refresh)命令来满足其刷新时间(refresh time)，所以传统的动态随机存取存储器会在开始译码地址和读/写数据之前保留一个tRFC。然而，由于所述雷电数组动态随机存取存储器中局部字线的上升时间和下降时间的减少，所以上述传统的动态随机存取存储器中出现的问题将变得非常微不足道。换句话说，因为所述雷电数组动态随机存取存储器中的tRFC要小得多，所以tAA/tAADV/tBA/tRC等伪静态随机存取存储器的交流(AC)参数可以从70ns降低到35ns。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (27)

1.一种半导体存储器结构，其特征在于包含：
一半导体基板，具有一顶面；
多个动态随机存取存储器单元，其中每一动态随机存取存储器单元包含一存取晶体管和一储存电容；
一位线，具有一第一端和一第二端，其中所述位线的第一端沿着所述多个动态随机存取存储器单元延伸至所述位线的第二端，以及所述位线耦接所述多个动态随机存取存储器单元中的每一存取晶体管；
一传感放大器，耦接所述位线的第一端；及
一局部字线，连接到所述多个动态随机存取存储器单元中的第一动态随机存取存储器单元的存取晶体管的栅极导电区；
其中所述局部字线中的电压信号的上升时间或下降时间小于4纳秒。
2.如权利要求1所述的半导体存储器结构，其特征在于所述局部字线中的电压信号的上升时间或下降时间小于1纳秒。
3.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的随机行访问时间小于20纳秒。
4.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRCD时间小于10纳秒。
5.如请求项4所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRCD时间小于5纳秒。
6.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRP时间小于10纳秒。
7.如请求项6所述的半导体存储器结构，其特征在于所述半导体存储器结构的tRP时间小于5纳秒。
8.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的数组写入周期时间小于3纳秒。
9.如权利要求1所述的半导体存储器结构，其特征在于所述半导体存储器结构的tREF时间大于200毫秒。
10.如请求项9所述的半导体存储器结构，其特征在于所述半导体存储器结构的tREF时间大于250毫秒。
11.如权利要求1所述的半导体存储器结构，其特征在于所述位线位于所述半导体基板的顶面下方。
12.一种半导体存储器结构，包含：
一半导体基板，具有一顶面；
多个动态随机存取存储器单元，其中每一动态随机存取存储器单元包含一存取晶体管和一储存电容；
一位线，具有一第一端和一第二端，其中所述位线的第一端沿着所述多个动态随机存取存储器单元延伸至所述位线的第二端，以及所述位线耦接所述多个动态随机存取存储器单元中的每一存取晶体管；
一传感放大器，耦接所述位线的第一端；及
一局部字线，连接到所述多个动态随机存取存储器单元中的第一动态随机存取存储器单元的存取晶体管的栅极导电区；
其中所述局部字线的RC时间常数小于2纳秒。
13.如权利要求12所述的半导体存储器结构，其特征在于所述局部字线的RC时间常数介于1.83纳秒～0纳秒之间。
14.如权利要求12所述的半导体存储器结构，其特征在于所述局部字线中的电压信号的上升时间或下降时间小于2纳秒。
15.如权利要求12所述的半导体存储器结构，其特征在于所述位线的RC时间常数小于1纳秒。
16.如权利要求15所述的半导体存储器结构，其特征在于所述位线的RC时间常数为0.211纳秒～0纳秒。
17.如权利要求12所述的半导体存储器结构，其特征在于所述位线位于所述半导体基板的顶面下方，且所述栅极导电区的顶面低于所述半导体基板的顶面。
18.一种半导体存储器结构，包含：
一半导体基板，具有一顶面；
多个动态随机存取存储器单元，其中每一动态随机存取存储器单元包含一存取晶体管和一储存电容；
一位线，具有一第一端和一第二端，其中所述位线的第一端沿着所述多个动态随机存取存储器单元延伸至所述位线的第二端；
一传感放大器，耦接所述位线的第一端；及
一局部字线，连接所述多个动态随机存取存储器单元中的超过1000个存取晶体管。
19.如权利要求18所述的半导体存储器结构，其特征在于所述局部字线连接所述多个动态随机存取存储器单元中的超过2000个存取晶体管。
20.一种半导体存储器结构，包含：
一半导体基板，具有一顶面；
多个动态随机存取存储器单元，形成在所述半导体基板中，其中每一动态随机存取存储器单元包含一存取晶体管和一储存电容；
一位线，耦接所述多个动态随机存取存储器单元中的每一动态随机存取存储器单元，其中所述位线设置在所述半导体基板的顶面下方；
一传感放大器，耦接所述位线的第一端；及
一电压源，电连接至所述传感放大器与所述位线；
其中所述电压源提供不大于0.85V的电压给所述传感放大器。
21.如权利要求20所述的半导体存储器结构，其特征在于所述电压源提供0.4V～0.8V的电压给所述传感放大器。
22.如权利要求20所述的半导体存储器结构，其特征在于所述电压源提供0.38V～0.6V的电压给所述传感放大器。
23.如权利要求20所述的半导体存储器结构，其特征在于所述位线与所述多个动态随机存取存储器单元中的每一动态随机存取存储器单元垂直且水平地间隔开。
24.一种半导体存储器结构，包含：
一半导体基板，具有一顶面；
多个动态随机存取存储器单元，形成在所述半导体基板中，其中每一动态随机存取存储器单元包含一存取晶体管和一储存电容；
一位线，耦接所述多个动态随机存取存储器单元中的每一动态随机存取存储器单元，其中所述位线设置在所述半导体基板的顶面下方；
一传感放大器，耦接所述位线的第一端；及
一电压源，电连接至所述传感放大器与所述位线；
其中所述半导体存储器结构的tREF时间大于200毫秒。
25.如权利要求24所述的半导体存储器结构，其特征在于所述半导体存储器结构的tREF时间大于250毫秒。
26.如权利要求24所述的半导体存储器结构，其特征在于所述半导体内存结构的tREF时间小于10纳秒。
27.如权利要求6所述的半导体存储器结构，其特征在于所述半导体内存结构的tREF时间不大于2纳秒。
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