KR20240010438A - 반도체 메모리 구조 - Google Patents

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KR20240010438A
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차오-춘 루
준 시아
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인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디.
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Abstract

반도체 메모리 구조체는 반도체 기판, 복수의 DRAM(dynamic random access memory) 셀, 비트 라인, 센스 증폭기, 및 로컬 워드 라인을 포함한다. 반도체 기판은 상부 표면을 가진다. 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 가진다. 비트 라인은 복수의 DRAM 셀을 따라 제2 단자까기 연장된 제1 단자를 포함하고, 비트 라인은 복수의 DRAM 셀의 각 액세스 트랜지스터에 연결된다. 센스 증폭기는 비트 라인의 제1 단자에 연결된다. 로컬 워드 라인은 복수의 DRAM 셀 중 제1 DRAM 셀의 액세스 트랜지스터의 게이트 도전 영역에 연결된다. 로컬 워드 라인에서 전압 신호의 상승 시간 및 하강 시간은 4ns 미만이다.

Description

반도체 메모리 구조{SEMICONDUCTOR MEMORY STRUCTURE}
본 출원은 2022년 7월 15일에 출원된 미국 가출원 제63/389,371호의 이익을 주장한다. 본 출원의 내용은 참조로서 본 명세서에 포함된다.
본 발명은 반도체 메모리 구조체에 관한 것으로, 구체적으로 DRAM의 커패시턴스를 획기적으로 감소시킬 수 있는 반도체 메모리 구조에 관한 것이다.
종래의 DRAM(dynamic random access memory, 동적 랜덤 액세스 메모리) 구조를 도시한 도 1a를 참조하면, 데이터 XIO(예를 들어, 신호 ONE(전압 VCCA(예를 들어, 1.1V)에 대응함) 또는 신호 하이(High))는 데이터 입력 회로(DI), 글로벌 I/O 경로(GIO), 데이터 라인 센스 증폭기(70), 데이터 라인(DL&DLB), 그 다음 비트 라인(BL&BLB)을 따라 전달될 것이며, 여기서 DLB는 상보 데이터 라인을 나타내고 BLB는 상보 비트 라인을 나타낸다. 또한, 데이터(XIO)는 비트 라인(BL)을 통해 메모리 어레이(75)의 대응하는 저장 노드에 저장될 것이다. 메모리 어레이(75)에서, 도 1b에 도시된 바와 같이, 센스 증폭기(80)는 비트 라인 스위치(BS100)를 통해 데이터 라인(DL)에 연결된 비트 라인(BL)에 연결된다. 또한, 센스 증폭기(80)는 비트 라인 스위치(BS100)를 통해 데이터 라인(DLB)에 연결된 비트 라인(BLB)에도 연결된다. 하나의 비트 라인(BL)에는 복수의 DRAM 셀(256, 512 또는 1024 DRAM 셀 등)이 연결된다. 비트 라인(BL)은 복수의 DRAM 셀 중 제1 DRAM 셀에 연결된 제1 종단(E1) 및 복수의 DRAM 셀 중 마지막 DRAM 셀에 연결된 제2 종단(E2)을 가진다. 또한, 센스 증폭기(80)는 신호(EN2)에 의해 제어되는 스위치를 통해 전압(VCCSA)에 연결되고 신호(EN1)에 의해 제어되는 또 다른 스위치를 통해 전압(VSS)(예를 들어, 0V)에 연결된다. 도 1c에서, 액세스 트랜지스터(11) 및 저장 커패시터(12)를 포함하는 하나의 DRAM 셀을 예로 사용하면, 액세스 트랜지스터(11)의 게이트는 워드 라인(WL)에 연결되고 센스 증폭기(22)는 비트 라인(BL)을 통해 액세스 트랜지스터(11)에 연결되며, 저장 커패시터(12)의 하나의 플레이트는 플레이트 전압(Vpl)에 연결된다. DRAM 셀은 액세스 트랜지스터(11)를 스위치로 사용하여 쓰기(WRITE) 모드에서 비트 라인(BL)으로부터 커패시터로 저장되거나 또는 읽기(READ) 모드에서 비트 라인으로 전송될 전하를 제어할 수 있다.
요약하면, (1) 도 1a, 1b, 1c에 도시된 DRAM 셀 어레이 설계는, 하나의 액세스 트랜지스터(일반적으로 공칭 약 0.7V의 임계 전압(Vth)을 가짐) 및 하나의 저장 커패시터(커패시턴스(Cstorage)(일반적으로 17fF)를 가짐)를 포함하는 가장 인기 있는 1T1C 셀과 같은 많은 DRAM 셀을 포함하고, (2) 이들 많은 1T1C 셀은 비트 라인(BL)으로 명명된 상호 연결에 각각 연결될 액세스 트랜지스터의 드레인을 가지며, (3) 이들 1T 트랜지스터의 게이트는 또한 워드 라인(WL)으로 명명된 상호 연결에 의해 각각 연결된다. 비트 라인(BL)은 예를 들어 CMOS(complementary metal-oxide-semiconductor, 상보성 금속 산화막 반도체) 교차 결합 회로인 센스 증폭기(22)에 연결된다. 이에 상응하게, 비트 라인의 신호에 상보적인 신호를 운반하고 동일한 센스 증폭기(22)에도 연결되는 비트 라인 바(bit line bar, BLB)로 명명된 또 다른 비트 라인이 있다. 이러한 비트 라인(BL) 및 비트 라인 바(BLB) 상호 연결을 따라, 필요에 따라 전압 전위를 균등화하기 위한 비트 라인 균등화 장치 및 비트 라인과 데이터 라인 사이의 신호를 제어하기 위한 비트 스위치 장치와 같이, 작동시 완전한 비트 라인 기능을 수행하기 위해 연결될 다른 장치가 있다.
도 1d는 대부분의 현재 DRAM의 액세스(READ 또는 WRITE) 작동 동안의 관련 신호 파형을 도시한다. READ 명령에 대한 기본적인 셀 액세스 작동은 다음과 같이 설명된다: (1) 시작 단계에서, 비트 라인(BL) 및 비트 라인 바(BLB)는 일반적으로 이러한 비트 라인 균등화 장치를 통해 Half-VCC 레벨에서 균등화되고, (2) 능동 읽기 작동이 시작되는 경우, 워드 라인(WL)의 전압이 VPP와 같은 고전압 레벨로 상승되어 액세스 트랜지스터를 완전히 턴온시키며, (3) 그런 다음, 저장 커패시터의 DRAM 셀 저장 전하가 액세스 트랜지스터를 통해 비트 라인(BL)으로 전달되어 전압을 변경할 것이다. 즉, 약 100mV의 작은 센싱 전압(ΔV)이 나타나며, 이는 Half-VCC 레벨 위의 가산(초기 센싱 신호(ONE)라고 함) 또는 Half-VCC 레벨 아래의 감산(초기 센싱 신호(ZERO)라고 함)이며, (4) 작은 센싱 전압(ΔV)의 크기는 [수학식 1]에 따라 계산될 수 있다.
[수학식 1]
ㅿV = 1/2 × VCC × [Cstorage/ (Cstorage + Cbitline + Csenseamp + Cbitswitch + Ceq]
(5) 대부분의 전하가 저장 커패시터에서 비트 라인(BL)으로 전달된 후, 잘 설계된 래치 신호에 의해 교차 결합 센스 증폭기가 트리거되어 작은 센싱 전압(ΔV)을 더 큰 신호로의 증폭을 시작할 수 있다.
(6) DRAM 셀 어레이에 최첨단 설계를 제공하기 위해, Cstorage ~ 17fF, Cbitline ~ 27.5fF(셀당 각 비트 라인 커패시턴스 ~ 0.04fF, 따라서 688개의 셀에 연결된 비트 라인(BL)의 비트 라인 커패시턴스), (Csenseamp + Cbitswich + Ceq) ~ 11fF, VCC ~1.1 V, 결과적으로, 성공적인 센싱 및 증폭에 매우 충분한 ΔV ~ 168 mV. Cstorage 또는 VCC의 설계에 대해 다른 관점을 취하면, 최소 ΔV가 100mV여야 하는 경우, 최소 Cstorage가 10fF일 수 있거나 또는 VCC가 0.67V일 수 있다.
일반적인 설계 흐름은 예를 들어 액세스 트랜지스터 위의 적층 커패시터(적층 커패시터 설계) 또는 트랜지스터에 연결된 트렌치 커패시터 중 하나와 같은 셀 설계를 선택하는 것이다. 그런 다음, 정의된 프로세스 통합에 기초하여, 셀 토포그래피(topography)가 잘 정의될 것이며, 그러면 셀당 비트 라인 커패시턴스는 셀 토포그래피로부터의 커패시턴스에 의해 정의될 수 있고, 전체 Cbitline이 결과적으로 정의될 수 있다. 종래 DRAM에서, 수십 nm 기술 노드(예: 15~28nm 기술 노드)에 의해 제조된 DRAM 셀당 비트 라인의 커패시턴스(Cbl)는 비트 라인에 688개 또는 512개 셀을 연결한다고 가정하면 약 40×10-3fF이고, [표 1]은 셀당 비트 라인과 관련된 캐패시턴스의 전형적인 예를 나타낸다. 기술 노드는 그러한 기술 노드 공정의 최소 피처 크기 또는 그러한 기술 노드 공정에서 파운드리 제조업체가 주장하는 치수일 수 있다.
비트 라인(또는 워드 라인)과 관련된 셀당 비트 라인의 커패시턴스(또는 워드 라인의 커패시턴스)가 클수록 비트 라인(또는 워드 라인)에 연결된 DRAM 셀의 수량이 적어질 수 있기 때문에, 비트 라인(또는 워드 라인)과 관련된 총 커패시턴스를 줄이는 방법이 DRAM 셀 설계자에게 중요한 문제가 되었다.
본 발명의 실시예는 반도체 메모리 구조체를 제공한다. 이 반도체 메모리 구조체는 반도체 기판, 복수의 DRAM(dynamic random access memory, 동적 랜덤 액세스 메모리) 셀, 비트 라인, 센스(sense) 증폭기 및 로컬 워드 라인을 포함한다. 반도체 기판은 상단 표면을 가진다. 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함한다. 비트 라인은 복수의 DRAM 셀을 따라 제2 단자까지 연장된 제1 단자를 가지며, 비트 라인은 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결된다. 센스 증폭기는 비트 라인의 제1 단자에 연결된다. 로컬 워드 라인은 복수의 DRAM 셀 중 제1 DRAM 셀의 액세스 트랜지스터의 게이트 도전 영역에 연결된다. 로컬 워드 라인에서 전압 신호의 상승 시간 또는 하강 시간은 4ns 미만이다.
본 발명의 일 측면에 따르면, 로컬 워드 라인에서 상기 전압 신호의 상승 시간 또는 하강 시간은 1ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 랜덤 행(row) 액세스 시간은 20ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tRCD 시간은 10ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tRCD 시간은 5ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tRP 시간은 10ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tRP 시간은 5ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 어레이 쓰기 주기 시간은 3ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tREF 시간은 200ms보다 길다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tREF 시간은 250ms보다 길다.
본 발명의 일 측면에 따르면, 비트 라인은 반도체 기판의 상단 표면 아래에 있다.
본 발명의 다른 실시예는 반도체 메모리 구조체를 제공한다. 이 반도체 메모리 구조체는 반도체 기판, 복수의 DRAM 셀, 비트 라인, 센스 증폭기 및 로컬 워드 라인을 포함한다. 반도체 기판은 상단 표면을 가진다. 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함한다. 비트 라인은 복수의 DRAM 셀을 따라 제2 단자까지 연장된 제1 단자를 가지며, 비트 라인은 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결된다. 센스 증폭기는 비트 라인의 제1 단자에 연결된다. 로컬 워드 라인은 복수의 DRAM 셀 중 제1 DRAM 셀의 액세스 트랜지스터의 게이트 도전 영역에 연결된다. 로컬 워드 라인에 대한 RC 시정수는 2ns 미만이다.
본 발명의 일 측면에 따르면, 로컬 워드 라인에 대한 RC 시정수는 1.83ns ~ 0ns 사이에 있다.
본 발명의 일 측면에 따르면, 로컬 워드 라인에서 전압 신호의 상승 시간 또는 하강 시간은 2ns 미만이다.
본 발명의 일 측면에 따르면, 비트 라인에 대한 RC 시정수는 1ns 미만이다.
본 발명의 일 측면에 따르면, 비트 라인에 대한 RC 시정수는 약 0.211ns ~0ns이다.
본 발명의 일 측면에 따르면, 비트 라인은 반도체 기판의 상단 표면 아래에 있고, 게이트 도전 영역의 상단 표면은 반도체 기판의 상단 표면보다 낮다.
본 발명의 다른 실시예는 반도체 메모리 구조체를 제공한다. 이 반도체 메모리 구조체는 반도체 기판, 복수의 DRAM 셀, 비트 라인, 센스 증폭기 및 로컬 워드 라인을 포함한다. 반도체 기판은 상단 표면을 가진다. 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함한다. 비트 라인은 복수의 DRAM 셀을 따라 제2 단자까지 연장된 제1 단자를 가진다. 센스 증폭기는 비트 라인의 제1 단자에 연결된다. 로컬 워드 라인은 복수의 DRAM 셀의 1000개보다 많은 액세스 트랜지스터에 연결된다.
본 발명의 일 측면에 따르면, 로컬 워드 라인은 복수의 DRAM 셀의 2000개보다 많은 액세스 트랜지스터에 연결된다.
본 발명의 다른 실시예는 반도체 메모리 구조체를 제공한다. 반도체 메모리 구조체는 반도체 기판, 복수의 DRAM 셀, 비트 라인, 센스 증폭기 및 전압 소스를 포함한다. 반도체 기판은 상단 표면을 가진다. 복수의 DRAM 셀은 반도체 기판에 기초하여 형성되며, 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함한다. 비트 라인은 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결되며, 비트 라인은 반도체 기판의 상단 표면 아래에 배치된다. 센스 증폭기는 비트 라인의 제1 단자에 연결된다. 전압 소스는 센스 증폭기와 비트 라인에 전기적으로 연결된다. 전압 소스는 센스 증폭기에게 0.85V 이하를 제공한다.
본 발명의 일 측면에 따르면, 전압 소스는 센스 증폭기에게 약 0.4V~0.8V를 제공한다.
본 발명의 일 측면에 따르면, 전압 소스는 센스 증폭기에게 약 0.38V~0.6V를 제공한다.
본 발명의 일 측면에 따르면, 비트 라인은 복수의 DRAM 셀의 각각의 액세스 트랜지스터로부터 수직 및 수평으로 이격되어 있다.
본 발명의 다른 실시예는 반도체 메모리 구조체를 제공한다. 이 반도체 메모리 구조체는 반도체 기판, 복수의 DRAM 셀, 비트 라인, 센스 증폭기 및 로컬 워드 라인을 포함한다. 반도체 기판은 상단 표면을 가진다. 복수의 DRAM 셀은 반도체 기판에 기초하여 형성되며, 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함한다. 비트 라인은 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결되며, 비트 라인은 반도체 기판의 상단 표면 아래에 배치된다. 센스 증폭기는 비트 라인의 제1 단자에 연결된다. 전압 소스는 센스 증폭기와 비트 라인에 전기적으로 연결된다. 반도체 메모리 구조체의 tREF 시간은 200ms보다 길다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tREF 시간은 250ms보다 길다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tRFC 시간은 10ns 미만이다.
본 발명의 일 측면에 따르면, 반도체 메모리 구조체의 tRFC 시간은 2ns 이하이다.
본 발명의 이러한 목적 및 기타 목적은 다양한 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 바 없이 명백해질 것이다.
특허 또는 출원 파일은 컬러로 실행된 적어도 하나의 도면을 포함한다. 컬러 도면을 갖는 본 특허 또는 특허 출원의 사본은 요청 및 필요한 수수료 지불 시 특허청에 의해 제공될 것이다.
도 1a는 종래 저전력 DRAM에 대한 쓰기 작동 동안 데이터 경로 상의 전압 스윙을 도시한다.
도 1b는 DRAM 셀의 WRITE 작동 동안 2개의 개별 전압 소스에 선택적으로 연결된 센스 증폭기에 대한 개략적인 회로를 도시한다.
도 1c는 일반적으로 사용되는 DRAM 셀 설계를 도시한다.
도 1d는 최신의 DRAM의 액세스(READ 또는 WRITE) 작동 동안 관련된 신호 파형을 도시한다.
도 2a는 DRAM 셀과 언더그라운드 비트 라인(UGBL) 사이의 관계를 도시한다.
도 2b는 언더그라운드 비트 라인(UGBL) 대 저장 노드(SN), UGBL 대 워드 라인(WL) 및 UGBL 대 기판의 커패시턴스에 대응하는 TCAD 시뮬레이션 결과를 도시한다.
도 2c는 언더그라운드 비트 라인(UGBL) 대 저장 노드(SN), UGBL 대 워드 라인(WL), UGBL 대 기판, WL 대 SN 및 WL 대 기판의 커패시턴스에 대응하는 TCAD 시뮬레이션 결과를 도시한다.
도 2d는 WL 대 WL 및 WL 대 O-SN(기타 저장 노드)의 커패시턴스에 대응하는 TCAD 시뮬레이션 결과를 도시한다.
도 2d, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j는 언더그라운드 비트 라인(UGBL) 대 비트 라인(UGBL)의 커패시턴스에 대응하는 TCAD 시뮬레이션 결과를 도시한다.
도 3은 본 발명의 실시예에 따른 낮은 커패시턴스의 비트 라인을 갖는 반도체 메모리 구조의 제조 방법을 나타내는 흐름도이다.
도 4, 도 5, 도 6, 도 7은 언더그라운드 비트 라인 형성을 도시한다.
도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18은 액세스 트랜지스터 위에 저장 커패시터를 형성하는 것을 도시한다.
도 19는 U자형 트랜지스터를 덮도록 형성된 저장 커패시터(또는 저장 노드(SN))를 형성한 것을 도시한다.
도 20은 썬더 어레이의 작동 속도가 종래의 DRAM보다 빠른 것을 도시한다.
도 21은 DRAM 어레이 쓰기 주기 시간을 개선하는 썬더 어레이를 도시한다.
도 22는 RC 시정수를 감소시키는 썬더 어레이를 도시한다.
미리 선택된 셀 설계 구조에서 값을 정의하는 위의 방식을 검토함으로써, 셀당 Cbitline(또는 Cbl)이 셀 토포그래피에 의해 계산될 수 있다. 여기서 본 발명의 설계는 새로운 아이디어에 초점을 맞추고 있다. 즉, 셀당 Cbitline이 종래의 셀당 Cbitline의 적어도 1/4이 되도록 하고, 그런 다음 본 발명은 훨씬 낮은 Cbitline을 달성하기 위해 셀 구성을 최적으로 설계할 것이다. 언급된 바와 같이, 수십 nm 기술 노드에 의해 제조된 셀당 Cbitline("Cbl")은 종래 DRAM 구조의 경우 약 40×10-3fF이며, 본 발명의 일 실시예에서, 새로운 DRAM 셀 구조의 셀당 Cbitline은 10×10-3fF ~20×10-3fF와 같이 30×10-3fF보다 낮을 수 있다. 따라서, ~ 10×10-3fF(예를 들어, 종래 DRAM 구조에서 Cbl의 1/4)를 예로 사용하면, Cbitline은 각각 ~5.12fF(512 DRAM 셀의 경우) 및 ~6.88fF(688 DRAM 셀의 경우)일 것이다. [표 1]에 나타낸 종래 DRAM의 비트 라인 설계에 비해, Cbitline이 각각 20.48fF(비트 라인 상의 512 DRAM 셀의 경우) 및 27.52fF(비트 라인 상의 688 DRAM 셀의 경우)로 유도될 것이다.
다음은 매우 낮은 커패시턴스를 갖는 비트 라인을 갖는 새로운 DRAM 셀 구조를 나타낸다. 도 2a에 도시된 바와 같이, 새로운 DRAM 셀의 액세스 트랜지스터는 리세스(recess) 게이트(201), 드레인(216) 및 소스(213)를 포함한다. 리세스 게이트(예를 들어, 텅스텐(W), 기타 금속 또는 폴리실리콘으로 제조됨)(201)는 반도체(실리콘과 같음) 기판(200)의 상단 표면 또는 수평 실리콘 표면(horizontal silicon surface, HSS) 아래에 있을 수 있고 30nm보다 작고 거의 동일한 두께를 가지며, 리세스 게이트(201)에 연결된 워드 라인(텅스텐 또는 기타 금속으로 제조됨)은 Z 방향을 따라 전파된다. 리세스 게이트(201)를 둘러싸는 게이트 유전체층으로서 ~2nm 하이-k(Hi-K) 절연체층(또는 5nm 산화물층)(203)이 있다. 리세스 게이트(201) 위에, ~16nm의 폭을 갖는 복합 캡층으로서 ~25nm 질화물층(205) 및 ~25nm 산화물층(207)이 있다. 캡층의 측벽 주위에, 스페이서로서 ~1nm 질화물층(209) 및 ~2nm 산화물층(212)이 있다. 폭이 ~9nm인 소스(213)와 폭이 ~9nm인 드레인(216)은 리세스 게이트(201)의 양쪽(X 방향)에 위치한다.
드레인(216) 옆에, 폭이 약 18nm이고 높이가 약 110nm~120nm인 제1 홀(220)이 있다. 산화물층(222)은 제1 홀(220)의 바닥 및 측벽을 덮고, 연결 플러그(텅스텐 또는 기타 금속 또는 폴리실리콘과 같음)(224)는 제1 홀(220) 내에 증착되며 산화물층(222)에 의해 둘러싸여 있다. 제1 홀(220)의 측벽을 덮는 산화물층(222)의 두께는 4nm와 같이 2~6nm일 수 있다. 반도체 기판(200)의 상단면 HSS와 연결 플러그(224) 사이에, 연결 플러그(224)를 덮는 (n+ 실리콘과 같은) 고농도 도핑 물질(226)이 있고, 고농도 도핑 물질(226)은 연결 플러그(224) 및 드레인(216)과 전기적으로 연결된다. 고농도 도핑 물질(226)의 상단에, 저장 커패시터(도 19에서 소개될 것임)로부터 드레인(216)을 격리시키기기 위한 산화물층(228)이 있다.
반도체 기판(200)의 상단면 HSS로부터 ~70nm 아래에, 언더그라운드 비트 라인(underground bit line, "UGBL")이 형성되어 연결 플러그(224)에 연결된다. 비트 라인(UGBL)의 높이는 ~40nm이며 도 2a에 도시된 점선 사각형으로 나타낸 바와 같이, X 방향을 따라 전파된다. 비트 라인(UGBL)은 반도체 기판(200)으로부터 완전히 격리되고, 비트 라인(UGBL)의 제1 측면은 (SiO2와 같은) 제1 격리 물질에 의해 반도체 기판(200)으로부터 격리되고, 제1 측면에 대향하는 비트 라인(UGBL)의 제2 측면은 제2 격리 물질(SiOCN 또는 Si3N4와 같음)에 의해 반도체 기판(200)으로부터 격리된다. 또한, AQ1, AQ2, AQ3은 액세스 트랜지스터를 나타낸다.
도 2b에서의 기술 컴퓨터 지원 설계(Technology Computer-Aided Design, TCAD) 시뮬레이션 결과는, 워드 라인 전압=0V; 비트 라인(UGBL)에 연결된 텅스텐으로 제조된 연결 플러그(231)의 전압=0V; 텅스텐으로 제조된 연결 플러그(231)를 덮는 스페이서(도 2a에 도시된 산화물층(222)으로 지칭될 수 있음)의 두께가 4nm임; SN(230)의 전압=0V; P-기판의 전압=-0.5V; 저장 커패시터로부터 고농도 도핑 물질(도 2a에 도시된 고농도 도핑된 물질(226)로 지칭될 수 있음)을 격리하기 위한 산화물층(232)의 두께가 20nm임; P-기판의 도핑 농도=5×1018/cm3; SN(230)의 전극이 소스 위의 선택적 성장 물질(예를 들어, 도핑 농도가 2×1020/cm3인 n+ 도핑된 실리콘)로 제조되고(이러한 도핑된 실리콘 전극은 도 19에서 소개될 것임), 저장 커패시터의 상단 플레이트(234)가 텅스텐으로 제조되는 조건 하에서, DRAM 셀당 비트 라인(UGBL) 대 S-SN(self storage node, 자기 저장 노드)(230)의 커패시턴스가 ~3.8×10-4fF이고, DRAM 셀당 비트 라인(UGBL) 대 P-기판(도 2a에서의 반도체 기판(200)으로 지칭될 수 있음)의 커패시턴스는 약 5×10-3fF이며, DRAM 셀당 비트 라인(UGBL) 대 워드 라인의 커패시턴스가 1.7×10-3fF임을 나타낸다. 도 2b에 도시된 바와 같이 P-기판에서 선 곡선으로 표시되는 공핍 영역의 증가로 인해, 본 발명에서 DRAM 셀당 비트 라인 대 워드 라인 커패시턴스가 종래의 DRAM 구조에서의 것([표 1]에서 12×10-3fF)과 비교하여 극적으로 감소된다(예를 들어, 1.7×10-3fF).
또한, 도 2b에서, 비트 라인(UGBL) 대 S-SN(자기 저장 노드)의 커패시턴스가 종래 DRAM 구조의 커패시턴스([표 1]에서의 13×10-3fF)와 비교하여 ~3.8×10-4fF으로 대폭 감소되었다. DRAM 어레이의 대칭으로 인해, DRAM 셀당 비트 라인(UGBL) 대 O-SN(기타 저장 노드)의 커패시턴스가 본 실시예에서 DRAM 셀당 비트 라인(UGBL) 대 S-SN(자기 저장 노드)의 커패시턴스와 실질적으로 동일할 것이다.
도 2c는 또 다른 TCAD 시뮬레이션 결과를 도시하며, 도 2b와 도 2c 사이의 구조 차이는 텅스텐으로 제조된 연결 플러그를 덮는 스페이서의 두께가 4nm에서 6nm로 증가된 것이다. 이러한 상황에서, DRAM 셀당 비트 라인(UGBL) 대 P-기판의 커패시턴스는 5×10-3fF에서 3.5×10-3fF로 감소되고, DRAM 셀당 비트 라인(UGBL) 대 워드 라인(WL)의 커패시턴스는 또한 DRAM 셀도 1.7×10-3fF에서 1.5×10-3fF로 감소된다.
또한, 도 2e에서의 TCAD 시뮬레이션 결과는, 워드 라인의 전압=0V; 하나의 주요 비트 라인의 전압=0.5V 및 기타 비트 라인의 전압=0V; P-기판의 전압=-0.5V; 비트 라인의 제2 측면을 덮는 SiOCN(예를 들어, 유전 상수 K~4.0)의 두께가 6nm임; P-기판의 도핑 농도=5×1018/cm3인 조건하에서, DRAM 셀당 비트 라인 대 비트 라인의 커패시턴스가 1.91×10-3fF인 것을 설명한다. [표 2]는 도 2f, 2g, 2h, 2i, 2j에서의 TCAD 시뮬레이션 결과에 기초하여 상이한 워드 라인 전압 및 주요 비트 라인 전압에서 DRAM 셀당 비트 라인 대 비트 라인의 커패시턴스에 대한 시뮬레이션 결과를 요약한 것이다.
전술한 토포그래피 및 계산에 따르면, 매우 낮은 커패시턴스를 갖는 비트 라인을 갖는 제안된 DRAM 구조에서, 다음 [표 3]의 컴포넌트를 갖는 DRAM 셀당 비트 라인의 커패시턴스는 약 ~10.06×10-3fF이며, 이는 종래 DRAM 구조에서 DRAM 셀당 비트 라인의 커패시턴스의 대략 1/4((40×10-3fF)이다. 본 발명에 따른 DRAM 셀당 비트 라인의 커패시턴스는 제안된 DRAM 구조의 추가 수정에 의해 훨씬 더 낮아질 수 있다.
본 발명의 셀당 Cbitline은 ~10×10-3fF 이하와 같이 종래의 DRAM 구조의 셀당 Cbitline의 1/2보다 작을 수 있다(실제로 종래의 DRAM 구조의 셀당 Cbitline의 약 1/4 정도임). 또한, 셀당 Cbitline이 감소될 수 있기 때문에, 전술한 수학식에 따라, DRAM 어레이 설계 파라미터의 다른 선택이 있다. 예를 들면, 다음과 같다. (1) 하나의 비트 라인에 더 많은 DRAM 셀을 연결하여 Cbitline이 종래 값과 실질적으로 동일하지만 ΔV가 여전히 센싱에 허용 가능한 범위 내에서 유지되도록 하거나, 또는 (2) VCC를 감소시키는 것이 가능하지만 ΔV는 여전히 센싱을 위한 허용 가능한 범위 내에서 유지된다. 예를 들어 [표 4]에 도시된 바와 같이, 셀당 Cbitline이 0.04fF에서 0.02fF, 0.01fF 및 0.007fF로 감소되면, 하나의 비트 라인에 연결된 셀의 수량이 각각 688개에서 1376개, 2752개 및 3922개로 증가될 수 있지만, ΔV는 여전히 ~0.168V로 유지된다.
다음의 [표 5]에서 나타낸 바와 같이, ΔV가 0.1V로 감소되고, Cstorage가 17fF이며, 셀당 Cbitline이 0.02fF, 0.01fF 및 0.007fF로 감소되면, 하나의 비트라인에 연결되는 셀의 수량이 각각 3280개, 6550개 및 9371개로 증가될 수 있다. 그러나, ΔV가 0.1V로 감소되고, Cstorage가 17fF에서 8fF로 감소되며, 셀당 Cbitline이 0.02fF, 0.01fF 및 0.007fF로 감소되면, 하나의 비트 라인에 연결되는 셀의 수량은 각각 1240개, 2480개 및 3542개이다.
또한, [표 6]에서 나타낸 바와 같이, 셀당 Cbitline이 0.04fF에서 0.02fF, 0.01fF 및 0.007fF로 감소되는 경우, VCC 값이 각각 1.1V에서 0.8V, 0.65V 및 0.6V로 감소될 수 있지만, ΔV는 여전히 0.168V~0.155V의 허용 가능한 범위 내에서 유지된다.
다음의 [표 7]에서 나타낸 바와 같이, ΔV가 0.1V로 감소될 수 있고, Cstorage가 17fF이며, 하나의 비트 라인에 연결된 셀이 688개이고, 셀당 Cbitline이 0.02fF, 0.01fF 및 0.007fF로 감소되면, VCC의 값은 각각 0.49V, 0.41V 및 0.385V로 감소될 수 있다. 그러나, ΔV가 0.1V로 감소될 수 있고, Cstorage가 17fF에서 8fF로 감소되며, 하나의 비트 라인에 688개의 셀이 연결되고, 셀당 Cbitline이 0.02fF, 0.01fF 및 0.007fF로 감소되면, VCC의 값은 각각 0.82V, 0.65V 및 0.6V로 감소될 수 있다.
유사하게, 반도체 메모리 구조에 대한 DRAM 셀당 Cwordline(또는 DRAM 셀당 워드 라인의 커패시턴스(Cwl))은 도 2c 및 도 2d에 따른 TCAD 시뮬레이션에 기초한 셀 토포그래피에 의해 계산될 수 있다. [표 8]에서 본 발명의 DRAM 셀당 워드 라인의 커패시턴스(Cwl)는 참조된 종래 DRAM 구조에서의 DRAM 셀당 워드 라인의 커패시턴스(79 ×10-3fF)의 약 0.68배인 약 5.4×10-3fF이다.
도 3을 참조하며, 여기서 도 3은 본 발명의 실시예에 따른 낮은 커패시턴스를 갖는 비트 라인 및 워드 라인을 모두 갖는 반도체 메모리 구조의 제조 방법을 도시한 흐름도이다.
단계 10: 시작한다.
단계 20: 언드그라운드 비트 라인(UGBL)을 형성한다.
단계 30: DRAM 셀의 워드 라인과 액세스 트랜지스터를 형성한다.
단계 40: 액세스 트랜지스터 위에 저장 커패시터를 형성한다.
단계 50: 종료한다.
단계 20: 언드그라운드 비트 라인(UGBL)을 형성한다:
상기 제조 방법에 대한 상세한 설명은 다음과 같다. p형 실리콘 웨이퍼(즉, p형 기판(202))로 시작한다. 도 4의 (a)에 도시된 바와 같이, 패드-산화물층(204)이 수평 표면(208)(즉, 수평 실리콘 표면(HSS) 또는 원래 반도체 표면(original semiconductor surface, OSS)으로 명명됨) 위에 형성된 다음, 패드-질화물층(206)이 패드 산화물층(204) 위에 증착된다.
도 4의 (a)에 도시된 바와 같이, DRAM 셀 어레이의 활성 영역은 포토리소그래피 마스크 기술에 의해 정의될 수 있다. 활성 영역 패턴 외부의 수평 실리콘 표면(208)이 노출되기 때문에, 활성 영역 패턴 외부의 수평 실리콘 표면(208)에 대응하는 실리콘 물질의 일부가 이방성 식각 기술로 제거되어 트렌치(trench)(또는 캐널(canal))(210)를 생성할 수 있으며, 예를 들어, 트렌치(210)는 HSS 아래에서 250nm 깊이일 수 있다.
도 4의 (a)에 도시된 바와 같이, 산화물층(214)은 트렌치(210)를 완전히 채우도록 증착되고, 그 다음에, 산화물층(214)이 에치백(etch back)되어 HSS 하부에 트렌치(210) 내부의 얕은 트렌치 격리(shallow trench isolation, STI)가 형성되도록 한다. 또한, 도 4의 (b)는 도 4의 (a)에 대응하는 평면도이며, 여기서 도 4의 (a)는 도 4의 (b)에 도시된 X 방향 절단선을 따른 단면도이다. 또한, 도 4의 (a)에 도시된 바와 같이, 예를 들어, STI는 약 50nm의 두께를 가지고, 트렌치(210)가 HSS 아래 250nm 깊이이면 STI의 상단은 HSS 아래 약 200nm 깊이이다.
도 5에 도시된 바와 같이, 예를 들어 포토리소그래피 마스크를 사용하여 트렌치(210)의 2개의 대칭 에지 상에 비대칭 스페이서를 형성하고, 비대칭 스페이서 중 질화물-1(또는 SiOCN과 같은 다른 낮은 K 유전체 물질) 스페이서(예를 들어 3nm)가 트렌치(210)의 2개의 대칭 에지 중 하부 에지를 따라 먼저 형성되고, 그 다음에, 비대칭 스페이서 중 산화물-1 스페이서(예를 들어, 4nm)가 트렌치(210)의 2개의 대칭 에지 중 상부 에지를 따라 형성된다. 따라서, 도 5에 도시된 바와 같이, 질화물-1 스페이서 및 산화물-1 스페이서는 각각 트렌치(210)의 하부 에지 및 상부 에지를 덮는다. 비대칭 스페이서의 구조(도 5에 도시됨)는 트렌치의 2개의 대칭 에지 상에 있는 비대칭 스페이서로 명명된다. 또한, 도 5에 도시된 바와 같이, STI는 그 위에 추가된 훨씬 더 얇은 산화물층(산화물-1/STI층(504)이라고 함)만을 가질 수 있다. 또한, 도 5는 Y 방향을 따른 단면도이다.
그 후, 도 6의 (a)에 도시된 바와 같이, 트렌치(210)에 언더그라운드 비트 라인("UGBL")(902)을 형성하기 위해 후속 공정 조건을 유지해야 하는 금속층(또는 도전 물질)이 증착된다. 또한, 본 발명의 일 실시예에서, 언더그라운드 비트 라인(UGBL)(902)은 W로 약칭되는 텅스텐일 수 있으며, 여기서 언더그라운드 비트 라인(902)의 상단은 HSS보다 훨씬 낮다(예를 들어, 언더그라운드 비트 라인(902)의 두께는 약 40nm임). 또한, 도 6의 (a)에 도시된 바와 같이, 언더그라운드 비트 라인(UGBL)(902)은 STI의 상단에 위치하며 언더그라운드 비트 라인(UGBL)(902)의 양 측벽은 비대칭 스페이서, 즉 각각 하부 에지 질화물-1 스페이서 및 산화물-1 스페이서에 의해 경계가 지정된다. 또한, 도 6의 (b)는 도 6의 (a)에 대응하는 평면도이며, 여기서 도 6의 (a)는 도 6의 (b)에 도시된 Y 방향 절단선에 따른 단면도이다. 언더그라운드 비트 라인("UGBL")(902)이 패드-질화물층(206)에 의해 커버되는 2개의 활성 영역 사이의 캐널 또는 트렌치(210)를 따라 연장된다는 것은 명백하다.
그런 다음, 도 7(도 6의 (b)에 도시된 Y 방향을 따른 단면도)에 도시된 바와 같이, 산화물-2층(1002)(CVD-STI-산화물2라고 함)은 언더그라운드 비트 라인(902) 위에 트렌치(210)를 채울 만큼 충분히 두꺼울 필요가 있고, 그 다음, 산화물-2층(1002)은 패드-질화물층(206)의 상단만큼 높게 레벨링된 일부 부분을 남겨두기 위해 다시 연마되며, 여기서 산화물-2층(1002)은 패드 질화물층(206)/패드 산화물층(204)에 의해 경계가 지정되고 하부 에지 질화물-1 스페이서 및 산화물-1 스페이서 모두를 덮는다. 도 7에 도시된 바와 같이, 언더그라운드 비트 라인(902)(즉, 상호 연결 라인)은 절연체로 둘러싸인 언더그라운드 비트 라인(UGBL)으로 명명되는 트렌치(210) 내부의 모든 절연체(즉, 격리 영역)에 의해 매립되고 경계가 형성될 수 있다(그리고 나중에 언더그라운드 비트 라인(902)은 DRAM 셀 어레이의 액세스 트랜지스터의 드레인에 연결될 것임).
또한, 다음의 [표 9](IEDM의 2021 IMEC: 1nm 노드를 향한 매설 전력 레일 금속 탐사)에 도시된 바와 같이, UGBL(902)의 저항을 줄이기 위해, UGBL(902)에 대한 종래의 작은 입자 크기의 도전 재료인 텅스텐(W OLD로 라벨링됨)은 큰 입자 크기의 텅스텐(W 유형 B로 라벨링됨)으로 대체할 수 있으며, UGBL(902)의 저항률은 350에서 125Ω/μm로 감소될 수 있고(폭 20nm 및 높이 80nm의 UGBL(902)에서), 또한, 큰 입자 크기의 텅스텐(W 유형 B)은 루테늄(Ru)으로 대체될 수 있으며, UGBL(902)의 저항률은 125에서 75Ω/μm로 감소될 수 있다. 따라서, UGBL(902)의 저항률은 350에서 75Ω/μm로 향상될 수 있다.
단계 30: DRAM 셀의 워드 라인 및 액세스 트랜지스터를 형성한다:
다음 설명에서는 DRAM 셀(1T1C 셀)의 액세스 트랜지스터와 워드 라인 모두를 형성하는 방법과 워드 라인이 자기 정렬 방법에 의해 동시에 액세스 트랜지스터의 모든 연관된 게이트 구조를 연결하는 방법을 소개하며, 따라서 게이트 구조와 워드라인은 모두 텅스텐(W)과 같은 금속의 한 몸체로서 연결된다.
그러면, 도 8의 (a)에 도시된 바와 같이, 먼저 두꺼운 산화물-3층(1102), 두꺼운 질화물-2층(1104) 및 패터닝된 포토레지스트(1106)가 증착된다. 그 후, 산화물-3층(1102) 및 질화물-2층(1104)의 불필요한 부분이 식각 기술을 사용하여 제거된다. 트랜지스터/워드 라인 패턴은 산화물-3층(1102) 및 질화물-2층(1104)의 복합층에 의해 정의될 것이며, 여기서 산화물-3층(1102) 및 질화물-2층(1104)의 복합층은 활성 영역의 방향에 수직인 방향으로 다중 스트라이프를 포함한다. 따라서, 도 8의 (a) 및 도 8의 (b)에 도시된 바와 같이, 액세스 트랜지스터 및 워드 라인을 정의하기 위한 세로 방향(Y 방향) 스트라이프(산화물-3층(1102) 및 질화물-2층(1104))가 형성되며, 여기서 활성 영역은 세로 방향 스트라이프 사이의 교차점 정사각형에 위치하며, 여기서 도 8의 (a)는 도 8의 (b)에 도시된 X 방향 절단선에 따른 단면도이다.
도 8의 (b)에 도시된 바와 같이, 평면도는 패드-질화물층(206) 및 패드-산화물층(204) 위의 산화물-3층(1102) 및 질화물-2층(1104)의 세로 방향 스트라이프를 갖는 직물형 체커보드 패턴을 나타내고, 활성 영역 및 STI는 모두 수평 방향(즉, 도 8의 (b)에 도시된 X 방향)에 있다. 활성 영역은 액세스 트랜지스터가 일종의 자기 정렬(self-alignment) 기술로 제조될 수 있게 한다.
그러면, 도 9에 도시된 바와 같이, 교차점 사각형에서 노출된 HSS는 이방성 식각 기술에 의해 식각되어 (U자형과 같은) 오목부를 생성하며, 여기서 U자형 오목부는 액세스 트랜지스터의 U자형 채널(1302)을 위한 것이고, 예를 들어 수평 실리콘 표면(HSS)으로부타 U자형 오목부의 수직 두께는 약 30~60nm일 수 있다. 그 다음, 액세스 트랜지스터의 게이트 유전체로서 고유전율 절연체층(1304)의 층을 형성하고, 워드 라인/게이트 도전 영역에 적합한 적절한 게이트 도전 물질(텅스텐, W)(1306)을 선택하며, 액세스 트랜지스터의 워드 라인 및 리세스 게이트(게이트 도전 영역)를 형성하기 위해 2개의 인접한 세로 방향 스트라이프(산화물-3층(1102) 및 질화물-2층(1104)) 사이의 빈 공간에 그러한 물질을 증착한다. 일 예로, 게이트 물질(1306) 또는 게이트 도전 영역의 상단은 p형 기판(202)의 HSS보다 낮다. 또한, SiOCN층(1308) 및 산화물층(1310)(또는 다른 복합 유전체층)을 게이트 물질(1306) 상에 순차적으로 증착하여 게이트 캡층을 형성한다.
도 9에 도시된 바와 같이, U자형 채널(1302)을 갖는 새로 제안된 액세스 트랜지스터(이하 U-트랜지스터라고 함)는 최신 매립형 워드 라인 설계에서 일반적으로 사용되는 리세스된 트랜지스터와 다르다. U-트랜지스터는 Y 방향(즉, 채널 폭 방향)을 따라 CVD-STI-산화물2(1002)에 의해 경계를 이루는 2개의 측면과 U-트랜지스터의 드레인에 대응하는 측면 상의 U자형 채널(1302)의 하나의 에지의 깊이, U자형 채널(1302)의 바닥 깊이, 및 U-트랜지스터의 소스에 대응하는 측면 상의 U자형 채널(1302)의 다른 에지의 깊이를 포함하는 채널 길이를 포함하는 본체를 가진다.
유사하게, 워드 라인의 저항을 감소시키기 위해, 워드 라인을 위한 종래의 작은 입자 크기의 텅스텐도 Ru로 변경될 수 있고, 그것의 저항률은 350에서 75Ω/μm로 개선될 것이다(상기 [표 9] 참조).
도 10에 도시된 바와 같이, 워드 라인의 형성 후에 질화물-3층(1402)(즉, 유전체 캡)이 증착되고 산화물-4층(1404)이 이어서 증착되며, 여기서 질화물-3층(1402) 및 산화물-4층(1404)은 2개의 인접한 세로 방향 스트라이프(산화물-3층(1102) 및 질화물-2층(1104)) 사이의 빈 공간을 채우기에 충분히 큰 전체 두께로 적층된다. 그 다음, 산화물-4층(1404)은 워드 라인(즉, 게이트 물질(1306)) 바로 위에 산화물-4층(1404)과 질화물-3층(1402)으로 구성된 복합 적층을 형성하기 위해 질화물-2층(1104)의 상단까지 평탄화되도록 재식각(또는 재연마)된다.
그런 다음, 도 10에 도시된 바와 같이, 질화물-2층(1104)은 이방성 식각 기술에 의해 식각되고 산화물-4층(1404)/질화물-3층(1402)은 워드 라인 위에 남겨진다. 그런 다음, 산화물-3층(1102)도 이방성 식각에 의해 식각되어 패드-질화물층(206)을 노출시킨다. 게이트 구조(산화물-4층(1404)/질화물-3층(1402)/게이트 물질(1306)과 같음)는 U자형 오목부 내부의 U-트랜지스터의 게이트와 세로 방향(즉, Y 방향)의 워드 라인 모두에 대해 달성된다.
도 11에 도시된 바와 같이, 패드-질화물층(206)은 패드-산화물층(204)을 남기기 위해 모든 곳에서 제거된다. CVD-STI-산화물2(즉, 산화물-2층(1002))는 패드-산화물층(204)의 상단만큼 높이 평탄화되도록 재식각된다. 그 다음, 질화물-4층(1602)이 증착되고 이방성 식각 기술에 의해 식각되어 잘 설계된 적절한 두께를 갖는 질화물-4 스페이서를 생성한다. 그 다음, 산화물-5층(1604)이 증착되고 이방성 식각 기술에 의해 식각되어 산화물-5 스페이서를 생성한다. 그 후, 폴리실리콘-1층(1606)(즉, 진성 및 도핑되지 않음)이 전체 표면 위에 증착되고 이방성 식각 기술에 의해 식각되어 폴리실리콘-1 스페이서를 생성하여 폴리실리콘-1 스페이서가 워드 라인(예를 들어, 워드 라인-1, 워드라인-2, 워드라인-3)을 둘러싸도록 한다. 따라서, 요약하면, 산화물-5 스페이서 및 질화물-4 스페이서 외부에 폴리실리콘-1 스페이서가 있고, 전술한 모든 스페이서는 게이트 구조의 측벽을 따라 둘러싸고 있다.
도 11에 도시된 바와 같이, 워드 라인과 비트 라인을 갖는 DRAM 셀 어레이의 설명의 편의와 명료성을 위해 중앙에 위치한 워드 라인은 워드 라인-1(액세스 트랜지스터(AQ1)에 대응함)로 라벨링되고, 워드 라인-1의 좌측 옆의 워드 라인은 워드 라인-2(액세스 트랜지스터(AQ1)의 좌측 옆에 있는 액세스 트랜지스터(AQ2)에 대응함)로 라벨링되며, 여전히 패드 산화물층(1204)에 의해 덮여있는 워드 라인-1과 워드 라인-2 사이의 드레인 영역(드레인-1 및 드레인-2)은 액세스 트랜지스터(AQ1)의 드레인 및 액세스 트랜지스터(AQ2)의 드레인을 위해 예약된다. 워드 라인-1의 우측 옆에 있는 워드 라인은 워드 라인-3(액세스 트랜지스터(AQ1)의 우측 옆에 있는 액세스 트랜지스터(AQ3)에 대응함)로 라벨링되고, 여전히 패드 산화물층(204)에 의해 덮여있는 워드 라인-1과 워드 라인-3 사이의 소스 영역(소스-1 및 소스- 3)은 액세스 트랜지스터(AQ1)의 소스 및 우측 액세스 트랜지스터(AQ3)의 소스를 위해 예약된다.
그런 다음, 워드 라인 사이의 빈 공간(드레인 영역 및 소스 영역에 대응함)을 채울 수 있을 만큼 충분히 두꺼운 스핀 온 유전체(spin-on dielectric, SOD)를 증착한 다음 CMP 기술에 의해 산화물-4층(1404)의 상단까지 평탄한 수준으로 SOD를 재연마한다. 이후, 폴리실리콘-1 스페이서의 상부 일부가 이방성 식각 기술에 의해 식각된다. 그 다음, cap-oxide-1층(1704)이 증착되어 폴리실리콘-1 스페이서 상단의 빈 공간을 채우고, 그 후 CMP 기술에 의해 평탄화되어 산화물-4층(1404) 상단까지 평탄화된다. 그런 다음, 도 12에 도시된 바와 같이, SOD가 식각되며, 여기서 SOD는 이들이 잘 유지되도록 증착되거나 열적으로 성장된 산화물층보다 훨씬 더 높은 식각률을 갖는다. 그 다음, 질화물-5층(1802)이 도 12에 도시된 전체 표면 위에 증착된다.
그런 다음, 모든 워드 라인 사이의 빈 공간을 채울 수 있을 만큼 충분히 두꺼운 SOD(1902)를 증착한 다음, 질화물-5층(1802)의 상단과 같은 평평한 수준으로 SOD(1902)를 재연마한다. 그 후, 평평한 표면에 포토레지스트층을 도포하여 드레인 영역(즉, 드레인-1 및 드레인-2)을 위해 예약된 영역을 덮고 소스 영역(즉, 소스-1 및 소스-3)을 위해 예약된 영역을 노출시킨다. 그런 다음, 모든 워드 라인을 둘러싸는 질화물-5층(1802)을 자기 정렬 마스크로 활용하여 소스 영역에 대해 예약된 영역에 대응하는 SOD(1902)를 제거한다.
그 후, 2개의 워드 라인(워드 라인-1 및 워드 라인-3) 사이의 소스 영역의 중앙에 노출된 질화물-5층(1802) 및 패드-산화물층(204)이 식각되어 HSS를 노출시킨다. 노출된 HSS는 액세스 트랜지스터(AQ1)의 소스-1과 액세스 트랜지스터(AQ3)의 소스-3 사이에 위치하므로, 소스-1과 소스-3 사이의 노출된 HSS는 HSS-1/3이라고 부를 수 있다.
도 13에 도시된 바와 같이, 이방성 식각 기술을 활용하여 HSS-1/3 아래의 실리콘 물질(소스 영역의 중앙에 대응함)를 파서 제거하여 하부 에지 질화물-1 스페이서 및 2개의 대향 측면(도 13에 도시되지 않음) 상의 산화물-1 스페이서에 의해 그리고 다른 2개의 대향 측면 상의 p형 기판(202)에 의해 각각 둘러싸인 홀-1/3을 생성한다.
그 다음, 포토레지스트를 제거하고, 산화물-7층(2102)을 열적으로 성장시켜서 홀-1/3을 채우고(또는 적절한 유전체 물질을 증착함), 산화물-7층(2102)이 또한 캡-산화물-1층(1704)의 상단에서 부분적으로 성장될 수 있고 질화물-5층(1802) 상의 산화물이 성장하지 않기 때문에 다른 곳에서는 성장되지 않을 수 있다. 홀-1/3을 채우는 산화물-7층(2102)은 패드-산화물층(204)의 상단만큼 평탄화된 매끄러운 표면을 갖는 산화물-7 플러그로 불린다.
도 14에 도시된 바와 같이, 또 다른 SOD층(2202)을 증착하며, 여기서 다른 SOD층(2202)은 홀-1/3에서 산화물-7층(2102)의 상단에 있는 빈 공간을 채울 만큼 충분히 두껍고, 다른 SOD층(2202)의 상단이 질화물-5층(1802)의 상단만큼 높이가 평평해질 때까지 또 다른 SOD층(2202)의 상단 물질이 CMP 기술에 의해 제거된다.
포토리소그래피 마스킹 기술을 사용하여 소스 영역에 대응하는 영역을 덮고 드레인 영역을 위해 예약된 영역을 노출시키며, 여기서 포토리소그래피 마스킹 기술에서 사용되는 마스크는 임계 마스크가 아니며 유일한 기능은 HSS-1/3을 통한 처리와 별도로 HSS-1/2에서의 처리를 허용하는 것이다. 그 다음, HSS(즉, HSS-1/2)를 노출시키기 위해 노출된 SOD(1902), 노출된 질화물-5층(1802) 및 노출된 패드-산화물층(204)이 제거된다. 그 후, HSS-1/2에 대응하는 실리콘 물질이 파져서 이방성 식각에 의해 제거되어 홀-1/2를 생성하며, 여기서 홀-1/2은 p형 기판의 각각 2개의 대향 측면, 하부 에지 질화물-1 스페이서에 의한 제3 측면, 및 산화물-1 스페이서에 의한 제4 측면에 의해 물리적으로 둘러싸여 있고, 제3 측면 및 제4 측면 모두는 CVD-STI-산화물2에 의해 외부 경계가 추가로 형성된다.
그런 다음, 도 14에 도시된 바와 같이, 포토레지스트를 제거하고 산화물-8층(2402)이 열적으로 성장되어 산화물-8 스페이서를 생성하여 하부 에지 질화물-1 스페이서로 덮여있는 제3 측벽을 제외한 홀-1/2의 4개의 측벽 중 3개의 내측벽과 홀-1/2의 바닥을 덮는다. 또한, 산화물-8층(2402)은 캡-산화물-1층(1704)의 상단에서 부분적으로 성장된다. 또한, 도 15는 홀-1/2의 중앙을 따라 연장되고 X 방향에 수직인 Y2 방향에 따른 DRAM 셀 어레이의 단면도를 도시한 도면이며, 도 15에 도시된 바와 같이, 활성 영역은 CVD-STI-산화물2(1002), 비트 라인(UGBL), 산화물-1 스페이서 및 하부 에지 질화물-1 스페이서에 의해 샌드위치된다.
따라서, 등방성 식각 기술에 의해 홀-1/2 내부의 제3 측벽 상의 하부 에지 질화물-1 스페이서를 제거하고 질화물-5층(1802)이 동시에 제거된다(하부 에지 질화물-1 스페이서가 너무 얇아서 등방성 식각 기술이 HSS 위의 다른 구조를 손상시키지 않고, 홀-1/2 내부의 산화물-8층(2402)을 제거하지 않아야 하기 때문임).
도 16에 도시된 바와 같이, 전도성층(폴리실리콘, 또는 금속층 예를 들어 텅스텐과 같음)(2802)을 증착하며, 여기서 전도성 또는 금속층(2802)은 홀-1/2을 채울만큼 충분히 두껍고, 그 후, HSS 위의 모든 금속층(2802)은 등방성 식각 기술에 의해 재식각되어 홀-1/2 내부에 전도성 또는 텅스텐 플러그를 남기며, 전도성 또는 텅스텐 플러그는 원래 하부 에지 질화물-1 스페이서로 덮여 있던 홀-1/2의 제3 측벽에 있는 개구부를 통해 UGBL과 연결된다. 그 다음, 질화물-6층(2804)이 증착되고 이방성 식각 기술에 의해 식각되어 예약된 드레인 영역에 대응하는 폴리실리콘-1 스페이서를 둘러싸는 질화물-6 스페이서를 생성한다.
그런 다음, 도 17에 도시된 바와 같이, HSS 아래의 텅스텐 플러그의 상부 일부를 재식각하며, 여기서 도 17에 도시된 바와 같이, 텅스텐 플러그는 텅스텐 플러그의 측벽에서 홀-1/2 내부의 UGBL의 측벽까지 UGBL에 연결된다.
그 후, 도 18에 도시된 바와 같이, 이방성 식각 기술을 활용하여 홀-1/2에서 산화물-8층(2402)의 상부 부분을 잘 설계된 양만큼 제거하여, 그에 따라 홀-1/2 내부의 산화물-8 스페이서가 텅스텐 플로그의 높이보다 더 낮은 높이를 갖도록 한다. 캡 산화물-1층(1704)의 일부도 식각될 수 있다.
그런 다음, 도 18에 도시된 바와 같이, 선택적 에피택시 성장 기술을 활용하여 2개의 노출된 실리콘 에지(산화물-8층(2402) 및 텅스텐 플러그 위 및 인접)로부터 n+ 인-시츄(in-situ) 도핑된 실리콘층을 측면 성장시키므로, 목걸이형 전도성 n+ 실리콘 드레인(n+ 실리콘 드레인-칼라로 명명됨)(226)을 액세스 트랜지스터(AQ1, AQ2)의 드레인-1 및 드레인-2로서 그리고 또한 UGBL과 액세스 트랜지스터(AQ1, AQ2) 사이의 전도성 브리지(즉, 브리지 접촉)로서 홀-1/2의 두 측면에서 HSS에 연결하게 된다.
그 후, 도 18에 도시된 바와 같이, 잘 설계된 두께를 갖는 산화물-9층(3302)은 HSS-1/2를 캡핑(cap)하기 위해 n+ 실리콘 드레인-칼라 위에 국부적으로 열적으로 성장된다(그리고 이러한 산화물-9층(3302)은 캡-산화물-1층(1704)을 덮을 수 있음). 또한, LDD 영역 및/또는 다른 고농도 도핑 영역이 드레인 영역과 소스 영역에 형성될 수 있다. 따라서, 워드라인, UGBL 및 U자형 트랜지스터가 완전히 형성된다.
또한, 도 2a에 도시된 바와 유사하게 구조를 형성하기 위해 추가 공정이 도입될 수 있다. 예를 들어, n+ 실리콘 드레인 칼라를 덮는 산화물-9층(3302)의 일부를 패드-산화물(204)과 같은 높이를 갖는 두께로 재식각하고, 캡-산화물-1층(1704)을 덮는 산화물-9층(3302)이 식각된다. 그 다음, 홀-1/2 위에 있는 산화물-9층(3302) 위의 빈 공간 내부에 두꺼운 진성 폴리실리콘-a층(3402)을 증착하고 폴리실리콘-a층(3402)을 재식각한다. 등방성 식각 기술에 의해 질화물-6 스페이서(질화물-6층(2804))를 제거한다. 진성 폴리실리콘-b층(3502)을 증착한 다음, 이방성 식각 기술을 사용하여 폴리실리콘-b층(3502)을 재식각하여 폴리실리콘-a층(3402)에 바로 인접한 빈 공간을 채우고 폴리실리콘-a층(3402) 및 폴리실리콘-b층(3502) 모두의 동일한 두께를 형성하기 위해 일부 잔류물을 남긴다. 그런 다음, 모든 SOD(즉, SOD층(1902) 및 다른 SOD층(2202))가 제거되고 질화물-5층(1802)이 등방성 식각 기술에 의해 제거된다.
단계 40: 액세스 트랜지스터 위에 저장 커패시터를 형성한다.
도 19에 도시된 바와 같이, 저장 커패시터(또는 저장 노드(SN))는 U자형 트랜지스터를 덮도록 형성될 수 있으며, 여기서 실리콘/고농도 도핑 실리콘으로 제조된 저장 커패시터의 한 전극은 소스 영역에 전기적으로 연결되고, 텅스텐(또는 다른 전도성 물질)으로 제조된 저장 커페시터의 다른 전극은 모든 저장 커패시터에 의해 공유되는 상대 전극이다. Hi-K 유전체 절연체가 두 전극 사이에 형성된다. 저장 커패시터를 형성하기 위한 예시적인 공정인 도 19는 2021년 6월 2일에 출원된 미국 출원 특허 제17/337,391호('메모리 셀 구조')를 참조할 수 있으며, 그 모든 내용은 참조로서 포함된다.
저장 커패시터가 완성된 후, 언더그라운드 비트 라인이 있는 새로운 DRAM 셀(전술한 반도체 메모리 구조를 가짐)은 더 작은 치수(거의 4F~7.5F, F는 최소 피쳐 크기)를 가진다. 따라서, 본 발명에 따른 새로운 DRAM 셀을 갖는 하나의 DRAM 뱅크의 크기도 축소될 수 있으며, 축소된 DRAM 뱅크의 비트 라인 및 로컬 워드 라인의 길이도 축소될 수 있다. W를 Ru로 대체함에 따른 저항률의 감소를 추가로 고려하면, 본 발명의 비트 라인 저항/um은 종래의 DRAM 구조의 1/3~1/4로 감소될 수 있으며, 본 발명의 워드 라인 저항/um은 종래의 DRAM 구조의 1/2~1/3로 감소될 수 있다.
전술한 바에 따르면, 본 발명의 새로운 DRAM 어레이(썬더 어레이(Thunder Array)라고 하는 전술한 새로운 DRAM 셀을 가짐)는 비트 라인 및 워드 라인(또는 로컬 워드 라인)의 커패시턴스와 저항을 효과적으로 감소시킨다. 썬더 어레이의 비트 라인 저항/um은 최소한 1/3~1/4로 감소될 수 있고 비트 라인 커패시턴스/um도 1/3~1/4로 감소될 수 있다. 따라서, 썬더 어레이의 비트 라인에 대한 RC 시정수는 1/9~1/16으로 감소된다. 또한, 썬더 어레이의 워드 라인 저항/um은 최소한 1/2~1/3로 감소될 수 있으며, 워드 라인 커패시턴스/um도 0.068로 감소되며, 1/3~1/4로 감소되는 예를 취하면, 썬더 어레이의 워드 라인에 대한 RC 시정수가 1/6~1/12로 감소될 수 있다. 예를 들어, 6 시그마 계산에 따르면, 다음의 [표 10] 및 [표 11]에 도시된 바와 같이, 로컬 워드 라인의 RC 시정수는 약 1.831ns~0ns(로컬 워드 라인의 RC 시정수에 기초하여 종래의 DDR3/DDR4 DRAM의 RC 시정수의 1/6로 감소됨)이고 비트 라인의 RC 시정수는 약 0.211ns ~0ns(비트 라인의 RC 시정수에 기초하여 종래 DDR3/DDR4 DRAM의 RC 시정수의 1/9로 감소됨)이다.
썬더 어레이 로컬 워드 라인의 RC 시정수(S: 표준 도출)
(추신: 이벤트 u-6S<=0에서, u-6S는 0으로 설정됨)
썬더 어레이 비트 라인의 RC 시정수(S: 표준 도출)
(추신: 이벤트 u-6S<=0에서, u-6S는 0으로 설정됨)
따라서, 썬더 어레이의 작동 속도는 종래의 DRAM보다 빠르며, 상용 SRAM과도 비교된다. 썬더 어레이의 비트 라인에 대한 RC 시정수가 1/9~1/16으로 감소되기 때문에, 소신호 전개(develop) 전압은 약 2~3배로 개선될 수 있고, 리프레시 시간도 2~3배 정도 개선될 수 있다. 썬더 어레이의 로컬 워드 라인(LWL)에 대한 RC 시정수가 1/6~1/12로 감소되기 때문에, 도 20에 도시된 바와 같이, LWL에서 전압 신호의 상승 시간이 11ns에서 0.5~0.9ns(또는 2ns 미만과 같이, 4ns 미만)로 감소될 수 있고, LWL에서 전압 신호의 하강 시간도 11ns에서 0.5~0.9ns(또는 2ns와 같이, 4ns 미만)로 감소될 수 있으며, 여기서 도 20에서의 LWL 신호의 바닥 전압은 -0.2~0V이고 LWL 신호의 상단 전압은 2~2.8V이다.
1066MHz에서 JEDEC(Joint Electron Device Engineering Council) DDR(Double-Data-Rate)3 또는 DDR4을 예로 사용하면, 도 21에 도시된 바와 같이, DRAM 어레이 쓰기 주기 시간이 2.75ns로 향상될 수 있다(1066MHz에서 DDR3 또는 DDR4의 JEDEC 어레이 쓰기 주기 시간의 3.75ns와 비교하면, 26% 개선이 있음).
또한, JEDEC DDR3 또는 DDR4를 다시 예로 사용하면, 다음 [표 12]에 도시된 바와 같이, 랜덤 행 액세스 시간(random row access time)이 상이한 작동 주파수에서 25~27.87ns에서 14.93~18.71ns로 향상될 수 있다.
tRCD는 다음의 [표 13]에서 나타낸 바와 같이, 상이한 작동 주파수에서 12.5~13.94ns에서 2.42~4.77ns로 개선될 수 있다.
tRP는 다음의 [표 14]에서 나타낸 바와 같이, 상이한 작동 주파수에서 12.5~13.94ns에서 1.54~3.93ns로 개선될 수 있다.
tREF(리프레시 시간)는 다음의 [표 15]에서 나타낸 바와 같이, 비트 라인 커패시턴스가 1/4로 감소되는 경우 64ms에서 256ms로 개선될 수 있다.
로컬 워드 라인의 낮은 RC 시정수 및 비트 라인의 낮은 RC 시정수 개선을 고려하여(및 소신호 전개 속도 및 전개 전압과 같은 다른 것이 개선되고, 센싱 속도가 개선되며, 균등화 속도도 개선됨), 리프레시 작동이 더욱 향상될 수 있다. 예를 들어, 리프레시 주기 시간(Refresh Cycle Time, tRFC)은 본 발명에서 2ns와 같이 10ns보다 작도록 개선될 수 있다.
비트 라인 로딩, 비트 라인 쓰기 속도, tRC, tRAS, tRFC 등과 같은 다른 JEDEC 사양 파라미터도 본 썬더 어레이 발명에 따라 개선될 수 있다.
또한, 도 22에 도시된 바와 같이, RC 시정수가 감소되기 때문에, 하나의 로컬 워드 라인이 더 많은 액세스 트랜지스터(1000개에서 2000~3000개)에 연결될 수 있으므로, 로컬 워드 라인 드라이버의 개수도 감소될 수 있다. 즉, 2개의 로컬 워드 라인(LWL)을 갖는 2개의 서브 어레이는 새로운 서브 어레이의 새로운 LWL 길이가 원래 LWL 길이의 2배인 새로운 서브 어레이로 병합될 수 있고(도 22의 좌측 부분), 또한 3개의 로컬 워드 라인(LWL)을 갖는 3개의 서브 어레이가 새로운 서브 어레이의 새로운 LWL 길이가 원래 LWL 길이의 3배인 새로운 서브 어레이로 병합될 수도 있다(도 22의 우측 부분). DRAM의 하나의 서브 어레이에서 종래의 LWL 길이는 85.25um이고, DRAM의 하나의 서브 어레이에서 종래의 LWLDRV(LWL 드라이버) 높이는 6.11um이다. 따라서, 병합된 2개 또는 3개의 서브 어레이를 갖는 본 발명의 썬더 어레이는 각각 3.34% 또는 4.46% 면적을 감소시킬 수 있지만, 도 22에 도시된 바와 같이, 여전히 종래의 DRAM 어레이보다 우수한 AC 성능을 갖는다.
요약하면, 매우 낮은 비트 라인 RC 시정수와 워드 라인 RC 시정수를 갖는 새로운 DRAM(썬더 어레이 DRAM)이 제안된다. 수십 nm 기술 노드(15~28nm 기술 노드와 같음)에 의해 제조된 종래의 DRAM과 비교하면, 비트 라인에 대한 RC 시정수는 1/9~1/16로 감소되고, 워드 라인에 대한 RC 시정수는 최소 1/6~1/12로 감소된다. 따라서, 비트 라인과 워드 라인의 신호가 더 많이 전개되고 더 빨리 전송될 수 있으며, 비트 라인과 워드 라인의 신호에 대한 전압 스윙이 그에 따라 감소될 수 있다. 예를 들어, 액세스 트랜지스터를 켜기 위한 워드 라인의 Vpp 레벨은 2V보다 낮을 수 있고(예: 1.5~1.8V), 신호 ONE에 대응하는 비트 라인의 VCC 레벨은 0.6~0.8V로 낮을 수 있으며, DRAM 셀의 커패시터에 저장된 전압 레벨은 신호 ONE에 대응하는 비트 라인의 VCC 레벨과 거의 같을 수 있으며, 종래 DRAM과 비교하면, 비트 라인의 VCC 레벨의 80~85%만이 커패시터에 저장된다(물론, 액세스 트랜지스터의 임계 전압으로 인한 전압 강하는 실제의 경우 공제되어야 함). 또한, 비트 라인과 워드 라인의 캐패시턴스의 감소와 비트 라인과 워드 라인의 신호에 대한 전압 스윙의 감소로 인해 DRAM의 전력 소모가 획기적으로 개선될 수 있다.
또한, 썬더 어레이 DRAM은 동기식 DRAM AC 파라미터 개선에 도움이 될 수 있으며, 썬더 어레이 DRAM은 또한 의사(pseudo) SRAM(static random-access memory, 정적 랜덤 액세스 메모리) AC 파라미터를 개선할 수 있다. 의사 SRAM은 리프레시 시간을 충족하기 위해 리프레시 명령을 삽입해야 하므로, 종래 DRAM 설계는 주소 및 읽기/쓰기 데이터의 디코딩을 시작하기 전에 tRFC를 예약하였다. 그러나, 종래 DRAM 설계에서 나타난 전술한 문제는 썬더 어레이 DRAM에서 로컬 워드 라인의 상승 시간 및 하강 시간의 개선으로 인해 매우 사소해진다. 즉, tRFC는 이제 썬더 어레이 DRAM에서 훨씬 작아진다. 결과적으로, tAA/tAADV/tBA/tRC와 같은 의사 SRAM AC 파라미터가 70ns에서 35ns로 개선될 수 있다.
본 발명이 실시예를 참조하여 도시되고 설명되었지만, 본 발명은 개시된 실시예로 제한되지 않으며, 반대로 첨부된 청구항의 사상 및 범위 내에 포함된 다양한 변형 및 균등한 배열을 포함하도록 의도됨이 이해되어야 한다.

Claims (27)

  1. 반도체 메모리 구조체로서,
    상단 표면을 갖는 반도체 기판;
    복수의 동적 랜덤 액세스 메모리(dynamic random access memory, DRAM) 셀 ― 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함함 ―;
    제1 단자가 상기 복수의 DRAM 셀을 따라 제2 단자까지 연장된 제1 단자를 가지며, 상기 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결된 비트 라인;
    상기 비트 라인의 제1 단자에 연결된 센스 증폭기; 및
    상기 복수의 DRAM 셀 중 제1 DRAM 셀의 액세스 트랜지스터의 게이트 도전 영역에 연결된 로컬 워드 라인
    을 포함하며,
    상기 로컬 워드 라인에서 전압 신호의 상승 시간 또는 하강 시간은 4ns 미만인,
    반도체 메모리 구조체.
  2. 제1항에 있어서,
    상기 로컬 워드 라인에서 상기 전압 신호의 상승 시간 또는 하강 시간은 1ns 미만인,
    반도체 메모리 구조체.
  3. 제1항에 있어서,
    상기 반도체 메모리 구조체의 랜덤 행(row) 액세스 시간은 20ns 미만인,
    반도체 메모리 구조체.
  4. 제1항에 있어서,
    상기 반도체 메모리 구조체의 tRCD 시간은 10ns 미만인,
    반도체 메모리 구조체.
  5. 제4항에 있어서,
    상기 반도체 메모리 구조체의 tRCD 시간은 5ns 미만인,
    반도체 메모리 구조체.
  6. 제1항에 있어서,
    상기 반도체 메모리 구조체의 tRP 시간은 10ns 미만인,
    반도체 메모리 구조체.
  7. 제6항에 있어서,
    상기 반도체 메모리 구조체의 tRP 시간은 5ns 미만인,
    반도체 메모리 구조체.
  8. 제1항에 있어서,
    상기 반도체 메모리 구조체의 어레이 쓰기 주기 시간은 3ns 미만인,
    반도체 메모리 구조체.
  9. 제1항에 있어서,
    상기 반도체 메모리 구조체의 tREF 시간은 200ms보다 긴,
    반도체 메모리 구조체.
  10. 제9항에 있어서,
    상기 반도체 메모리 구조체의 tREF 시간은 250ms보다 긴,
    반도체 메모리 구조체.
  11. 제1항에 있어서,
    상기 비트 라인은 상기 반도체 기판의 상단 표면 아래에 있는,
    반도체 메모리 구조체.
  12. 반도체 메모리 구조체로서,
    상단 표면을 갖는 반도체 기판;
    복수의 DRAM 셀 ― 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함함 ―;
    상기 복수의 DRAM 셀을 따라 제2 단자까지 연장된 제1 단자를 가지며, 상기 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결된 비트 라인;
    상기 비트 라인의 제1 단자에 연결된 센스 증폭기; 및
    상기 복수의 DRAM 셀 중 제1 DRAM 셀의 액세스 트랜지스터의 게이트 도전 영역에 연결된 로컬 워드 라인
    을 포함하며,
    상기 로컬 워드 라인에 대한 RC 시정수는 2ns 미만인,
    반도체 메모리 구조체.
  13. 제12항에 있어서,
    상기 로컬 워드 라인에 대한 RC 시정수는 1.83ns ~ 0ns 사이에 있는,
    반도체 메모리 구조체.
  14. 제12항에 있어서,
    상기 로컬 워드 라인에서 전압 신호의 상승 시간 또는 하강 시간은 2ns 미만인,
    반도체 메모리 구조체.
  15. 제12항에 있어서,
    상기 비트 라인에 대한 RC 시정수는 1ns 미만인,
    반도체 메모리 구조체.
  16. 제15항에 있어서,
    상기 비트 라인에 대한 RC 시정수는 약 0.211ns ~0ns인,
    반도체 메모리 구조체.
  17. 제12항에 있어서,
    상기 비트 라인은 상기 반도체 기판의 상단 표면 아래에 있고, 상기 게이트 도전 영역의 상단 표면은 상기 반도체 기판의 상단 표면보다 낮은,
    반도체 메모리 구조체.
  18. 반도체 메모리 구조체로서,
    상단 표면을 갖는 반도체 기판;
    복수의 DRAM 셀 ― 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함함 ―;
    상기 복수의 DRAM 셀을 따라 제2 단자까지 연장된 제1 단자를 가진 비트 라인;
    상기 비트 라인의 제1 단자에 연결된 센스 증폭기; 및
    복수의 DRAM 셀의 1000개보다 많은 액세스 트랜지스터에 연결된 로컬 워드 라인
    을 포함하는 반도체 메모리 구조체.
  19. 제18항에 있어서,
    상기 로컬 워드 라인은 상기 복수의 DRAM 셀의 2000개보다 많은 액세스 트랜지스터에 연결되는,
    반도체 메모리 구조체.
  20. 반도체 메모리 구조체로서,
    상단 표면을 갖는 반도체 기판;
    상기 반도체 기판에 기초하여 형성된 복수의 DRAM 셀 ― 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함함 ―;
    상기 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결된 비트 라인 ― 상기 비트 라인은 상기 반도체 기판의 상단 표면 아래에 배치됨 ―;
    상기 비트 라인의 제1 단자에 연결된 센스 증폭기; 및
    상기 센스 증폭기 및 상기 비트 라인에 전기적으로 연결된 전압 소스
    를 포함하며,
    상기 전압 소스는 상기 센스 증폭기에게 0.85V 이하를 제공하는,
    반도체 메모리 구조체.
  21. 제20항에 있어서,
    상기 전압 소스는 상기 센스 증폭기에게 약 0.4V~0.8V를 제공하는,
    반도체 메모리 구조체.
  22. 제20항에 있어서,
    상기 전압 소스는 상기 센스 증폭기에게 약 0.38V~0.6V를 제공하는,
    반도체 메모리 구조체.
  23. 제20항에 있어서,
    상기 비트 라인은 상기 복수의 DRAM 셀의 각각의 액세스 트랜지스터로부터 수직 및 수평으로 이격되어 있는,
    반도체 메모리 구조체.
  24. 반도체 메모리 구조체로서,
    상단 표면을 갖는 반도체 기판;
    상기 반도체 기판에 기초하여 형성된 복수의 DRAM 셀 ― 각 DRAM 셀은 액세스 트랜지스터 및 저장 커패시터를 포함함 ―;
    상기 복수의 DRAM 셀의 각각의 액세스 트랜지스터에 연결된 비트 라인 ― 상기 비트 라인은 상기 반도체 기판의 상단 표면 아래에 배치됨 ―;
    상기 비트 라인의 제1 단자에 연결된 센스 증폭기; 및
    상기 센스 증폭기 및 상기 비트 라인에 전기적으로 연결된 전압 소스
    를 포함하며,
    상기 반도체 메모리 구조체의 tREF는 200ms보다 긴,
    반도체 메모리 구조체.
  25. 제24항에 있어서,
    상기 반도체 메모리 구조체의 tREF는 250ms보다 긴,
    반도체 메모리 구조체.
  26. 제24항에 있어서,
    상기 반도체 메모리 구조체의 tRFC 시간은 10ns 미만인,
    반도체 메모리 구조체.
  27. 제26항에 있어서,
    상기 반도체 메모리 구조체의 tRFC 시간은 2ns 이하인,
    반도체 메모리 구조체.
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