KR20010027686A - 필드 프로그램에블 게이트 어레이 제조 방법 - Google Patents

Abstract

콘택 공정에서의 안티 퓨즈 형성과는 상관없이 공정의 마진을 확보할 수 있으며, 별도의 공정 추가없이 원하는 게이트 폴리 배선을 사용할 수 있도록 하며, 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나갈 경우에도 필요한 부분의 게이트 폴리 배선의 선택이 가능하도록 하기 위한 것으로, 반도체 기판에 필드 산화막을 형성하여 반도체 소자가 형성될 활성 영역을 정의하고, 반도체 기판 상부에 게이트 산화막과 폴리 실리콘을 증착한 후 패터닝하여 게이트 폴리 배선을 형성함과 동시에 다수의 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽이 소정 간격으로 분리되도록 하고, 반도체 기판 상부에 비정질 실리콘을 증착한 후 패터닝하여 소정 간격으로 분리된 다수의 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽에만 남도록 하고, 활성 영역에 불순물을 도핑하여 반도체 소자의 소스/드레인 전극을 형성하고, 반도체 기판 상부에 절연막을 증착하고 콘택을 형성한 후 절연막 상부에 금속 박막을 증착하고 패터닝하여 콘택에 연결되는 금속 배선층을 형성함으로써 안티 퓨즈가 게이트 폴리 배선 사이의 측벽에 형성된 FPGA를 제조하는 것을 특징으로 한다.

Description

필드 프로그램에블 게이트 어레이 제조 방법{FIELD PROGRAMMABLE GATE ARRAY MANUFACTURING METHOD}

본 발명은 필드 프로그램에블 게이트 어레이(field programmable gate array, 이하 "FPGA"라 한다) 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 폴리 배선에 안티 퓨즈를 형성하는 FPGA 제조 방법에 관한 것이다.

일반적으로 FPGA는 일종의 반주문 형태(semi-custom)의 논리 집적 회로로써 표준 논리 집적 회로에 비하여 개발 기간이 짧고, 개발 비용이 낮다는 장점이 있다.

즉, 기본 논리 소자인 게이트를 한 단위로 하여 병렬로 배치시키고, 배선에 따라 논리 회로를 형성함으로써 사용자가 요구하는 형태의 논리 집적 회로를 만드는 것이다.

이러한 FPGA에서는 안티 퓨즈(anti-fuse)로 전기적으로 분리된 두 전도선(conductor) 사이에 비정질(armorphous) 실리콘이 형성되어 있으며, 비정질 실리콘의 저항값이 높아 평상시에는 절연 상태를 유지하지만 필요에 따라 선택적으로 두 전도선에 일정 전위 이상의 전계가 가하여지면 비정질 실리콘이 도전체가 되어 두 전도선이 도통되어 게이트 어레이로 사용되어진다. 즉, 안티 퓨즈는 초기 제작시 수 ㏁ 이상의 전기 저항을 갖는 절연체로 "오프" 상태를 유지하지만, 프로그램에 의해 몇 백 Ω 이하의 전기 저항을 갖는 도전체가 되어 "온" 상태가 된다.

그러면, 첨부된 도 1을 참조하여 종래 FPGA를 제조하는 방법을 설명한다.

반도체 기판(1)에 STI(shallow trench isolation) 방법이나 LOCOS(local oxidation of silicon) 방법 등에 의한 필드 산화막(2)을 형성하여 반도체 소자가 형성될 활성 영역(active area)(A)을 정의한다. 그리고, 반도체 기판(1) 전면에 게이트 산화막(3)을 형성하고, 그 상부에 폴리 실리콘(4)을 증착한 후, 폴리 실리콘(4)과 게이트 산화막(3)을 패터닝(patterning) 하여 게이트 폴리 배선(4)을 형성한다. 이때, 게이트 폴리 배선(4)은 도 2a와 도 2b에 도시하 바와 같이 하나의 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나가도록 형성하는 등 게이트 어레이 형성을 위해 다양한 형태로 형성할 수 있다. 이후, 반도체 기판(1)의 활성 영역에 P형 또는 N형의 불순물을 도핑(doping)하여 소스/드레인 전극(5)을 형성한다. 이때, 소스/드레인 전극(5)은 게이트 폴리 배선(4)의 측벽에 스페이서(S)를 형성하여 LDD(lightly doped drain) 형태로 형성할 수도 있다.

그 다음, 반도체 기판(1) 상부 전면에 절연막으로써 PMD(pre-metal dielectric)막(6)을 증착하고, 화학 기계적 연마(chemical mechanical polishing) 공정 등에 의해 평탄화한다. 그리고, PMD막(6) 상부에 콘택(contact) 패턴을 형성하고 드러난 PMD막(6)을 식각하여 게이트 폴리 배선(4) 및 소스/드레인 전극(5)의 일부가 드러나도록 콘택홀을 형성하며, PMD막(6) 상부의 콘택 패턴을 제거한 후 반도체 기판(1) 상부 전면에 화학 기상 증착(chemical vapor deposition, CVD)으로 텅스텐 박막을 증착하여 콘택홀을 매립하고 화학 기계적 연마 공정에 의해 평탄화하여 텅스텐 플러그를 형성함으로써 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택(7)을 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 비정질 실리콘(8)을 증착하고, 비정질 실리콘(8)이 콘택(7) 상부를 덮도록 패터닝하여 안티 퓨즈를 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 패터닝하여 콘택(7) 또는 비정질 실리콘(8)을 포함하는 콘택(7)을 통해 반도체 소자의 각 전극에 전기적으로 접속되는 금속 배선층(9)을 형성함으로써 FPGA를 형성한다. 이때, 필요에 따라 다층으로 금속 배선층을 형성하고, 각 금속 배선층을 접속하는 비아(via)에 안티 퓨즈를 형성할 수도 있다.

이와 같은 종래의 FPGA 제조 방법에서는 논리 집적 회로가 고집적화되거나 상부 금속 배선층의 밀도가 증가할수록 비정질 실리콘을 이용한 안티 퓨즈를 형성하기가 어렵다. 즉, 금속 배선층의 디자인 룰(design rule)에 의해 비정질 실리콘을 형성할 수 있는 사이즈가 제한되므로 공정 진행에 어려움이 있다.

또한, 금속 배선층과 금속 배선층, 금속 배선층과 콘택 또는 비아 사이에 안티 퓨즈를 형성할 경우, 금속 배선층에 연결된 게이트 폴리 배선 즉, 게이트 어레이 중 어느 하나만을 사용하고자 할 때에는 필요한 게이트 폴리 배선에 비정질 안티 퓨즈를 추가해야 하므로 공정이 추가되는 단점이 있다.

또한, 도 2a와 도 2b에서와 같이 하나의 안티 퓨즈에 연결된 금속 배선층에 의해 제어되는 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나갈 경우 필요한 부분의 게이트 폴리 배선 선택이 불가능하게 되는 단점이 있다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 콘택 공정에서의 안티 퓨즈 형성과는 상관없이 공정의 마진을 확보할 수 있으며, 별도의 공정 추가없이 원하는 게이트 폴리 배선을 사용할 수 있도록 하며, 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나갈 경우에도 필요한 부분의 게이트 폴리 배선의 선택이 가능하도록 하는 FPGA 제조 방법을 제공하는 데 있다.

도 1은 종래의 방법에 따라 제조된 필드 프로그램에블 게이트 어레이를 개략적으로 도시한 단면도이고,

도 2a와 도 2b는 종래의 방법에 따라 제조된 필드 프로그램에블 게이트 어레이에서 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나가는 경우를 도시한 평면도이고,

도 3a 내지 도 3c는 본 발명의 일 실시예에 따라 제조된 필드 프로그램에블 게이트 어레이의 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나가는 일 예를 도시한 것으로,

도 3a는 평면도이고,

도 3b와 도 3c는 각각 도 3a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선의 단면도이고,

도 4a와 도 4b는 본 발명의 제 2실시예에 따라 제조된 필드 프로그램에블 게이트 어레이의 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나가는 다른 예를 도시한 것으로,

도 4a는 평면도이고,

도 4b는 도 4a의 Ⅲ-Ⅲ'선의 단면도이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 콘택 부분에 형성되는 안티 퓨즈를 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽에 형성하는 것을 특징으로 한다.

즉, 반도체 기판에 필드 산화막을 형성하여 반도체 소자가 형성될 활성 영역을 정의하는 단계와, 상기 반도체 기판 상부에 게이트 산화막과 폴리 실리콘을 증착한 후, 패터닝하여 게이트 폴리 배선을 형성함과 동시에 다수의 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽이 소정 간격으로 분리되도록 하는 단계와, 상기 반도체 기판 상부에 비정질 실리콘을 증착한 후, 패터닝하여 상기 소정 간격으로 분리된 다수의 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽에만 남도록 하는 단계와, 상기 활성 영역에 불순물을 도핑하여 반도체 소자의 소스/드레인 전극을 형성하는 단계와, 상기 반도체 기판 상부에 절연막을 증착하고 콘택을 형성하는 단계와, 상기 절연막 상부에 금속 박막을 증착하고 패터닝하여 상기 콘택에 연결되는 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명은 상기 반도체 기판 상부에 절연막을 증착하고 콘택을 형성하는 단계 이후, 상기 절연막 상부에 비정질 실리콘을 증착한 후, 상기 콘택 상부에만 상기 비정질 실리콘이 남도록 패터닝하는 단계를 더 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 1a의 종래 방법에 기초하여 도 3a 내지 도 3c와 도 4a, 도 4b에 따라 본 발명의 일 실시예를 설명한다.

먼저, 반도체 기판(1)에 STI 공정, LOCOS 공정 등에 의해 필드 산화막(2)을 형성하여 반도체 소자가 형성될 활성 영역(A)을 정의한다. 그리고, 반도체 기판(1) 상부 전면에 게이트 산화막(3)을 형성하고, 그 상부에 폴리 실리콘(4)을 증착한 후, 폴리 실리콘(4)과 게이트 산화막(3)을 패터닝하여 게이트 폴리 배선(4)을 형성한다. 이때, 게이트 폴리 배선(4)의 패터닝은 도 3a와 도 4a에 도시한 바와 같이 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽이 소정 간격을 두고 서로 분리되도록 한다. 그리고, 게이트 폴리 배선(4)은 도 3a와 도 4a에서와 같이 하나의 게이트 폴리 배선이 2개 이상의 활성 영역을 동시에 지나가도록 형성하는 등 게이트 어레이 형성을 위해 다양한 형태로 형성할 수 있다.

그 다음, 반도체 기판(1) 상부 전면에 비정질 실리콘을 증착하고 패터닝하여, 비정질 실리콘(11, 12, 13, 14)이 도 3a와 도 4a에서와 같이 소정 간격을 두고 분리된 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽에만 형성하여 안티 퓨즈를 형성한다. 이때, 비정질 실리콘(11, 12, 13, 14)의 폭 즉, 게이트 폴리 배선과 게이트 폴리 배선 사이의 분리된 간격을 다르게 하여 서로 다른 전압에 의해 안티 퓨즈가 동작하도록 한다.

즉, 도 3a에서와 같이 게이트 폴리 배선(4)이 가로 방향과 세로 방향으로 각각 2개 이상의 활성 영역을 지나갈 경우 도 3b와 같이 세로 방향의 게이트 폴리 배선에 형성되는 비정질 실리콘(11)의 폭(d11)과 도 3c에서와 같이 가로 방향의 게이트 폴리 배선에 형성되는 비정질 실리콘(12)의 폭(d12)을 서로 다르게 형성함으로써 사용자의 선택에 따라 가로 방향과 세로 방향의 게이트 폴리 배선 중 어느 하나를 선택할 수 있도록 한다. 그리고, 도 4a에서와 같이 게이트 폴리 배선이 하나의 방향으로 2개 이상의 활성 영역을 지나갈 경우 도 4b에서와 같이 일측에 형성되는 비정질 실리콘(13)의 폭(d13)과 타측에 형성되는 비정질 실리콘(14)의 폭(d14)을 서로 다르게 형성함으로써 사용자의 선택에 따라 하나의 금속 배선층에 의해 제어되는 게이트 폴리 배선이 2개 이상의 활성 영역(A)에 동시에 지나갈 경우 필요한 부분의 게이트 폴리 배선만을 선택할 수 있도록 한다.

그 다음, 반도체 기판(1)의 활성 영역에 P형 또는 N형의 불순물을 도핑하여 소스/드레인 전극(5)을 형성한다. 이때, 소스/드레인 전극(5)은 게이트 폴리 배선(4)의 측벽에 스페이서(S)를 형성하여 LDD 형태로 형성할 수도 있다.

그 다음, 반도체 기판(1) 상부 전면에 절연막으로써 PMD막(6)을 증착하고, 화학 기계적 연마 공정 등에 의해 평탄화한다. 그리고, PMD막(6) 상부에 콘택 패턴을 형성하고 드러난 PMD막(6)을 식각하여 게이트 폴리 배선(4) 및 소스/드레인 전극(5)의 일부가 드러나도록 콘택홀을 형성하며, PMD막(6) 상부의 콘택 패턴을 제거한 후 반도체 기판(1) 상부 전면에 화학 기상 증착으로 텅스텐 박막을 증착하여 콘택홀을 매립하고 화학 기계적 연마 공정에 의해 평탄화하여 텅스텐 플러그를 형성함으로써 반도체 소자의 각 전극과 금속 배선을 전기적으로 접속하기 위한 콘택(7)을 형성한다.

그 다음, 반도체 기판(1) 상부 전면에 알루미늄, 알루미늄 합금 등의 금속 박막을 스퍼터 증착하고 패터닝하여 콘택(7)을 통해 반도체 소자의 각 전극에 전기적으로 접속되는 금속 배선층(9)을 형성함으로써 FPGA를 형성한다. 이때, 필요에 따라 다층으로 금속 배선층을 형성할 수도 있다.

이러한 실시예에서는 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽에만 안티 퓨즈를 형성하였지만, 종래와 같이 금속 배선층에도 게이트 폴리 배선에 형성된 안티 퓨즈와 다른 전압에 의해 동작되는 안티 퓨즈를 형성함으로써 서로 다른 게이트 폴리 배선(게이트 어레이)을 1점(point)에서 제어할 수도 있다.

이와 같이 본 발명은 안티 퓨즈를 게이트 폴리 배선에 형성함으로써 디자인 룰에 영향을 받지 않으므로 공정 마진(margin)이 있으며, 추가 공정없이 금속 배선층에 연결된 게이트 폴리 배선 중 필요한 게이트만 정확히 제어할 수 있으며, 1점에서 전압 조정에 의해 여러 개의 게이트 폴리 배선을 제어할 수 있으며 특히, 하나의 금속 배선층에 연결된 게이트 폴리 배선이 여러 개의 활성 영역 위를 지나갈 경우 사용자의 선택에 따라 필요한 부분의 게이트 폴리 배선의 선택이 가능하게 된다.

Claims (4)

1. 반도체 기판에 필드 산화막을 형성하여 반도체 소자가 형성될 활성 영역을 정의하는 단계와;

   상기 반도체 기판 상부에 게이트 산화막과 폴리 실리콘을 증착한 후, 패터닝하여 게이트 폴리 배선을 형성함과 동시에 다수의 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽이 소정 간격으로 분리되도록 하는 단계와;

   상기 반도체 기판 상부에 비정질 실리콘을 증착한 후, 패터닝하여 상기 소정 간격으로 분리된 다수의 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽에만 남도록 하는 단계와;

   상기 활성 영역에 불순물을 도핑하여 반도체 소자의 소스/드레인 전극을 형성하는 단계와;

   상기 반도체 기판 상부에 절연막을 증착하고 콘택을 형성하는 단계와;

   상기 절연막 상부에 금속 박막을 증착하고 패터닝하여 상기 콘택에 연결되는 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 FPGA 제조 방법.
2. 제 1 항에 있어서, 상기 다수의 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽이 소정 간격으로 분리되도록 하는 단계에서,

   상기 게이트 폴리 배선과 게이트 폴리 배선의 분리된 측벽의 간격을 서로 다르게 하는 것을 특징으로 하는 FPGA 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 기판 상부에 절연막을 증착하고 콘택을 형성하는 단계 이후,

   상기 절연막 상부에 비정질 실리콘을 증착한 후, 상기 콘택 상부에만 상기 비정질 실리콘이 남도록 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 FPGA 제조 방법.
4. 제 3 항에 있어서, 상기 콘택 상부의 비정질 실리콘의 두께와 상기 게이트 폴리 배선과 게이트 폴리 배선 사이의 측벽에 형성된 비정질 실리콘의 폭을 서로 다르게 형성하는 것을 특징으로 하는 FPGA 제조 방법.