JPH0955511A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0955511A JPH0955511A JP7207991A JP20799195A JPH0955511A JP H0955511 A JPH0955511 A JP H0955511A JP 7207991 A JP7207991 A JP 7207991A JP 20799195 A JP20799195 A JP 20799195A JP H0955511 A JPH0955511 A JP H0955511A
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、ＳＯＩ
基板に作り込んだＭＩＳ−ＦＥＴのボディにキャリヤが
蓄積することを簡単な手段に依って解消し、寄生バイポ
ーラ効果を抑制する。 【解決手段】 ＳＯＩ基板に於けるｐ型素子領域２に形
成されソース領域方向に延び出たｐ型ゲート電極突出部
４Ａをもつゲート電極４、ゲート電極４を境にして左右
に振り分けて形成されたｎ型ソース領域５及びｎ型ドレ
イン領域６、ｐ型ゲート電極突出部４Ａに連なってｎ型
ソース領域５内に延び出たｐ型ソース領域７を備える。
基板に作り込んだＭＩＳ−ＦＥＴのボディにキャリヤが
蓄積することを簡単な手段に依って解消し、寄生バイポ
ーラ効果を抑制する。 【解決手段】 ＳＯＩ基板に於けるｐ型素子領域２に形
成されソース領域方向に延び出たｐ型ゲート電極突出部
４Ａをもつゲート電極４、ゲート電極４を境にして左右
に振り分けて形成されたｎ型ソース領域５及びｎ型ドレ
イン領域６、ｐ型ゲート電極突出部４Ａに連なってｎ型
ソース領域５内に延び出たｐ型ソース領域７を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（ｓｉｌｉ
ｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に作り込まれ
るＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（ｆｉｅｌｄ ｅｆｆｅ
ｃｔ ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置及びそ
れを製造する方法に関する。
ｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板に作り込まれ
るＭＩＳ（ｍｅｔａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）−ＦＥＴ（ｆｉｅｌｄ ｅｆｆｅ
ｃｔ ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置及びそ
れを製造する方法に関する。
【０００２】前記半導体装置はＳＯＩ基板を用いたこと
に起因して種々と優れた特性をもっているのであるが、
反面、ＳＯＩ基板を用いたことに起因する欠点も存在す
るので、それを解消しなければならない。
に起因して種々と優れた特性をもっているのであるが、
反面、ＳＯＩ基板を用いたことに起因する欠点も存在す
るので、それを解消しなければならない。
【０００３】
【従来の技術】ＳＯＩ基板に作り込まれたＭＩＳ−ＦＥ
Ｔは、寄生容量の低減、ラッチ・アップ・フリー、高ソ
フト・エラー耐性などの優れた特性をもっている為、
０．１８〔μｍ〕デザイン・ルール以降の高速動作性及
び高信頼性を有するＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒｃｔｏｒ）−ＵＬＳＩ（ｕｌｔｒａｌａｒｇｅ
ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）
に於けるキー・デバイスとして期待されている。
Ｔは、寄生容量の低減、ラッチ・アップ・フリー、高ソ
フト・エラー耐性などの優れた特性をもっている為、
０．１８〔μｍ〕デザイン・ルール以降の高速動作性及
び高信頼性を有するＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒｃｔｏｒ）−ＵＬＳＩ（ｕｌｔｒａｌａｒｇｅ
ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）
に於けるキー・デバイスとして期待されている。
【０００４】
【発明が解決しようとする課題】前記したＳＯＩ基板を
用いた半導体装置に於いては、素子領域が底面は勿論の
こと、側面も絶縁膜で完全に分離されているから、通常
のＭＩＳ−ＦＥＴに於けるウエルに相当するボディ内で
発生したキャリヤ、即ち、ｎ−ＭＩＳ−ＦＥＴでは正
孔、ｐ−ＭＩＳ−ＦＥＴでは電子の抜け道が基板側に存
在せず、従って、一部はソース電極から流れ出るが、残
りはボディに蓄積される。
用いた半導体装置に於いては、素子領域が底面は勿論の
こと、側面も絶縁膜で完全に分離されているから、通常
のＭＩＳ−ＦＥＴに於けるウエルに相当するボディ内で
発生したキャリヤ、即ち、ｎ−ＭＩＳ−ＦＥＴでは正
孔、ｐ−ＭＩＳ−ＦＥＴでは電子の抜け道が基板側に存
在せず、従って、一部はソース電極から流れ出るが、残
りはボディに蓄積される。
【０００５】その結果、ボディのポテンシャルが上昇
し、ソース・ボディ間のｐｎ接合は順方向にバイアスさ
れることになり、ソースから多量の電子が流出し、それ
に依って、ドレイン近傍でのインパクト・アバランシェ
が顕著になり、正帰還が起こることになる。即ち、電子
がソース→ボディ→ドレインに流れ、それに依って、正
孔がドレイン→ボディ→ソースに流れ、ソース・ドレイ
ン間耐圧の低下を招来する。
し、ソース・ボディ間のｐｎ接合は順方向にバイアスさ
れることになり、ソースから多量の電子が流出し、それ
に依って、ドレイン近傍でのインパクト・アバランシェ
が顕著になり、正帰還が起こることになる。即ち、電子
がソース→ボディ→ドレインに流れ、それに依って、正
孔がドレイン→ボディ→ソースに流れ、ソース・ドレイ
ン間耐圧の低下を招来する。
【０００６】本発明は、ＳＯＩ基板に作り込んだＭＩＳ
−ＦＥＴに於けるボディにキャリヤが蓄積することを簡
単な手段に依って解消し、寄生バイポーラ効果を抑制す
る手段を提供しようとする。
−ＦＥＴに於けるボディにキャリヤが蓄積することを簡
単な手段に依って解消し、寄生バイポーラ効果を抑制す
る手段を提供しようとする。
【０００７】
【課題を解決するための手段】図１は本発明の原理を解
説する為の半導体装置を表す要部平面図であり、図２の
（Ａ）及び（Ｂ）は図１に見られる線Ｘ１−Ｘ１及びＸ
２−Ｘ２に沿う要部切断側面図である。尚、図１及び図
２では、平面と側面に起因して、互いに表すことができ
ない部分があると共に簡明にする為の省略があるので、
以下の説明では図１及び図２の全体を参照する。
説する為の半導体装置を表す要部平面図であり、図２の
（Ａ）及び（Ｂ）は図１に見られる線Ｘ１−Ｘ１及びＸ
２−Ｘ２に沿う要部切断側面図である。尚、図１及び図
２では、平面と側面に起因して、互いに表すことができ
ない部分があると共に簡明にする為の省略があるので、
以下の説明では図１及び図２の全体を参照する。
【０００８】図１に於いて、１は絶縁層、２は素子領
域、４はゲート電極、４Ａはゲート電極突出部、５は反
対導電型（ここではｎ型）ソース領域、６は反対導電型
（ここではｎ型）ドレイン領域、７は一導電型（ここで
はｐ型）ソース領域、９は電極コンタクト・ホール（仮
想）、１０は電極コンタクト・ホール（仮想）をそれぞ
れ示している。
域、４はゲート電極、４Ａはゲート電極突出部、５は反
対導電型（ここではｎ型）ソース領域、６は反対導電型
（ここではｎ型）ドレイン領域、７は一導電型（ここで
はｐ型）ソース領域、９は電極コンタクト・ホール（仮
想）、１０は電極コンタクト・ホール（仮想）をそれぞ
れ示している。
【０００９】図２に於いて、２Ａは一導電型（ここでは
ｐ型）ボディ、３はゲート絶縁膜、４はゲート電極、１
１はサイド・ウォール、１２は金属シリサイド膜をそれ
ぞれ示している。尚、図１に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
ｐ型）ボディ、３はゲート絶縁膜、４はゲート電極、１
１はサイド・ウォール、１２は金属シリサイド膜をそれ
ぞれ示している。尚、図１に於いて用いた記号と同記号
は同部分を表すか或いは同じ意味を持つものとする。
【００１０】本発明の半導体装置では、素子領域２内に
於けるゲート電極４の一部に突出部４Ａが形成され、ｎ
型ドレイン領域６と対応するｎ型ソース領域５内にｐ型
ボディ２Ａと同導電型であるｐ型ソース領域７が形成さ
れた構成になっている。
於けるゲート電極４の一部に突出部４Ａが形成され、ｎ
型ドレイン領域６と対応するｎ型ソース領域５内にｐ型
ボディ２Ａと同導電型であるｐ型ソース領域７が形成さ
れた構成になっている。
【００１１】従って、ゲート電極突出部４Ａの下方に
は、ｎ型ソース領域５に挟まれた形でｐ型ボディ２Ａが
残っていて、しかも、そのｐ型ボディ２Ａはｐ型ソース
領域７と結ばれている。
は、ｎ型ソース領域５に挟まれた形でｐ型ボディ２Ａが
残っていて、しかも、そのｐ型ボディ２Ａはｐ型ソース
領域７と結ばれている。
【００１２】前記構造になっていることから、ゲート電
極４の下方、即ち、チャネルが生成される領域であるｐ
型ボディ２Ａ内に生成された正孔はゲート電極突出部４
Ａの下に在るｐ型ボディ２Ａを介してｐ型ソース領域７
に到達することができる。
極４の下方、即ち、チャネルが生成される領域であるｐ
型ボディ２Ａ内に生成された正孔はゲート電極突出部４
Ａの下に在るｐ型ボディ２Ａを介してｐ型ソース領域７
に到達することができる。
【００１３】ｐ型ソース領域７及びｎ型ソース領域５の
表面には、金属シリサイド膜１２が形成されているの
で、ｐ型ソース領域７に流れ込んだ正孔は、容易にｎ型
ソース領域５に流れ込むことが可能である。
表面には、金属シリサイド膜１２が形成されているの
で、ｐ型ソース領域７に流れ込んだ正孔は、容易にｎ型
ソース領域５に流れ込むことが可能である。
【００１４】例えば、ＣＭＯＳ論理回路に於いては、通
常、ソース電極が最低電位に固定される為、本発明を適
用した場合、ｐ型ボディ２Ａ内の正孔は、ソース電極へ
ドリフトし易いことになる。
常、ソース電極が最低電位に固定される為、本発明を適
用した場合、ｐ型ボディ２Ａ内の正孔は、ソース電極へ
ドリフトし易いことになる。
【００１５】図１に見られる電極コンタクト・ホール９
並びに電極コンタクト・ホール１０は、それ等を用いて
配線を形成すれば、金属シリサイド膜１２がなくても、
目的を達成することができる。
並びに電極コンタクト・ホール１０は、それ等を用いて
配線を形成すれば、金属シリサイド膜１２がなくても、
目的を達成することができる。
【００１６】即ち、電極コンタクト・ホール９は、ｎ型
ソース領域５とｐ型ソース領域７とに跨がって形成され
ているので、そこに電極をコンタクトさせれば、ｎ型ソ
ース領域５とｐ型ソース領域７とは短絡されて導通をと
ることができる。
ソース領域５とｐ型ソース領域７とに跨がって形成され
ているので、そこに電極をコンタクトさせれば、ｎ型ソ
ース領域５とｐ型ソース領域７とは短絡されて導通をと
ることができる。
【００１７】また、電極コンタクト・ホール１０は、ｎ
型ソース領域５とｐ型ソース領域７それぞれに独立に形
成してあるので、例えば第一層目の配線で各電極コンタ
クト・ホール１０を短絡することでｎ型ソース領域５と
ｐ型ソース領域７との導通をとれば良い。
型ソース領域５とｐ型ソース領域７それぞれに独立に形
成してあるので、例えば第一層目の配線で各電極コンタ
クト・ホール１０を短絡することでｎ型ソース領域５と
ｐ型ソース領域７との導通をとれば良い。
【００１８】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、 （１）ＳＯＩ基板に於ける一導電型Ｓｉ素子領域（例え
ばｐ型素子領域２）に形成されソース領域方向に延び出
た一導電型ゲート電極突出部（例えばｐ型ゲート電極突
出部４Ａ）をもつゲート電極（例えばゲート電極４）
と、前記ゲート電極を境にして左右に振り分けて形成さ
れた反対導電型ソース領域（例えばｎ型ソース領域５）
及び反対導電型ドレイン領域（例えばｎ型ドレイン領域
６）と、前記一導電型ゲート電極突出部に連なって前記
反対導電型ソース領域内に延び出た一導電型ソース領域
（例えばｐ型ソース領域７）とを備えてなることを特徴
とするか、又は、
装置及びその製造方法に於いては、 （１）ＳＯＩ基板に於ける一導電型Ｓｉ素子領域（例え
ばｐ型素子領域２）に形成されソース領域方向に延び出
た一導電型ゲート電極突出部（例えばｐ型ゲート電極突
出部４Ａ）をもつゲート電極（例えばゲート電極４）
と、前記ゲート電極を境にして左右に振り分けて形成さ
れた反対導電型ソース領域（例えばｎ型ソース領域５）
及び反対導電型ドレイン領域（例えばｎ型ドレイン領域
６）と、前記一導電型ゲート電極突出部に連なって前記
反対導電型ソース領域内に延び出た一導電型ソース領域
（例えばｐ型ソース領域７）とを備えてなることを特徴
とするか、又は、
【００１９】（２）前記（１）に於いて、少なくとも反
対導電型ソース領域並びに一導電型ソース領域の表面に
形成され一導電型Ｓｉ素子領域のボディ（例えばボディ
２Ａ）と前記各ソース領域とを電気的に接続する金属シ
リサイド膜（例えばＴｉやＣｒなどの金属シリサイド膜
１２）を備えてなることを特徴とするか、又は、
対導電型ソース領域並びに一導電型ソース領域の表面に
形成され一導電型Ｓｉ素子領域のボディ（例えばボディ
２Ａ）と前記各ソース領域とを電気的に接続する金属シ
リサイド膜（例えばＴｉやＣｒなどの金属シリサイド膜
１２）を備えてなることを特徴とするか、又は、
【００２０】（３）前記（１）或いは（２）に於いて、
反対導電型ソース領域と一導電型ソース領域に跨がって
形成された電極コンタクト・ホール（例えば電極コンタ
クト・ホール９）を備えてなることを特徴とするか、又
は、
反対導電型ソース領域と一導電型ソース領域に跨がって
形成された電極コンタクト・ホール（例えば電極コンタ
クト・ホール９）を備えてなることを特徴とするか、又
は、
【００２１】（４）前記（１）或いは（２）に於いて、
反対導電型ソース領域及び一導電型ソース領域にそれぞ
れ独立して形成された電極コンタクト・ホール（例えば
電極コンタクト・ホール１０）と、前記各電極コンタク
ト・ホールを短絡する第一層目の配線とを備えてなるこ
とを特徴とするか、又は、
反対導電型ソース領域及び一導電型ソース領域にそれぞ
れ独立して形成された電極コンタクト・ホール（例えば
電極コンタクト・ホール１０）と、前記各電極コンタク
ト・ホールを短絡する第一層目の配線とを備えてなるこ
とを特徴とするか、又は、
【００２２】（５）前記（１）乃至（４）の何れか１に
於いて、ゲート電極と一体的に形成された複数の一導電
型ゲート電極突出部及び各一導電型ゲート電極突出部に
それぞれ独立に連なる複数の一導電型ソース領域を備え
てなることを特徴とするか、又は、
於いて、ゲート電極と一体的に形成された複数の一導電
型ゲート電極突出部及び各一導電型ゲート電極突出部に
それぞれ独立に連なる複数の一導電型ソース領域を備え
てなることを特徴とするか、又は、
【００２３】（６）ＳＯＩ基板に於ける一導電型Ｓｉ素
子領域（例えばｐ型素子領域２２）にソース領域形成予
定部分方向に延び出るゲート電極突出部（例えばｐ型ゲ
ート電極突出部２４Ａ）をもつゲート電極（例えばゲー
ト電極２４）を形成する工程と、次いで、前記ゲート電
極突出部をもつゲート電極をマスクとして反対導電型ソ
ース領域（例えばｎ型ソース領域２５）及び反対導電型
ドレイン領域（例えばｎ型ドレイン領域２６）を左右に
振り分けて形成する工程と、次いで、前記ゲート電極突
出部の一導電型化を兼ねて前記反対導電型ソース領域内
に前記ゲート電極突出部の延在方向に延びる一導電型ソ
ース領域（例えばｐ型ソース領域２７）を形成する工程
とが含まれてなることを特徴とするか、又は、
子領域（例えばｐ型素子領域２２）にソース領域形成予
定部分方向に延び出るゲート電極突出部（例えばｐ型ゲ
ート電極突出部２４Ａ）をもつゲート電極（例えばゲー
ト電極２４）を形成する工程と、次いで、前記ゲート電
極突出部をもつゲート電極をマスクとして反対導電型ソ
ース領域（例えばｎ型ソース領域２５）及び反対導電型
ドレイン領域（例えばｎ型ドレイン領域２６）を左右に
振り分けて形成する工程と、次いで、前記ゲート電極突
出部の一導電型化を兼ねて前記反対導電型ソース領域内
に前記ゲート電極突出部の延在方向に延びる一導電型ソ
ース領域（例えばｐ型ソース領域２７）を形成する工程
とが含まれてなることを特徴とするか、又は、
【００２４】（７）前記（６）に於いて、ゲート電極突
出部の一導電型化を兼ねて実施する反対導電型ソース領
域内に前記ゲート電極突出部の延在方向に延びる一導電
型ソース領域を形成する工程をＣＭＯＳ−ＦＥＴに於い
て相補をなす他方のＦＥＴに於ける一導電型ソース領域
及び一導電型ドレイン領域を形成する工程と同時に実施
することを特徴とする。
出部の一導電型化を兼ねて実施する反対導電型ソース領
域内に前記ゲート電極突出部の延在方向に延びる一導電
型ソース領域を形成する工程をＣＭＯＳ−ＦＥＴに於い
て相補をなす他方のＦＥＴに於ける一導電型ソース領域
及び一導電型ドレイン領域を形成する工程と同時に実施
することを特徴とする。
【００２５】本発明に於いては、前記手段を採ることに
依り、ＳＯＩ基板を用いたＭＩＳ−ＦＥＴの寄生バイポ
ーラ効果を抑制することができる。
依り、ＳＯＩ基板を用いたＭＩＳ−ＦＥＴの寄生バイポ
ーラ効果を抑制することができる。
【００２６】図３は本発明に依って製造した試料につい
てゲート電圧対ドレイン電流の関係を測定した結果をま
とめた線図であり、図では、横軸にゲート電圧を、ま
た、縦軸にドレイン電流をそれぞれ採ってあり、また、
比較の為、従来例に於ける特性線も付記してある。
てゲート電圧対ドレイン電流の関係を測定した結果をま
とめた線図であり、図では、横軸にゲート電圧を、ま
た、縦軸にドレイン電流をそれぞれ採ってあり、また、
比較の為、従来例に於ける特性線も付記してある。
【００２７】図示のデータは、ボディをフローティング
状態にして測定することで得たものであり、ゲート電圧
が０．１〔Ｖ〕の近傍で、寄生バイポーラ効果に起因し
て急激にドレイン電流が増大していることが看取され
る。然しながら、本発明に依る半導体装置に於いては、
そのような現象が抑制されていることを明瞭に確認でき
よう。
状態にして測定することで得たものであり、ゲート電圧
が０．１〔Ｖ〕の近傍で、寄生バイポーラ効果に起因し
て急激にドレイン電流が増大していることが看取され
る。然しながら、本発明に依る半導体装置に於いては、
そのような現象が抑制されていることを明瞭に確認でき
よう。
【００２８】
【発明の実施の形態】図４乃至図９は本発明に依る実施
の形態を説明する為の製造工程要所に於ける半導体装置
を表す図であって、図４乃至図６が要部平面図、図７乃
至図９が要部切断側面図である。
の形態を説明する為の製造工程要所に於ける半導体装置
を表す図であって、図４乃至図６が要部平面図、図７乃
至図９が要部切断側面図である。
【００２９】図７乃至図９は、図４乃至図６に見られる
線Ｘ１−Ｘ１或いはＸ２−Ｘ２に沿って切断した状態を
表していて、図４乃至図６と随時組み合わせて参照しつ
つ、以下、製造工程について説明する。
線Ｘ１−Ｘ１或いはＸ２−Ｘ２に沿って切断した状態を
表していて、図４乃至図６と随時組み合わせて参照しつ
つ、以下、製造工程について説明する。
【００３０】図４（Ａ）参照 ４−（１） 厚さ例えば４００〔ｎｍ〕の埋め込み絶縁層２１上に抵
抗率が約１０〔Ω・ｃｍ〕で厚さ例えば１００〔ｎｍ〕
のＳｉ層が形成されたＳＯＩ基板を準備する。
抗率が約１０〔Ω・ｃｍ〕で厚さ例えば１００〔ｎｍ〕
のＳｉ層が形成されたＳＯＩ基板を準備する。
【００３１】４−（２） 素子間分離を行う為、リソグラフィ技術に於けるレジス
ト・プロセス及びエッチング・ガスをＨＢｒ＋Ｃｌ2 と
するドライ・エッチング法を適用することに依り、前記
ＳＯＩ基板に於けるＳｉ層のエッチングを行ってメサ状
の素子領域２２を形成する。
ト・プロセス及びエッチング・ガスをＨＢｒ＋Ｃｌ2 と
するドライ・エッチング法を適用することに依り、前記
ＳＯＩ基板に於けるＳｉ層のエッチングを行ってメサ状
の素子領域２２を形成する。
【００３２】４−（３） イオン注入法を適用することに依り、加速エネルギを１
５〔ｋｅＶ〕、ドーズ量を１×１０13〔cm-2〕の条件で
Ｂ（ホウ素）の打ち込みを行って、素子領域２２の導電
型をｐ型にする。
５〔ｋｅＶ〕、ドーズ量を１×１０13〔cm-2〕の条件で
Ｂ（ホウ素）の打ち込みを行って、素子領域２２の導電
型をｐ型にする。
【００３３】図４（Ｂ）及び図７参照 ４−（４） 熱酸化法を適用することに依り、厚さ例えば６〔ｎｍ〕
のＳｉＯ2 からなるゲート絶縁層２３を形成する。
のＳｉＯ2 からなるゲート絶縁層２３を形成する。
【００３４】４−（５） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１６０〔ｎｍ〕の多結晶Ｓｉ層を形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１６０〔ｎｍ〕の多結晶Ｓｉ層を形成する。
【００３５】４−（６） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＨＢｒ＋Ｃｌ2 混合ガス（多結晶Ｓｉ
用）及びＣＨＦ3 ガス（ＳｉＯ2 用）とするドライ・エ
ッチング法を適用することに依り、前記多結晶Ｓｉ層及
びゲート絶縁層２３のエッチングを行って、ソース領域
形成予定部分の方向に延び出るゲート電極突出部２４Ａ
をもつゲート電極２４を形成する。
ッチング・ガスをＨＢｒ＋Ｃｌ2 混合ガス（多結晶Ｓｉ
用）及びＣＨＦ3 ガス（ＳｉＯ2 用）とするドライ・エ
ッチング法を適用することに依り、前記多結晶Ｓｉ層及
びゲート絶縁層２３のエッチングを行って、ソース領域
形成予定部分の方向に延び出るゲート電極突出部２４Ａ
をもつゲート電極２４を形成する。
【００３６】図５（Ａ）及び図８参照 ５−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ゲート電極突出部２４Ａ及びそれに連な
ってソース領域形成予定部分の一部を覆うレジスト膜を
形成する。
ることに依り、ゲート電極突出部２４Ａ及びそれに連な
ってソース領域形成予定部分の一部を覆うレジスト膜を
形成する。
【００３７】５−（２） イオン注入法を適用することに依り、加速エネルギを２
０〔ｋｅＶ〕、ドーズ量２×１０15〔cm-2〕の条件で、
前記レジスト膜をマスクとしてＡｓの打ち込みを行い、
ｎ型ソース領域２５並びにｎ型ドレイン領域２６を形成
する。また、これと同時に、ゲート電極２４もｎ型化さ
れる。尚、図５（Ａ）に見られる破線で囲んだ領域は、
Ａｓを打ち込んだ領域を示している。
０〔ｋｅＶ〕、ドーズ量２×１０15〔cm-2〕の条件で、
前記レジスト膜をマスクとしてＡｓの打ち込みを行い、
ｎ型ソース領域２５並びにｎ型ドレイン領域２６を形成
する。また、これと同時に、ゲート電極２４もｎ型化さ
れる。尚、図５（Ａ）に見られる破線で囲んだ領域は、
Ａｓを打ち込んだ領域を示している。
【００３８】図５（Ｂ）及び図９参照 ５−（３） 前記イオン注入のマスクとして用いたレジスト膜を除去
してから、改めてリソグラフィ技術のレジスト・プロセ
スを適用することに依り、前記レジスト膜とは逆パター
ンのレジスト膜、即ち、ｎ型ソース領域２５、ｎ型ドレ
イン領域２６、ゲート電極２４などを覆うレジスト膜を
形成する。
してから、改めてリソグラフィ技術のレジスト・プロセ
スを適用することに依り、前記レジスト膜とは逆パター
ンのレジスト膜、即ち、ｎ型ソース領域２５、ｎ型ドレ
イン領域２６、ゲート電極２４などを覆うレジスト膜を
形成する。
【００３９】５−（４） イオン注入法を適用することに依り、加速エネルギを１
５〔ｋｅＶ〕、ドーズ量３×１０15〔cm-2〕の条件で、
前記工程５−（３）で形成したレジスト膜をマスクとし
てＢの打ち込みを行い、ｐ型ソース領域２７を形成す
る。また、これと同時に、ゲート電極突出部２４Ａもｐ
型化される。尚、図５（Ｂ）に見られる破線で囲んだ領
域は、Ｂを打ち込んだ領域を示している。
５〔ｋｅＶ〕、ドーズ量３×１０15〔cm-2〕の条件で、
前記工程５−（３）で形成したレジスト膜をマスクとし
てＢの打ち込みを行い、ｐ型ソース領域２７を形成す
る。また、これと同時に、ゲート電極突出部２４Ａもｐ
型化される。尚、図５（Ｂ）に見られる破線で囲んだ領
域は、Ｂを打ち込んだ領域を示している。
【００４０】５−（５） ＣＶＤ法を適用することに依り、厚さ例えば１５０〔ｎ
ｍ〕のＳｉＯ2 からなる絶縁膜を形成する。
ｍ〕のＳｉＯ2 からなる絶縁膜を形成する。
【００４１】５−（６） エッチング・ガスをＣＨＦ3 とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖ ｉｏｎ ｅｔｃｈｉｎｇ：Ｒ
ＩＥ）法を適用することに依り、前記工程５−（５）で
形成したＳｉＯ2 からなる絶縁膜の異方性エッチングを
行って、ゲート電極２４、ゲート電極突出部２４Ａ、素
子領域２などの側面にサイド・ウォール２８を残して他
は除去する。
チング（ｒｅａｃｔｉｖ ｉｏｎ ｅｔｃｈｉｎｇ：Ｒ
ＩＥ）法を適用することに依り、前記工程５−（５）で
形成したＳｉＯ2 からなる絶縁膜の異方性エッチングを
行って、ゲート電極２４、ゲート電極突出部２４Ａ、素
子領域２などの側面にサイド・ウォール２８を残して他
は除去する。
【００４２】５−（７） 温度を１０００〔℃〕、時間を１０〔秒〕とした熱処理
を行って、イオン注入した不純物の活性化を行う。
を行って、イオン注入した不純物の活性化を行う。
【００４３】５−（８） スパッタリング法を適用することに依り、厚さ１０〔ｎ
ｍ〕のＴｉ層を形成し、温度７００〔℃〕、時間を１
〔分〕とした熱処理を行って、Ｔｉシリサイド層２９を
形成し、絶縁層２１及びＳｉＯ2 からなるサイド・ウォ
ール２８上に在ってシリサイド化されなかったＴｉ層を
除去する。尚、Ｔｉ層は、他の金属層、例えばＣｒ層な
どに代替することができる。
ｍ〕のＴｉ層を形成し、温度７００〔℃〕、時間を１
〔分〕とした熱処理を行って、Ｔｉシリサイド層２９を
形成し、絶縁層２１及びＳｉＯ2 からなるサイド・ウォ
ール２８上に在ってシリサイド化されなかったＴｉ層を
除去する。尚、Ｔｉ層は、他の金属層、例えばＣｒ層な
どに代替することができる。
【００４４】図６参照 ６−（１） 通常の技法を適用することに依り、層間絶縁層（図示せ
ず）の形成、その層間絶縁層に対する電極コンタクト・
ホールの形成、ソース配線３０、ドレイン配線３１、ゲ
ート配線３２などを形成して完成する。
ず）の形成、その層間絶縁層に対する電極コンタクト・
ホールの形成、ソース配線３０、ドレイン配線３１、ゲ
ート配線３２などを形成して完成する。
【００４５】本発明に於いては、前記実施の形態に限定
されることなく、他に多くの改変を実現することができ
る。
されることなく、他に多くの改変を実現することができ
る。
【００４６】例えば、図１及び図２に見られる半導体装
置に於いて、ゲート電極突出部４Ａ及びｐ型ソース領域
７を複数形成してソースへの正孔の流入を促進すること
ができる。
置に於いて、ゲート電極突出部４Ａ及びｐ型ソース領域
７を複数形成してソースへの正孔の流入を促進すること
ができる。
【００４７】また、例えば、図１及び図２に見られる半
導体装置がＣＭＯＳ−ＦＥＴである場合に於いて、図示
されたＦＥＴは、勿論、ｎチャネルＦＥＴであるから、
そのｐ型ソース領域７の形成をｐチャネルＦＥＴに於け
るｐ型ソース領域及びｐ型ドレイン領域の形成と同時に
行うことで、ＣＭＯＳ−ＦＥＴの製造プロセスに於ける
工程増加を回避することができる。
導体装置がＣＭＯＳ−ＦＥＴである場合に於いて、図示
されたＦＥＴは、勿論、ｎチャネルＦＥＴであるから、
そのｐ型ソース領域７の形成をｐチャネルＦＥＴに於け
るｐ型ソース領域及びｐ型ドレイン領域の形成と同時に
行うことで、ＣＭＯＳ−ＦＥＴの製造プロセスに於ける
工程増加を回避することができる。
【００４８】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、ＳＯＩ基板に於ける一導電型Ｓｉ素子領
域にソース領域方向に延び出た一導電型ゲート電極突出
部をもつゲート電極が形成され、ゲート電極を境にして
反対導電型ソース領域及び反対導電型ドレイン領域が左
右に振り分けて形成され、一導電型ゲート電極突出部に
連なって反対導電型ソース領域内に延び出る一導電型ソ
ース領域が形成される。
法に於いては、ＳＯＩ基板に於ける一導電型Ｓｉ素子領
域にソース領域方向に延び出た一導電型ゲート電極突出
部をもつゲート電極が形成され、ゲート電極を境にして
反対導電型ソース領域及び反対導電型ドレイン領域が左
右に振り分けて形成され、一導電型ゲート電極突出部に
連なって反対導電型ソース領域内に延び出る一導電型ソ
ース領域が形成される。
【００４９】前記構成を採ることに依り、ＳＯＩ基板を
用いたＭＩＳ−ＦＥＴの寄生バイポーラ効果を抑制する
ことができる。即ち、ボディがフローティングである場
合、ゲート電圧が０．１〔Ｖ〕〜０．５〔Ｖ〕の近傍
で、寄生バイポーラ効果に起因して急激にドレイン電流
が増大するのであるが、本発明に依る半導体装置では、
そのような現象を抑制できることが実験に依って確認さ
れている。
用いたＭＩＳ−ＦＥＴの寄生バイポーラ効果を抑制する
ことができる。即ち、ボディがフローティングである場
合、ゲート電圧が０．１〔Ｖ〕〜０．５〔Ｖ〕の近傍
で、寄生バイポーラ効果に起因して急激にドレイン電流
が増大するのであるが、本発明に依る半導体装置では、
そのような現象を抑制できることが実験に依って確認さ
れている。
【図１】本発明の原理を解説する為の半導体装置を表す
要部平面図である。
要部平面図である。
【図２】図１に見られる線Ｘ１−Ｘ１及びＸ２−Ｘ２に
沿う要部切断側面図である。
沿う要部切断側面図である。
【図３】本発明に依って製造した試料についてゲート電
圧対ドレイン電流の関係を測定した結果をまとめた線図
である。
圧対ドレイン電流の関係を測定した結果をまとめた線図
である。
【図４】本発明に依る実施の形態を説明する為の製造工
程要所に於ける半導体装置を表す要部平面図である。
程要所に於ける半導体装置を表す要部平面図である。
【図５】本発明に依る実施の形態を説明する為の製造工
程要所に於ける半導体装置を表す要部平面図である。
程要所に於ける半導体装置を表す要部平面図である。
【図６】本発明に依る実施の形態を説明する為の製造工
程要所に於ける半導体装置を表す要部平面図である。
程要所に於ける半導体装置を表す要部平面図である。
【図７】本発明に依る実施の形態を説明する為の製造工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図８】本発明に依る実施の形態を説明する為の製造工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
【図９】本発明に依る実施の形態を説明する為の製造工
程要所に於ける半導体装置を表す要部切断側面図であ
る。
程要所に於ける半導体装置を表す要部切断側面図であ
る。
１は絶縁層 ２ 素子領域 ２Ａ 一導電型（ここではｐ型）ボディ ３ ゲート絶縁膜 ４ ゲート電極 ４Ａ ゲート電極突出部 ５ 反対導電型（ここではｎ型）ソース領域 ６ 反対導電型（ここではｎ型）ドレイン領域 ７ 一導電型（ここではｐ型）ソース領域 ９ 電極コンタクト・ホール（仮想） １０ 電極コンタクト・ホール（仮想） １１ サイド・ウォール １２ 金属シリサイド膜 ２１ 埋め込み絶縁層 ２２ 素子領域 ２３ ゲート絶縁層 ２４ ゲート電極 ２４Ａ ゲート電極突出部 ２５ ｎ型ソース領域 ２６ ｎ型ドレイン領域 ２７ ｐ型ソース領域 ２８ サイド・ウォール ２９ Ｔｉシリサイド層 ３０ ソース配線 ３１ ドレイン配線 ３２ ゲート配線
Claims (7)
- 【請求項１】ＳＯＩ基板に於ける一導電型Ｓｉ素子領域
に形成されソース領域方向に延び出た一導電型ゲート電
極突出部をもつゲート電極と、 前記ゲート電極を境にして左右に振り分けて形成された
反対導電型ソース領域及び反対導電型ドレイン領域と、 前記一導電型ゲート電極突出部に連なって前記反対導電
型ソース領域内に延び出た一導電型ソース領域とを備え
てなることを特徴とする半導体装置。 - 【請求項２】少なくとも反対導電型ソース領域並びに一
導電型ソース領域の表面に形成され一導電型Ｓｉ素子領
域のボディと前記各ソース領域とを電気的に接続する金
属シリサイド膜を備えてなることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】反対導電型ソース領域と一導電型ソース領
域に跨がって形成された電極コンタクト・ホールを備え
てなることを特徴とする請求項１或いは２記載の半導体
装置。 - 【請求項４】反対導電型ソース領域及び一導電型ソース
領域にそれぞれ独立して形成された電極コンタクト・ホ
ールと、 前記各電極コンタクト・ホールを短絡する第一層目の配
線とを備えてなることを特徴とする請求項１或いは２記
載の半導体装置。 - 【請求項５】ゲート電極と一体的に形成された複数の一
導電型ゲート電極突出部及び各一導電型ゲート電極突出
部にそれぞれ独立に連なる複数の一導電型ソース領域を
備えてなることを特徴とする請求項１乃至４の何れか１
記載の半導体装置。 - 【請求項６】ＳＯＩ基板に於ける一導電型Ｓｉ素子領域
にソース領域形成予定部分方向に延び出るゲート電極突
出部をもつゲート電極を形成する工程と、 次いで、前記ゲート電極突出部をもつゲート電極をマス
クとして反対導電型ソース領域及び反対導電型ドレイン
領域を左右に振り分けて形成する工程と、 次いで、前記ゲート電極突出部の一導電型化を兼ねて前
記反対導電型ソース領域内に前記ゲート電極突出部の延
在方向に延びる一導電型ソース領域を形成する工程とが
含まれてなることを特徴とする半導体装置の製造方法。 - 【請求項７】ゲート電極突出部の一導電型化を兼ねて実
施する反対導電型ソース領域内に前記ゲート電極突出部
の延在方向に延びる一導電型ソース領域を形成する工程
をＣＭＯＳ−ＦＥＴに於いて相補をなす他方のＦＥＴに
於ける一導電型ソース領域及び一導電型ドレイン領域を
形成する工程と同時に実施することを特徴とする請求項
６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207991A JPH0955511A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207991A JPH0955511A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955511A true JPH0955511A (ja) | 1997-02-25 |
Family
ID=16548875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7207991A Withdrawn JPH0955511A (ja) | 1995-08-15 | 1995-08-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955511A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346831B1 (ko) * | 1999-10-12 | 2002-08-03 | 삼성전자 주식회사 | 트렌치 및 메사 조합형 실리콘-온-인슐레이터 소자 및 그 제조방법 |
| JP2008060611A (ja) * | 2007-11-19 | 2008-03-13 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
-
1995
- 1995-08-15 JP JP7207991A patent/JPH0955511A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346831B1 (ko) * | 1999-10-12 | 2002-08-03 | 삼성전자 주식회사 | 트렌치 및 메사 조합형 실리콘-온-인슐레이터 소자 및 그 제조방법 |
| JP2008060611A (ja) * | 2007-11-19 | 2008-03-13 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |