KR20110024470A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 반도체 소자는, 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 제1 하부 절연층 및 제2 하부 절연층; 상기 제1 하부 절연층 및 제2 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택; 상기 제1 및 제2 콘택이 상호 연결되도록 상기 제1 하부 절연층 및 제2 하부 절연층 사이에 형성된 더미 메탈라인; 및 상기 제3 콘택과 연결되도록 상기 제2 하부 절연층 상에 형성된 제1 메탈라인을 포함한다.
반도체 소자, 금속배선
Description
실시예는 반도체 소자에 관한 것이다.
반도체 메모리 및 이미지 센서를 비롯한 반도체 소자는 다층구조로 이루어지고, 각각의 층을 이루는 전도층 간의 절연을 위하여 층간절연막이 사용되고 있다.
통상적으로 반도체 소자의 금속배선층은 3개층 이상으로 형성되어, 신호라인 및 전원라인과 연결될 수 있다.
특히, 이미지 센서의 경우 픽셀영역 상부 막의 전체 두께를 줄일 경우, 광의 손실이 최소화되어 이미지 특성이 향상되는 효과를 가질 수 있다.
실시예에서는 층간절연층의 두께를 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자는, 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 제1 하부 절연층 및 제2 하부 절연층; 상기 제1 하부 절연층 및 제2 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택; 상기 제1 및 제2 콘택이 상호 연결되도록 상기 제1 하부 절연층 및 제2 하부 절연층 사이에 형성된 더미 메탈라인; 및 상기 제3 콘택과 연결되도록 상기 제2 하부 절연층 상에 형성된 제1 메탈라인을 포함한다.
실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 게이트 전극, 소스 영역 및 드레인 영역을 형성하는 단계; 상기 반도체 기판 상에 제1 하부 절연층을 형성하는 단계; 상기 게이트 전극 및 소스 영역 사이에 대응하도록 상기 제1 하부 절연층 상에 더미 메탈라인을 형성하는 단계; 상기 더미 메탈라인을 포함하는 제1 하부 절연층 상에 제2 하부 절연층을 형성하는 단계; 상기 제1 하부 절연층, 더미 메탈라인 및 제2 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택을 형성하는 단계; 및 상기 제3 콘택과 연결되도록 상기 제2 하부 절연층 상에 형성된 제1 메탈라인을 포함한 다.
다른 실시예에 따른 반도체 소자는, 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 제1 하부 절연층; 상기 제1 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택; 상기 제1 및 제2 콘택이 상호 연결되도록 상기 제1 하부 절연층 상에 형성된 더미 메탈라인; 상기 제1 하부 절연층 상에 형성된 제2 하부 절연층; 상기 제3 콘택이 노출되도록 상기 제2 하부 절연층을 관통하는 비아홀; 상기 제3 콘택과 연결되도록 상기 비아홀을 포함하는 상기 제2 하부 절연층 상에 형성된 제1 메탈라인을 포함한다.
다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판에 게이트 전극, 소스 영역 및 드레인 영역을 형성하는 단계; 상기 반도체 기판 상에 제1 하부 절연층을 형성하는 단계; 상기 제1 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택을 형성하는 단계; 상기 제1 콘택 및 제2 콘택이 상호 연결되도록 상기 제1 하부 절연층 상에 더미 메탈라인을 형성하는 단계; 상기 더미 메탈라인을 포함하는 제1 하부 절연층 상에 제2 하부 절연층을 형성하는 단계; 상기 제3 콘택이 노출되도록 상기 제2 하부 절연층에 비아홀을 형성하는 단계; 및 상기 비아홀이 갭필되도록 상기 제2 하부 절연층 상에 제1 메탈라인을 형성하는 단계를 포함한다.
실시예에 의하면, 제1 메탈라인 전에 더미 메탈라인이 형성되어, 소자를 연 결시킬 수 있다.
즉, 제1 메탈라인의 하부 영역에 게이트 전극 및 소스 영역을 연결시킬 수 있는 더미 메탈라인이 형성되고, 소자의 두께를 최소화할 수 있다.
이에 따라, 반도체 기판 상에 형성되는 금속배선층의 두께가 감소되고, 소자의 고집적화를 달성할 수 있다.
예를 들어, 이미지 센서의 경우, 픽셀영역의 플로팅 확산영역과 드라이브 트랜지스터를 M0 레이어에 의하여 연결할 수 있다. 이에, 픽셀영역 상부의 금속배선층의 두께가 감소되고 광 경로가 짧아지므로 이미지 특성을 향상시킬 수 있다.
또한, 상기 M0 레이어와 상기 소자를 연결시키는 메탈컨택이 상기 제1 메탈라인의 제1 메탈 콘택 형성과 동시에 형성될 수 있다.
이에 따라, 상기 더미 메탈라인에 대한 별도의 메탈콘택 형성공정이 생략되므로, 생산성을 향상시킬 수 있다.
즉, M0 레이어와 소자를 전기적으로 연결하기 위한 콘택홀 형성 및 메탈콘택을 형성하기 위한 포토리소그라피 공정, 식각공정, 갭필 공정 및 CMP 공정등이 생략될 수 있으므로 공정 단순화 및 경제성을 향상시킬 수 있다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
실시예에 따른 반도체 소자 및 그 제조방법을 첨부된 도면을 참조하여 상세 히 설명한다.
도 7은 제1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 7을 참조하여, 게이트 전극(120), 소스 영역(130) 및 드레인 영역(140)을 포함하는 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 제1 하부 절연층(150) 및 제2 하부 절연층(170)과, 상기 제1 하부 절연층(150) 및 제2 하부 절연층(170)을 관통하여 상기 게이트 전극(120), 소스 영역(130) 및 드레인 영역(140)과 각각 연결되는 제1 M0 콘택(171), 제2 M0 콘택(172) 및 제3 M0 콘택(173), 상기 제1 및 제2 M0 콘택(171, 172)이 상호 연결되도록 상기 제1 하부 절연층(150) 및 제2 하부 절연층(170) 사이에 형성된 M0 레이어(160), 및 상기 제3 M0 콘택(173)과 연결되도록 상기 제2 하부 절연층(170) 상에 형성된 제1 메탈라인(180)을 포함한다.
상기 M0 레이어(160)는 Ti, TiN, W, Al 및 Cu 중 어느 하나로 형성될 수 있다.
상기 제1 M0 콘택(171) 및 제2 M0 콘택(172) 사이에 상기 M0 레이어(160)가 형성되어 상기 게이트 전극(120) 및 소스 영역(130)은 물리적, 전기적으로 연결될 수 있다.
또한, 상기 M0 레이어(160)는 상기 제1 메탈라인(180) 보다 하부 영역에 형성되어 있으므로, 금속배선층 전체의 두께를 감소시킬 수 있다.
상기 M0 레이어(160)에 의하여 금속배선층을 2개 층으로 사용할 수 있다. 즉, 상기 제1 메탈라인(180)과 연결되도록 제2 메탈라인(미도시)이 형성될 수 있 다.
예를 들어, 상기 상기 소스 영역(130)은 이미지 센서의 플로팅 확산영역(FD)이고, 상기 게이트 전극(120)은 드라이브 트랜지스터로 사용할 수 있다. 따라서, 상기 이미지 센서의 픽셀영역의 전체적인 두께가 작아지게 되므로, 필팩터를 향상시킬 수 있다.
도 1 내지 도 7은 제1 실시예에 따른 반도체 소자의 제조공정을 나타내는 단면도이다.
도 1을 참조하여, 반도체 기판(100) 상에 제1 하부 절연층(150)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 또한, 상기 반도체 기판(100)에는 에피택셜 공정을 진행하여 저농도의 에피층(미도시)이 형성될 수 있다.
상기 반도체 기판(100)에 액티브 영역을 정의하는 소자분리막(110)이 형성된다. 상기 소자분리막(110)은 STI(Shallow Tranch Isolation) 또는 LOCOS 공정에 의하여 형성될 수 있다.
상기 반도체 기판(100)의 액티브 영역에 트랜지스터의 게이트 전극(120) 및 소스 영역(130), 드레인 영역(140)이 형성된다.
한편, 실시예의 반도체 소자가 이미지 센서일 경우, 상기 게이트 전극(120)은 드라이브 트랜지스터(Drive transistor)의 게이트 전극(Tx)일 수 있고, 소스 영역(130)은 플로팅 확산영역(FD))일 수 있다.
상기 게이트 전극(120)은 게이트 절연막 및 게이트 전도층을 적층하고 식각 공정을 통해 형성될 수 있다. 이때, 상기 게이트 전도층은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있고, 상기 게이트 절연막은 산화막일 수 있다.
상기 제1 하부 절연층(150)이 상기 게이트 전극(120)을 포함하는 반도체 기판(100) 상에 형성된다. 상기 제1 하부 절연층(150)은 메탈라인과 트랜지스터를 절연시키기 위한 것으로 PMD(Pre Metal Dielectiric)일 수 있다.
예를 들어, 상기 제1 하부 절연층(150)은 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphours Silicat Glass) 또는 PE-TEOS가 단층 또는 복층의 구조로 형성될 수 있다.
도 2를 참조하여, 상기 제1 하부 절연층(150) 상에 M0 레이어(160)가 형성된다.
상기 M0 레이어(160)는 상기 소스 영역(130) 및 게이트 전극(120)에 대응하도록 상기 제1 하부 절연층(150) 상에 선택적으로 형성될 수 있다.
즉, 상기 M0 레이어(160)는 상기 소스 영역(130)의 일부에서 게이트 전극(120)의 일부까지의 길이에 대응하는 길이로 형성될 수 있다.
예를 들어, 상기 M0 레이어(160)는 상기 제1 하부 절연층(150) 상에 금속층(미도시)을 형성한 후, 포토리소그라피 공정에 의하여 상기 금속층을 패터닝하여 형성할 수 있다.
상기 M0 레이어(160)는 Ti, TiN, W, Al 및 Cu 적어도 어느 하나로 형성될 수 있다.
상기 M0 레이어(160)는 제1 메탈라인 형성 전에 반도체 기판(100) 상에 형성 될 수 있다. 즉, 저항 성분에 의하여 영향을 받지 않는 가까운 거리의 소자에 동일한 전기신호를 인가하기 위하여 형성하는 것이다.
이러한 M0 레이어(160)는 가까운 거리의 소자를 전기적, 물리적으로 연결하는 것으로, 상기 M0 레이어(160)에 의하여 반도체 소자는 고집적화 될 수 있다.
상기 M0 레이어(160)가 상기 제1 메탈라인 형성 전에 형성되므로 하이 스택(high stack)을 이룰 수 있다.
따라서, 반도체 소자의 금속배선층의 두께를 감소시켜 소자의 특성을 향상시킬 수 있다. 예를 들어, 일반적인 금속배선층이 3개의 층으로 구성된다면, 실시예에 따른 금속배선층은 2개의 층으로 형성할 수 있는 것이다.
도 3을 참조하여, 상기 M0 레이어(160)를 포함하는 제1 하부 절연층(150) 상에 제2 하부 절연층(170)이 형성된다.
상기 제2 하부 절연층(170)은 상기 제1 하부 절연층(150)과 동일한 물질로 형성될 수 있다. 상기 제2 하부 절연층(170)은 상기 M0 레이어(160)가 노출되지 않도록 충분한 두께로 증착된 후 CMP 공정에 의하여 평탄화 될 수 있다.
도 4를 참조하여, 상기 제2 하부 절연층(170) 상에 포토레지스트 패턴(10)이 형성된다, 상기 포토레지스트 패턴(10)은 상기 게이트 전극(120), 소스 영역(130) 및 드레인 영역(140)에 대응하는 상기 제2 하부 절연층(170)의 상부 표면을 선택적으로 노출시킬 수 있다.
다음, 상기 포토레지스트 패턴(10)을 식각마스크로 사용하는 식각공정을 진행하고, 상기 제1 및 제2 하부절연층(150,170)을 관통하는 제1 콘택홀(H1), 제2 콘 택홀(H2) 및 제3 콘택홀(H3)을 형성한다.
상기 제1 콘택홀(H1)은 상기 게이트 전극(120)을 노출시키고, 상기 제2 콘택홀(H2)은 상기 소스 영역(130)을 노출시키고, 상기 제3 콘택홀(H3)은 상기 드레인 영역(140)을 노출시킬 수 있다.
상기 제1 및 제2 콘택홀(H1, H2)의 형성시 상기 제1 하부 절연층(150)과 제2 하부 절연층(170) 사이에 형성된 상기 M0 레이어(160)도 식각될 수 있다.
따라서, 상기 제1 콘택홀(H1) 및 제2 콘택홀(H2)에 의하여 상기 M0 레이어(160)가 노출될 수 있다.
도 5를 참조하여, 상기 제1 콘택홀(H1), 제2 콘택홀(H2) 및 제3 콘택홀(H3) 내부에 제1 M0 콘택(171), 제2 M0 콘택(172) 및 제3 M0 콘택(173)이 형성된다.
상기 제1 M0 콘택(171), 제2 M0 콘택(172) 및 제3 M0 콘택(173)은 상기 제1 내지 제3 콘택홀(H1, H2, H3)이 갭필되도록 금속층(미도시)을 증착한다. 그리고 상기 금속층에 대한 평탄화 공정을 진행하여 상기 제1 M0 콘택(171), 제2 M0 콘택(172) 및 제3 M0 콘택(173)을 형성할 수 있다.
예를 들어, 상기 제1 M0 콘택(171), 제2 M0 콘택(172) 및 제3 M0 콘택(173)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
상기 제1 M0 콘택(171)은 상기 게이트 전극(120)과 물리적, 전기적으로 연결될 수 있다. 상기 제2 M0 콘택(172)은 상기 소스 영역(130)과 물리적, 전기적으로 연결될 수 있다. 상기 제3 M0 콘택(173)은 상기 드레인 영역(140)과 물리적, 전기적으로 연결될 수 있다. 상기 제3 M0 콘택(173)은 제1 메탈라인의 콘택역할을 하는 것이다.
또한, 상기 제1 콘택홀(H1) 및 제2 콘택홀(H2)에 의하여 노출되었던 상기 M0 레이어(160)는 상기 제1 M0 콘택(171) 및 제2 M0 콘택(172)에 의하여 물리적, 전기적으로 연결될 수 있다.
즉, 상기 제1 M0 콘택(171), 제2 M0 콘택(172)은 상기 M0 레이어(160)에 의하여 물리적, 전기적으로 연결될 수 있다.
상기 게이트 전극(120) 및 소스 영역(130)을 연결하기 위한 별도의 콘택홀 및 콘택라인 형성공정이 생략될 수 있게 되고, 공정 단순화 및 생산성을 향상시킬 수 있다.
이것은 상기 제1 M0 콘택(171) 및 제2 M0 콘택(172) 사이에 형성된 상기 M0 레이어(160)에 의하여 상기 게이트 전극(120) 및 소스 영역(130)이 상호 연결될 수 있으므로, 별도의 메탈라인을 형성하지 않아도 되기 때문이다.
또한, 제1 메탈라인에 대한 메탈콘택 형성 공정에 의하여 상기 제1 M0 콘택(171) 및 제2 M0 콘택(93)이 형성되므로, 별도의 추가공정이 생략될 수 있다.
도 6을 참조하여, 상기 제3 M0 콘택(173) 상에 제1 메탈라인(180)이 형성된다.
상기 제1 메탈라인(180)은 상기 제1 내지 제3 M0 콘택(171,172,173)을 포함하는 제2 하부 절연층(170) 상에 금속층을 증착하고, 사진 및 식각공정을 통해 상기 제3 M0 콘택(173)과 선택적으로 연결될 수 있다.
즉, 상기 제3 M0콘택(173)은 상기 제1 메탈라인(180)과 주변 소자를 연결하 는 메탈 콘택 역할을 하는 것이다.
상기 제1 메탈라인(180)은 구리금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 제1 메탈라인(180)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
도 7을 참조하여, 상기 제1 메탈라인(180)을 포함하는 제2 하부 절연층(170) 상에 제1 층간절연층(190)이 형성된다.
상기 제1 층간 절연층(190)은 산화막, 질화막 또는 이들의 적층 구조로 형성될 수 있다.
도시되지는 않았지만, 상기 제1 층간절연층(190)을 관통하여 상기 제1 메탈라인(180)과 제2 메탈라인을 연결시키는 제2 메탈컨택이 형성될 수 있다.
실시예에 의하면, 제1 메탈라인(180) 전에 M0 레이어(160)가 형성되어, 소자를 연결시킬 수 있다.
이에 따라, 반도체 기판(10) 상에 형성되는 금속배선층의 두께가 감소되고, 소자의 고집적화를 달성할 수 있다.
예를 들어, 이미지 센서의 경우, 픽셀영역의 플로팅 확산영역과 드라이브 트랜지스터를 M0 레이어에 의하여 연결할 수 있다. 이에, 픽셀영역 상부의 금속배선층의 두께가 감소되고 광 경로가 짧아지므로 이미지 특성을 향상시킬 수 있다.
또한, 상기 M0 레이어(160)와 소자를 연결시키는 제1 및 제2 메탈콘택(171,172)이 제1 메탈 콘택(173)의 형성과 함께 형성할 수 있다.
이에 따라, M0 레이어(160)를 소자와 연결시키기 위한 별도의 콘택 형성공정 이 생략되므로, 생산성을 향상시킬 수 있다. 즉, M0 레이어(160)와 소자를 전기적으로 연결하기 위한 콘택홀 형성 및 메탈콘택을 형성하기 위한 포토리소그라피 공정, 식각공정, 갭필 공정 및 CMP 공정등이 생략될 수 있으므로 공정 단순화 및 경제성을 향상시킬 수 있다.
도 13은 제2 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 13을 참조하여, 게이트 전극(220), 소스 영역(230) 및 드레인 영역(240)을 포함하는 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 제1 하부 절연층(250)과, 상기 제1 하부 절연층(250)을 관통하여 상기 게이트 전극(220), 소스 영역(230) 및 드레인 영역(240)과 각각 연결되는 제1 M0 콘택(251), 제2 M0 콘택(252) 및 제3 M0 콘택(253)과, 상기 제1 및 제2 M0 콘택(251, 252)이 상호 연결되도록 상기 제1 하부 절연층(250) 상에 형성된 제1 M0 레이어(261)과, 상기 제1 하부 절연층(250) 상에 형성된 제2 하부 절연층(270)과, 상기 제3 M0 콘택(253)이 노출되도록 상기 제2 하부 절연층(270)을 관통하는 비아홀(271)과, 상기 제3 M0 콘택(253)과 연결되도록 상기 비아홀(271)을 포함하는 상기 제2 하부 절연층(270) 상에 형성된 제1 메탈라인(280)을 포함한다.
또한, 상기 제3 M0 콘택(253) 상에 형성된 제2 M0 레이어(262)을 더 포함하고, 상기 비아홀(271)은 상기 제2 M0 레이어(262)을 노출시킬 수 있다.
예를 들어, 상기 제2 M0 레이어(262)는 제1 너비(D1)로 형성되고, 상기 비아홀(271)은 상기 제1 너비(D1)보다 작은 제2 너비(D2)로 형성될 수 있다.
도 8 내지 13은 제2 실시예에 따른 반도체 소자의 제조공정을나타내는 단면 도이다.
도 8을 참조하여, 반도체 기판(200) 상에 제1 하부 절연층(250)이 형성된다.
상기 반도체 기판(200)은 게이트 전극(220), 소스 영역(230) 및 드레인 영역(240)을 포함한다. 한편, 상기 반도체 기판(200), 게이트 전극(220), 소스 영역(230) 및 드레인 영역(240)은 제1 실시예와 동일한 방법에 의하여 형성되는 것이므로, 상세한 설명은 생략한다.
상기 제1 하부 절연층(250)은 메탈라인과 트랜지스터를 절연시키기 위한 것으로 PMD(Pre Metal Dielectiric)일 수 있다.
예를 들어, 상기 제1 하부 절연층(250)은 PSG(Phosphorus Silicate Glass), BPSG(Boro-Phosphours Silicat Glass) 또는 PE-TEOS가 단층 또는 복층의 구조로 형성될 수 있다.
상기 제1 하부 절연층(250)을 관통하는 제1 M0 콘택(251), 제2 M0 콘택(252) 및 제3 M0 콘택(253)이 형성된다.
상기 제1 M0 콘택(251)은 게이트 전극(220)과 연결되고, 상기 제2 M0 콘택(252)은 소스 영역(230)과 연결되고, 상기 제3 M0 콘택(253)은 드레인 영역(240)과 연결될 수 있다.
상기 제1 M0 콘택(251), 제2 M0 콘택(252) 및 제3 M0 콘택(253)은 상기 제1 하부 절연층(250)을 관통하여 상기 게이트 전극(220), 소스 영역(230) 및 드레인 영역(240)을 각각 노출시키는 콘택홀(미도시)을 형성한 후, 상기 콘택홀에 금속물질을 갭필하여 형성될 수 있다.
예를 들어, 상기 제1 M0 콘택(251), 제2 M0 콘택(252) 및 제3 M0 콘택(253)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
상기 제3 M0 콘택(253)은 제1 메탈라인의 메탈콘택 역할을 할 수 있다.
즉, 상기 제3 M0 콘택(253) 형성 시 제1 M0 콘택(251) 및 제2 M0 콘택(252)이 함께 형성되므로, 추가 콘택 공정을 생략할 수 있다.
도 9를 참조하여, 상기 제1 M0 콘택(251) 및 제2 M0 콘택(252)을 연결시키는 제1 M0 레이어(261)가 형성된다. 또한, 상기 제3 M0 콘택(253) 상에 제2 M0 레이어(262)가 형성된다.
상기 제1 M0 레이어(261)는 상기 제1 M0 콘택(251)에서 제2 M0 콘택(252)까지 연장되도록 패터닝 된다. 즉, 상기 제1 M0 레이어(261)는 상기 소스 영역(230)의 일부에서 게이트 전극(220)의 일부까지의 길이에 대응하는 길이로 형성될 수 있다. 상기 제1 M0 레이어(261)에 의하여 상기 게이트 전극(220) 및 소스 영역(230)은 전기적, 물리적으로 연결될 수 있다.
상기 제2 M0 레이어(262)는 상기 제3 M0 콘택(253)보다 넓은 제1 너비(D1)를 가지도록 패터닝 된다.
상기 제1 M0 레이어(261) 및 제2 M0 레이어(262)는 상기 제1 하부 절연층(250) 상에 금속층(미도시)을 형성한 후, 사진 및 식각 공정에 의하여 상기 금속층을 패터닝하여 각각 형성할 수 있다.
상기 제1 M0 레이어(261) 및 제2 M0 레이어(262)는 Ti, TiN, W, Al 및 Cu 적어도 어느 하나로 형성될 수 있다.
이러한 제1 M0 레이어(261)는 가까운 거리의 소자를 전기적, 물리적으로 연결하는 것으로, 상기 제1 M0 레이어(261)에 의하여 반도체 소자는 고집적화 될 수 있다.
상기 제1 및 제2 M0 레이어(261,262)가 상기 제1 메탈라인 형성 전에 형성되므로 하이 스택(high stack)을 이룰 수 있다.
도 10을 참조하여, 상기 제1 M0 레이어(261) 및 제2 M0 레이어(262)를 포함하는 제1 하부 절연층(250) 상에 제2 하부 절연층(270)이 형성된다.
상기 제2 하부 절연층(270)은 상기 제1 하부 절연층(250)과 동일한 물질로 형성될 수 있다. 상기 제2 하부 절연층(270)은 상기 제1 M0 레이어(261) 및 제2 M0 레이어(262)가 노출되지 않도록 충분한 두께로 증착된 후 CMP 공정에 의하여 평탄화될 수 있다.
도 11를 참조하여, 상기 제3 M0 콘택(253)을 노출시키는 비아홀(271)이 형성된다. 상기 비아홀(271)은 상기 제2 하부절연층(270)을 선택적으로 식각하여 형성될 수 있다.
상기 비아홀(271)은 상기 제2 M0 레이어(262)보다 좁은 제2 너비(D2)를 가질 수 있다. 즉, 상기 비아홀(271)은 상기 제3 M0 콘택(253)과 동일한 너비를 가질 수 있다.
상기 비아홀(271)은 상기 제2 M0 레이어(262)에 대응하는 상기 제2 하부 절연층(270)을 선택적으로 노출시키는 포토레지스트 패턴(미도시)을 형성한 후, 식각공정을 통해 형성될 수 있다.
특히, 상기 제2 M0 레이어(262)의 폭이 상기 비아홀(271) 보다 넓은 폭을 가지도록 형성되어 있으므로 상기 비아홀(271) 형성을 위한 포토레지스트 패턴의 미스 얼라인을 예방할 수도 있다.
도 12를 참조하여, 상기 제3 M0 콘택(253) 상에 제1 메탈라인(280)이 형성된다.
상기 제1 메탈라인(280)은 상기 비아홀(271)을 포함하는 제2 하부 절연층(270) 상에 금속층(미도시)을 증착하고, 사진 및 식각공정을 통해 상기 제3 M0 콘택(253)과 선택적으로 연결될 수 있다.
특히, 상기 제1 메탈라인(280)은 상기 비아홀(271)에 갭필되므로, 상기 비아홀(271)에 대한 별도의 갭필공정이 생략될 수 있다.
상기 제1 메탈라인(280)은 상기 제2 M0 레이어(262)에 의하여 상기 제3 M0 콘택(253)과 전기적, 물리적으로 연결될 수 있다. 상기 제1 메탈라인(280)은 상기 제3 M0 콘택(253)에서 이웃하는 픽셀의 M0 콘택과 연결되도록 패터닝될 수 있다.
상기 제1 메탈라인(280)은 구리금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 제1 메탈라인(280)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
도 13을 참조하여, 상기 제1 메탈라인(280)을 포함하는 제2 하부 절연층(270) 상에 제1 층간절연층(290)이 형성된다.
상기 제1 층간 절연층(290)은 산화막, 질화막 또는 이들의 적층 구조로 형성될 수 있다.
도시되지는 않았지만, 상기 제1 층간 절연층(290)을 관통하여 상기 제1 메탈라인(280)과 제2 메탈라인을 연결시키는 제2 메탈컨택이 형성될 수 있다.
도 14 내지 18은 제3 실시예에 따른 반도체 소자의 제조공정을나타내는 단면도이다.
도 14을 참조하여, 반도체 기판(300) 상에 제1 M0 콘택(351), 제2 M0 콘택(352) 및 제3 M0 콘택(353)을 포함하는 제1 하부 절연층(350)이 형성된다.
상기 반도체 기판(300)은 게이트 전극(320), 소스 영역(330) 및 드레인 영역(340)을 포함한다.
상기 제1 하부 절연층(350)은 메탈라인과 트랜지스터를 절연시키기 위한 것으로 PMD(Pre Metal Dielectiric)일 수 있다.
상기 제1 M0 콘택(351)은 게이트 전극(320)과 연결되고, 상기 제2 M0 콘택(352)은 소스 영역(330)과 연결되고, 상기 제3 M0 콘택(353)은 드레인 영역(340)과 연결될 수 있다.
한편, 상기 반도체 기판(300), 게이트 전극(320), 소스 영역(330), 드레인 영역(340), 제1 하부 절연층(350), 제1 M0 콘택(351), 제2 M0 콘택(352) 및 제3 M0 콘택(353)은 제2 실시예와 동일한 방법에 의하여 형성되는 것이므로, 상세한 설명은 생략한다.
그 다음, 상기 제1 M0 콘택(351) 및 제2 M0 콘택(352)을 연결시키는 M0 레이어(360)가 형성된다.
상기 M0 레이어(360)는 상기 제1 M0 콘택(361)에서 제2 M0 콘택(352)까지 연 장되도록 패터닝 된다. 즉, 상기 M0 레이어(360)는 상기 소스 영역(330)의 일부에서 게이트 전극(320)의 일부의 길이에 대응하는 길이로 형성될 수 있다. 상기 M0 레이어(360)에 의하여 상기 게이트 전극(320) 및 소스 영역(330)은 전기적, 물리적으로 연결될 수 있다.
상기 M0 레이어(360)는 상기 제1 하부 절연층(350) 상에 금속층(미도시)을 형성한 후, 사진 및 식각 공정에 의하여 상기 금속층을 패터닝하여 각각 형성할 수 있다.
상기 M0 레이어(360)는 Ti, TiN, W, Al 및 Cu 적어도 어느 하나로 형성될 수 있다.
도 15을 참조하여, 상기 M0 레이어(360)를 포함하는 제1 하부 절연층(350) 상에 제2 하부 절연층(370)이 형성된다.
상기 제2 하부 절연층(370)은 상기 제1 하부 절연층(350)과 동일한 물질로 형성될 수 있다. 상기 제2 하부 절연층(370)은 상기 M0 레이어(360)가 노출되지 않도록 충분한 두께로 증착된 후 CMP 공정에 의하여 평탄화될 수 있다.
도 16를 참조하여, 상기 제3 M0 콘택(353)을 노출시키는 비아홀(371)이 형성된다. 상기 비아홀(371)은 상기 제2 하부절연층(370)을 선택적으로 식각하여 상기 제3 M0 콘택(353)을 노출시킬 수 있다.
도 17을 참조하여, 상기 제3 M0 콘택(353) 상에 제1 메탈라인(380)이 형성된다.
상기 제1 메탈라인(380)은 상기 비아홀(371)을 포함하는 제2 하부 절연 층(370) 상에 금속층(미도시)을 증착하고, 사진 및 식각공정을 통해 상기 제3 M0 콘택(353)과 선택적으로 연결될 수 있다.
특히, 상기 제1 메탈라인(380)은 상기 비아홀(371)에 갭필되므로, 상기 비아홀(371)에 대한 별도의 갭필공정이 생략될 수 있다.
상기 제1 메탈라인(380)은 상기 제3 M0 콘택(353)과 전기적, 물리적으로 연결될 수 있다. 상기 제1 메탈라인(380)은 상기 제3 M0 콘택(353)에서 이웃하는 픽셀의 M0 콘택과 연결되도록 패터닝될 수 있다.
상기 제1 메탈라인(380)은 구리금속, 합금 또는 실리사이드를 포함하는 다양한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 제1 메탈라인(380)은 알루미늄, 구리, 코발트 또는 텅스텐으로 형성될 수 있다.
도 18을 참조하여, 상기 제1 메탈라인(380)을 포함하는 제2 하부 절연층(370) 상에 제1 층간절연층(390)이 형성된다.
상기 제1 층간 절연층(390)은 산화막, 질화막 또는 이들의 적층 구조로 형성될 수 있다.
도시되지는 않았지만, 상기 제1 층간 절연층(390)을 관통하여 상기 제1 메탈라인(380)과 제2 메탈라인을 연결시키는 제2 메탈컨택이 형성될 수 있다.
이상과 같이 실시예에 따른 반도체 소자의 금속배선 및 그 형성방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 실시예가 한정되는 것은 아니며, 실시예의 기술사항 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1 내지 도 7은 제1 실시예에 따른 반도체 소자의 제조공정을 나타내는 단면도이다.
도 8 내지 도 13은 제2 실시예에 따른 반도체 소자의 제조공정을 나타내는 단면도이다.
도 14 내지 도 18은 제3 실시예에 따른 반도체 소자의 제조공정을 나타내는 단면도이다.
Claims (13)
- 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 반도체 기판;상기 반도체 기판 상에 형성된 제1 하부 절연층 및 제2 하부 절연층;상기 제1 하부 절연층 및 제2 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택;상기 제1 및 제2 콘택이 상호 연결되도록 상기 제1 하부 절연층 및 제2 하부 절연층 사이에 형성된 더미 메탈라인; 및상기 제3 콘택과 연결되도록 상기 제2 하부 절연층 상에 형성된 제1 메탈라인을 포함하는 반도체 소자.
- 제1항에 있어서,상기 더미 메탈라인은 Ti, TiN, W, Al 및 Cu 중 어느 하나로 형성된 반도체 소자.
- 제1항에 있어서,상기 소스 영역은 이미지 센서의 플로팅 확산영역이고, 상기 게이트 전극은 드라이브 트랜지스터로 사용되는 반도체 소자.
- 제1항에 있어서,상기 제1 메탈라인과 연결되도록 상기 제1 메탈라인 상에 제2 메탈라인을 포함하는 층간 절연막이 형성된 것을 더 포함하는 반도체 소자.
- 게이트 전극, 소스 영역 및 드레인 영역을 포함하는 반도체 기판;상기 반도체 기판 상에 형성된 제1 하부 절연층;상기 제1 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택;상기 제1 및 제2 콘택이 상호 연결되도록 상기 제1 하부 절연층 상에 형성된 더미 메탈라인;상기 제1 하부 절연층 상에 형성된 제2 하부 절연층;상기 제3 콘택이 노출되도록 상기 제2 하부 절연층을 관통하는 비아홀; 및상기 제3 콘택과 연결되도록 상기 비아홀을 포함하는 상기 제2 하부 절연층 상에 형성된 제1 메탈라인을 포함하는 반도체 소자.
- 제5항에 있어서,상기 제3 콘택 상에 형성된 추가 패턴을 더 포함하고,상기 비아홀은 상기 추가 패턴을 노출시키도록 형성된 반도체 소자.
- 제6항에 있어서,상기 추가 패턴은 제1 너비로 형성되고, 상기 비아홀은 상기 제1 너비보다 작은 제2 너비로 형성된 반도체 소자.
- 반도체 기판에 게이트 전극, 소스 영역 및 드레인 영역을 형성하는 단계;상기 반도체 기판 상에 제1 하부 절연층을 형성하는 단계;상기 게이트 전극 및 소스 영역 사이에 대응하도록 상기 제1 하부 절연층 상에 더미 메탈라인을 형성하는 단계;상기 더미 메탈라인을 포함하는 제1 하부 절연층 상에 제2 하부 절연층을 형성하는 단계;상기 제1 하부 절연층, 더미 메탈라인 및 제2 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택을 형성하는 단계; 및상기 제3 콘택과 연결되도록 상기 제2 하부 절연층 상에 형성된 제1 메탈라인을 포함하는 반도체 소자의 제조방법.
- 제8항에 있어서,상기 제1 콘택, 제2 콘택 및 제3 콘택을 형성하는 단계는,상기 제1 하부 절연층, 더미 메탈라인 및 제2 하부 절연층을 관통하는 제1 콘택홀, 제2 콘택홀을 형성하고, 상기 제1 하부 절연층 및 제2 하부 절연층을 관통하는 제3 콘택홀을 형성하는 단계; 및상기 제1 콘택홀, 제2 콘택홀 및 제3 콘택홀이 갭필되도록 금속층을 증착하 는 단계를 포함하는 반도체 소자의 제조방법.
- 제8항에 있어서,상기 제1 메탈라인을 포함하는 하부 절연층 상에 제1 층간 절연층을 형성하는 단계;상기 제1 층간 절연층을 관통하여 제1 메탈라인과 연결되는 메탈콘택을 형성하는 단계; 및상기 메탈콘택 상에 제2 메탈라인을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 반도체 기판에 게이트 전극, 소스 영역 및 드레인 영역을 형성하는 단계;상기 반도체 기판 상에 제1 하부 절연층을 형성하는 단계;상기 제1 하부 절연층을 관통하여 상기 게이트 전극, 소스 영역 및 드레인 영역과 각각 연결되는 제1 콘택, 제2 콘택 및 제3 콘택을 형성하는 단계;상기 제1 콘택 및 제2 콘택이 상호 연결되도록 상기 제1 하부 절연층 상에 더미 메탈라인을 형성하는 단계;상기 더미 메탈라인을 포함하는 제1 하부 절연층 상에 제2 하부 절연층을 형성하는 단계;상기 제3 콘택이 노출되도록 상기 제2 하부 절연층에 비아홀을 형성하는 단계; 및상기 비아홀이 갭필되도록 상기 제2 하부 절연층 상에 제1 메탈라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제11항에 있어서,상기 더미 메탈라인을 형성할 때 상기 제3 콘택 상에 추가 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제12항에 있어서,상기 추가 패턴은 제1 너비를 가지도록 형성되고, 상기 비아홀은 상기 제1 너비보다 좁은 제2 너비로 형성되는 반도체 소자의 제조방법.
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