JPH05190775A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、絶縁性基板等の上に形成されたバイ
ポーラトランジスタを含む半導体装置及びその製造方法
に関し、素子間分離の絶縁性の向上及び素子破壊強度の
向上を図るとともに、コレクタ抵抗の低減が図れ、かつ
容易に作成することができるバイポーラトランジスタを
含む半導体装置及びその製造方法の提供を目的とする。 【構成】絶縁性基板上に選択的に形成され、第１の一導
電型領域層23ｂ，第２の一導電型領域層23ｃ及び第１の
反対導電型領域層23ａに分割されている第１の半導体層
２３と、第１の半導体層２３の周辺部を埋める第１の絶
縁体層２４と、第１の反対導電型領域層23ａ上に形成さ
れた第２の反対導電型領域層25ｂ及び第２の一導電型領
域層23ｃ上に形成された第３の反対導電型領域層25ｃに
分割されている第２の半導体層２５と、第３の反対導電
型領域層25ｃ上に形成された一導電型の第３の半導体層
３０とを含み構成する。

Description

【発明の詳細な説明】

【０００１】（目次） ・産業上の利用分野 ・従来の技術（図９） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例 （１）第１の実施例（図１〜図４） （２）第２の実施例（図５，図６） （３）第３の実施例（図７，図８） ・発明の効果

【０００２】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、更に詳しく言えば、絶縁性基板等の上に
形成されたバイポーラトランジスタを含む半導体装置及
びその製造方法に関する。

【０００３】近年のコンピュータの高速化、高密度化に
伴い、ＣＭＯＳとバイポーラトランジスタとを同一チッ
プ内に形成すること、及び半導体素子間の絶縁分離を行
い、かつコレクタ抵抗を低減すること等が要望されてい
る。

【０００４】

【従来の技術】図９は、従来例の、ＣＭＯＳとバイポー
ラトランジスタとが同一チップ内に形成されたＢｉＣＭ
ＯＳのバイポーラトランジスタの部分の詳細について説
明する断面図である。

【０００５】図９において、２はｐ型の半導体基体１上
に形成された、隣接するＣＭＯＳ等を分離するためのｐ
⁺型の分離領域層、３は分離領域層２に隣接するｎ⁺型の
埋込み層で、後にコレクタ引出し層となる。４は分離領
域層２及び埋込み層３の上に形成されたｎ型の半導体層
で、後に、分離領域層２上の半導体層４にｐ−ウエル５
が形成されて残りの領域がｎ−ウエル４となる。以上が
半導体基板１３を構成する。

【０００６】６は埋込み層３と接続するように形成され
たｎ⁺ 型のコレクタ引出し領域層、７はｎ−ウエル４に
形成されたｐ型のベース領域層、８はベース領域層７内
に形成されたエミッタ領域層、９は絶縁膜１２のコレク
タコンタクトホール底部のコレクタ引出し領域層６と接
続するコレクタ電極、１０は絶縁膜１２のベースコンタ
クトホールの底部のベース領域層７と接続するベース電
極、１１は絶縁膜１２のエミッタコンタクトホールの底
部のエミッタ領域層８と接続するエミッタ電極である。

【０００７】

【発明が解決しようとする課題】ところで、上記のバイ
ポーラトランジスタにおいては、分離領域層２と埋込み
層３との間のｐｎ接合により、及びｎ−ウエル４とｐ−
ウエル５との間のｐｎ接合により素子間分離が行われて
いるので、比較的リーク電流が大きい。従って、半導体
装置の性能の向上に伴い、更なる絶縁性の向上が要望さ
れている。また、ｐｎ接合による素子分離では寄生素子
の動作によりラッチアップ等が生じ易く、素子を破壊す
る場合もあり、破壊強度の向上が望まれている。このよ
うな要望に対して、近年開発の目ざましいＳＯＩ基板を
用いて絶縁膜による素子間分離を行う方法が提案されて
いる。

【０００８】このようなＳＯＩ基板を用いた場合、分離
領域層を形成するためには、埋め込み層の形成された半
導体層を、張り合わせ法及び研磨等により絶縁体基板上
に形成し、更に分離領域層２及びｐ−ウエル５に相当す
る箇所の半導体層を選択的に除去して絶縁体基板に達す
る凹部を形成し、その凹部に絶縁膜を埋め込む必要があ
る。しかし、膜厚の厚い埋込み層を用いた場合、凹部の
アスペクト比が大きくなるため、絶縁膜の埋め込みが容
易に行えなくなるという問題がある。また、膜厚の薄い
埋込み層を用いた場合にはコレクタ抵抗の増大を招き、
高速化，高利得化が図れないという問題がある。

【０００９】本発明は、かかる従来技術の問題点に鑑み
て創作されたものであり、素子間分離の絶縁性の向上及
び半導体装置の破壊強度の向上を図るとともに、コレク
タ抵抗の低減が図れ、かつ容易に作成することができる
バイポーラトランジスタを含む半導体装置及びその製造
方法の提供を目的とする。

【００１０】

【課題を解決するための手段】上記課題は、第１に、絶
縁性基板上に選択的に形成され、第１の濃度を有する第
１の一導電型領域層と，前記第１の一導電型領域層の横
に隣接し、前記第１の濃度よりも低濃度の第２の濃度を
有する第２の一導電型領域層と，前記第２の一導電型領
域層の横に隣接する第１の反対導電型領域層とに分割さ
れている第１の半導体層と、前記第１の半導体層の周辺
部を埋める、前記第１の半導体層の膜厚とほぼ等しい膜
厚を有する第１の絶縁体層と、前記第１の反対導電型領
域層上に形成された第３の濃度の第２の反対導電型領域
層及び前記第２の一導電型領域層上に形成され、かつ前
記第２の反対導電型領域層の横に隣接する前記第３の濃
度よりも低濃度を有する第３の反対導電型領域層に分割
されている第２の半導体層と、前記第３の反対導電型領
域層上に該第３の反対導電型領域層と接して形成された
一導電型の第３の半導体層と、前記第１の一導電型領域
層と接続する第１の電極と、前記第２の反対導電型領域
層と接続する第２の電極と、前記第３の半導体層と接続
する第３の電極とを有する半導体装置によって達成さ
れ、第２に、前記第１の一導電型領域層はコレクタ引出
し層であり、前記第２の一導電型領域層はコレクタ層で
あり、前記第１及び第２の反対導電型領域層はそれぞれ
下部ベース引出し層及び上部ベース引出し層であり、前
記第３の反対導電型領域層はベース層であり、前記第３
の半導体層はエミッタ層であることを特徴とする第１の
発明に記載の半導体装置によって達成され、第３に、絶
縁性基板上に凸形状の一導電型の第４の半導体層を選択
的に形成する工程と、前記第４の半導体層の周辺部の凹
部を埋めて前記第４の半導体層の膜厚とほぼ等しい膜厚
を有する第２の絶縁体層を形成する工程と、前記第４の
半導体層を被覆して反対導電型の第５の半導体層を形成
する工程と、前記第４の半導体層の上方の第５の半導体
層上に帯状の第１のマスク性膜を選択的に形成する工程
と、前記第１のマスク性膜の片側の第５の半導体層を被
覆して第２のマスク性膜を形成した後、前記第１及び第
２のマスク性膜をマスクとして第５の半導体層を選択的
にエッチング・除去し、前記第１のマスク性膜の他の片
側に第４の半導体層を表出する工程と、前記第１のマス
ク性膜の片側及び他の片側の側壁に第１の絶縁膜を形成
する工程と、前記第１のマスク性膜の他の片側の第４の
半導体層を被覆して第３のマスク性膜を形成した後、前
記第１のマスク性膜，前記第３のマスク性膜及び前記第
１の絶縁膜をマスクとして前記第１のマスク性膜の片側
の第５の半導体層及び第４の半導体層に反対導電型不純
物を選択的に導入し、第４の半導体層に第４の反対導電
型領域層を，及び第５の半導体層に第５の反対導電型領
域層をそれぞれ形成するとともに、前記第５の反対導電
型領域層の横に隣接して前記第５の半導体層の第６の反
対導電型領域層を残存する工程と、前記第１のマスク性
膜の片側の第５の半導体層を被覆して第４のマスク性膜
を形成した後、前記第１のマスク性膜，前記第４のマス
ク性膜及び前記第１の絶縁膜をマスクとして前記第１の
マスク性膜の他の片側の第４の半導体層に一導電型不純
物を選択的に導入し、第３の一導電型領域層を形成する
とともに、前記第３の一導電型領域層と前記第４の反対
導電型領域層との間に第４の半導体層の第４の一導電型
領域層を残存する工程と、第２の絶縁膜を形成する工程
と、前記第１のマスク性膜が表出するように、かつ開口
端が第１の絶縁膜上にくるように前記第２の絶縁膜に第
１の開口部を形成する工程と、前記第１のマスク性膜を
選択的に除去して前記第１の開口部底部に第６の反対導
電型領域層を表出した後、該表出した第６の反対導電型
領域層と接続して一導電型の第６の半導体層を形成する
工程と、前記第３の一導電型領域層上及び第５の反対導
電型領域層上の第２の絶縁膜にそれぞれ第２及び第３の
開口部を形成する工程と、前記第２の開口部の底部の第
３の一導電型領域層，第３の開口部の底部の第５の反対
導電型領域層及び前記第６の半導体層とそれぞれ接続し
て、第４，第５及び第６の電極を形成する工程とを有す
る半導体装置の製造方法によって達成され、第４に、第
３の発明に記載の第１のマスク性膜の他の片側に第４の
半導体層を表出する工程の後、前記第１のマスク性膜の
他の片側の第４の半導体層を被覆して第５のマスク性膜
を形成した後、前記第１のマスク性膜及び前記第５のマ
スク性膜をマスクとして前記第１のマスク性膜の片側の
第４の半導体層及び第５の半導体層に反対導電型不純物
を選択的に導入し、第４の半導体層に第７の反対導電型
領域層を，及び第５の半導体層に第８の反対導電型領域
層をそれぞれ形成するとともに、前記第８の反対導電型
領域層に隣接して第５の半導体層の第９の反対導電型領
域層を残存する工程と、前記第１のマスク性膜の片側の
第５の半導体層を被覆して第６のマスク性膜を形成した
後、前記第１のマスク性膜及び前記第６のマスク性膜を
マスクとして前記第１のマスク性膜の他の片側の第４の
半導体層に一導電型不純物を選択的に導入し、第５の一
導電型領域層を形成するとともに、前記第５の一導電型
領域層と前記第７の反対導電型領域層との間に第４の半
導体層の第６の一導電型領域層を残存する工程と、前記
第１のマスク性膜の片側及び他の片側の側壁に第３の絶
縁膜を形成する工程と、第４の絶縁膜を形成する工程
と、前記第１のマスク性膜が表出するように、かつ開口
端が第３の絶縁膜上にくるように前記第４の絶縁膜に第
４の開口部を形成する工程と、前記第１のマスク性膜を
選択的に除去して前記第４の開口部底部に第９の反対導
電型領域層を表出した後、該表出した第９の反対導電型
領域層と接続して一導電型の第７の半導体層を形成する
工程と、前記第５の一導電型領域層上及び第８の反対導
電型領域層上の第４の絶縁膜にそれぞれ第５及び第６の
開口部を形成する工程と、前記第５の開口部の底部の第
５の一導電型領域層，第６の開口部の底部の第８の反対
導電型領域層及び前記第７の半導体層とそれぞれ接続し
て、第７，第８及び第９の電極を形成する工程とを有す
る半導体装置の製造方法によって達成され、第５に、前
記第３又は第５の一導電型領域層はコレクタ引出し層で
あり、前記第４又は第６の一導電型領域層はコレクタ層
であり、前記第４又は第７の反対導電型領域層は下部ベ
ース引出し層であり、及び第５又は第８の反対導電型領
域層は上部ベース引出し層であり、前記第６又は第９の
反対導電型領域層はベース層であり、前記第６又は第７
の半導体層はエミッタ層であることを特徴とする第３又
は第４の発明に記載の半導体装置の製造方法によって達
成される。

【００１１】

【作 用】本発明の半導体装置によれば、濃度の高い第
１の一導電型領域層、即ちコレクタ引出し層が第３の反
対導電型領域層、即ちベース層に接する第２の一導電型
領域層、即ちコレクタ層の横に隣接している。従って、
コレクタ抵抗を低減することができる。

【００１２】また、第１の半導体層は第２の一導電型領
域層、即ちコレクタ層と、この横に隣接する第１の一導
電型領域層、即ちコレクタ引出し層とに分割されてい
る。即ち、第１の半導体層の厚さはコレクタ層又はコレ
クタ引出し層のどちらかの厚さに等しくなるので、第１
の半導体層の厚さを必要最小限の厚さにすることができ
る。これにより、従来の縦型のバイポーラトランジスタ
を形成する場合と比較して第１の半導体層の周辺部の凹
部の段差を小さくすることができるので、この凹部に素
子分離用の第１の絶縁体層を容易に埋めることができ
る。

【００１３】更に、第１の半導体層をコレクタ層及びコ
レクタ引出し層とするバイポーラトランジスタは絶縁性
基板及び第１の絶縁体層により他の素子から分離されて
いるので、素子分離の絶縁性の向上とラッチアップ等に
よる素子破壊強度の向上を図ることができる。

【００１４】また、本発明の半導体装置の製造方法によ
れば、選択的な導電型不純物の導入により、第１のマス
ク性膜及び第１のマスク性膜の側壁の第１の絶縁膜を挟
んで、又は第１のマスク性膜を挟んで、第１のマスク性
膜の片側の第５の半導体層に第５又は第８の反対導電型
領域層、即ち上部ベース引出し層を形成し、かつ第１の
マスク性膜の片側の第４の半導体層に第４又は第７の反
対導電型領域層、即ち下部ベース引出し層を形成し、か
つ第１のマスク性膜の他の片側の第４の半導体層に第３
又は第５の一導電型領域層、即ちコレクタ引出し層を形
成している。従って、第１のマスク性膜の幅及び第１の
絶縁膜の膜厚の調整により、又は第１のマスク性膜の幅
の調整により自己整合的に下部ベース引出し層とコレク
タ引出し層との間のコレクタ層の横幅、及び上部ベース
引出し層に隣接するベース層の横幅を調整することがで
きる。

【００１５】更に、第１又は第３の絶縁膜に囲まれた第
１のマスク性膜の除去跡に第６の半導体層又は第７の半
導体層、即ちエミッタ層を形成している。従って、第１
のマスク性膜の幅の調整によりエミッタ面積を自己整合
的に調整することができる。

【００１６】従って、高速化，高密度化されたバイポー
ラトランジスタの作成が容易になる。

【００１７】

【実施例】（１）第１の実施例 図１（ａ）〜（ｄ），図２（ｅ）〜（ｇ），図３（ｈ）
〜（ｊ），図４（ｋ），（ｌ）は、本発明の第１の実施
例のバイポーラトランジスタを含む半導体装置の製造方
法について説明する断面図である。

【００１８】図１（ａ）は、第１の半導体層、及び第１
の半導体層の周囲の凹部を埋めて第１の絶縁体層が形成
された後の状態を示す断面図で、図中２１はシリコンか
らなる半導体基体、２２は半導体基体２１上の膜厚約３
μｍのSiO₂膜からなる絶縁体で、以上が絶縁性基板を構
成する。２３は絶縁体２２上に選択的に形成された膜厚
約１μｍ，縦約４μｍ，横約５μｍの単結晶シリコン膜
からなる第１の半導体層（第４の半導体層）で、例え
ば、良く知られた張り合わせ法と研磨法とにより作成す
る。２４は第１の半導体層２２の周囲の凹部を埋めて形
成された膜厚約１μｍのSiO₂膜からなる第１の絶縁体層
（第２の絶縁体層）で、例えば、良く知られたＣＶＤ法
による膜形成と研磨法とにより作成する。

【００１９】以上がＳＯＩ基板を構成する。このような
状態で、まず、図１（ｂ）に示すように、全面に膜厚約
０．１μｍのｐ型のシリコン膜からなる第２の半導体層
（第５の半導体層）２５をＣＶＤ法により形成する。

【００２０】次に、第２の半導体層２５上に帯状の膜厚
約０．２μｍのSiO₂膜を形成した後、パターニングし
て、第１の半導体層２３の上方のエミッタ層を形成すべ
き領域に幅約０．５μｍ、長さ約３μｍの帯状の第１の
マスク性膜２６を形成する（図１（ｃ））。

【００２１】次いで、第１のマスク性膜２６の片側であ
って、第１の半導体層２３上の第２の半導体層２５を被
覆してレジスト膜（第２のマスク性膜）２７を形成した
後、第１のマスク性膜２６及びレジスト膜２７をマスク
として第２の半導体層２５を選択的にエッチング・除去
し、第１のマスク性膜２６の他の片側に第１の半導体層
２３を表出するとともに、第１のマスク性膜２６の片側
であって、第１の半導体層２３上に第２の半導体層25ａ
を残存する（図１（ｄ））。

【００２２】次に、ＣＶＤ法により膜厚約０．２μｍの
Si₃N₄ 膜を形成した後、Si₃N₄ 膜を異方性エッチング
し、第１のマスク性膜２６の片側及び他の片側の側壁に
第１の絶縁膜２８を形成する（図２（ｅ））。

【００２３】次いで、第１のマスク性膜２６の他の片側
の第１の半導体層２３を被覆してレジスト膜（第３のマ
スク性膜）１４を形成した後、第１のマスク性膜２６，
レジスト膜１４及び第１の絶縁膜２８をマスクとして第
１のマスク性膜２６の片側の第２の半導体層25ａ及び第
１の半導体層２３にｐ型不純物としてのボロンを選択的
に導入し、第１の半導体層２３に下部ベース引出し層
（第１の反対導電型領域層；第４の反対導電型領域層）
23ａを，及び第２の半導体層25ａに上部ベース引出し層
（第２の反対導電型領域層；第５の反対導電型領域層）
25ｂをそれぞれ形成するとともに、上部ベース引出し層
25ｂの横に隣接して第２の半導体層25ａのベース層（第
３の反対導電型領域層；第６の反対導電型領域層）25ｃ
を残存する（図２（ｆ））。

【００２４】次に、第１のマスク性膜２６の片側の第１
及び第２の半導体層２３，25ａを被覆してレジスト膜
（第４のマスク性膜）１５を形成した後、第１のマスク
性膜２６，レジスト膜１５及び第１の絶縁膜２８をマス
クとして第１のマスク性膜２６の他の片側の第１の半導
体層２３にｎ型不純物としてのリンを選択的に導入し、
ｎ⁺ 型のコレクタ引出し層（第１の一導電型領域層；第
３の一導電型領域層）23ｂを形成するとともに、コレク
タ引出し層23ｂと下部ベース引出し層23ａとの間に第１
の半導体層２３のｎ型のコレクタ層（第２の一導電型領
域層；第４の一導電型領域層）23ｃを残存する（図２
（ｇ））。

【００２５】次いで、膜厚約０．３μｍのSiO₂膜からな
る第２の絶縁膜２９を全面に形成する（図３（ｈ））。
次に、第１のマスク性膜２６が表出するように、かつ開
口端が第１の絶縁膜２８上にくるように第２の絶縁膜２
９に第１の開口部３０を形成するした後、第１のマスク
性膜２６を選択的に除去してベース層25ｃを表出する
（図３（ｉ））。

【００２６】次いで、第１の開口部３０の底部に表出し
たベース層25ｃと接続してｎ型のシリコン膜からなるエ
ミッタ層（第３の半導体層；第６の半導体層）３１を形
成する。これにより、エミッタ層３１とベース層25ｃと
の界面でエミッタ／ベース接合が形成される（図３
（ｊ））。

【００２７】次に、コレクタ引出し層23ｂ上及び上部ベ
ース引出し層25ｂ上の第２の絶縁膜２９にそれぞれコレ
クタコンタクトホール（第２の開口部）３２及びベース
コンタクトホール（第３の開口部）３３を形成する。

【００２８】次いで、コレクタコンタクトホール３２の
底部のコレクタ引出し層23ｂ，ベースコンタクトホール
３３の底部の上部ベース引出し層25ｂ及びエミッタ層３
１とそれぞれ接続して、コレクタ電極（第１の電極）３
４，ベース電極（第２の電極）３５及びエミッタ電極
（第３の電極）３６を形成すると、バイポーラトランジ
スタが完成する（図４（ｋ），（ｌ）））。

【００２９】以上のようにして作成された、本発明の第
１の実施例のバイポーラトランジスタによれば、導電型
不純物が導入されて濃度が高くなっているコレクタ引出
し層23ｂがベース層25ｃに接するコレクタ層23ｃの横に
隣接している。従って、コレクタ抵抗を低減することが
できる。

【００３０】また、第１の半導体層２３はコレクタ層23
ｃと、この横に隣接するコレクタ引出し層23ｂとに分割
されている。即ち、第１の半導体層２３の厚さはコレク
タ層23ｃ又はコレクタ引出し層23ｂのどちらかの厚さに
等しくなるので、第１の半導体層２３の厚さを必要最小
限の厚さにすることができる。これにより、従来の縦型
のバイポーラトランジスタを形成する場合と比較して第
１の半導体層２３の周辺部の凹部の段差を小さくするこ
とができるので、この凹部に素子分離用の第１の絶縁体
層２４を容易に埋めることができる。

【００３１】更に、第１の半導体層２３をコレクタ層23
ｃ及びコレクタ引出し層23ｂとするバイポーラトランジ
スタは絶縁性基板及び第１の絶縁体層２４により他の素
子から分離されているので、素子分離の絶縁性の向上と
ラッチアップ等による素子破壊強度の向上を図ることが
できる。

【００３２】また、本発明の第１の実施例のバイポーラ
トランジスタの製造方法によれば、選択的な導電型不純
物の導入により、第１のマスク性膜２６及び側壁の第１
の絶縁膜２８を挟んで、第１のマスク性膜２６の片側の
第２の半導体層25ａに上部ベース引出し層25ｂを形成
し、かつ第１のマスク性膜２６の片側の第１の半導体層
２３に下部ベース引出し層23ａを形成し、かつ第１のマ
スク性膜２６の他の片側の第１の半導体層２３にコレク
タ引出し層23ｂを形成している。従って、第１のマスク
性膜２６の幅及び第１の絶縁膜２８の膜厚の調整によ
り、自己整合的にベース層25ｃ及びコレクタ層23ｃの横
幅を調整することができる。

【００３３】更に、側壁の第１の絶縁膜２８に囲まれた
第１のマスク性膜２６の除去跡にエミッタ層３１を形成
している。従って、第１のマスク性膜２６の幅の調整に
よりエミッタ面積を自己整合的に調整することができ
る。

【００３４】以上のように、高速化，高密度化されたバ
イポーラトランジスタの作成が容易になる。 （２）第２の実施例 図５（ａ）〜（ｃ），図６（ｄ），（ｅ）は、本発明の
第２の実施例のバイポーラトランジスタを含む半導体装
置の製造方法について説明する断面図である。

【００３５】第２の実施例において、第１の実施例と異
なるところは、第１の実施例では、第１のマスク性膜２
６の側壁に第１の絶縁膜２８を形成した後に、コレクタ
引出し層23ｂ，下部ベース引出し層23ａ及び上部ベース
引出し層25ｂを形成しているが、第２の実施例では、工
程を入替えて、第１のマスク性膜２６を挟んで下部及び
上部ベース引出し層，コレクタ引出し層を形成した後、
第１のマスク性膜２６の側壁に第３の絶縁膜28ａを形成
していることである。

【００３６】次に、第２の実施例の詳細について説明す
る。即ち、第１のマスク性膜２６の他の片側に第１の半
導体層２３を表出した後、第１のマスク性膜２６をマス
クとして第１のマスク性膜２６の片側の第４及び第５の
半導体層２３，25ａにｐ型の不純物を導入して第４の半
導体層２３に下部ベース引出し層（第７の反対導電型領
域層）23ｄを形成し、第５の半導体層25ａに上部ベース
引出し層（第８の反対導電型領域層）25ｄを形成すると
ともに、上部ベース引出し層25ｄの横に隣接してベース
層（第９の反対導電型領域層）25ｅを残存する（図６
（ａ））。

【００３７】次いで、第１のマスク性膜２６をマスクと
して第１のマスク性膜２６の他の片側にｎ型の不純物を
導入してコレクタ引出し層（第５の一導電型領域層）23
ｅを形成するとともに、コレクタ引出し層23ｅと下部ベ
ース引出し層23ｄとに挟まれたコレクタ層（第６の一導
電型領域層）23ｆを残存する（図６（ｂ））。

【００３８】その後、異方性エッチングにより第１のマ
スク性膜２６の側壁に第３の絶縁膜28ａを形成した（図
６（ｃ））後、第１の実施例と同様な工程を経て、バイ
ポーラトランジスタが完成する（図６（ｄ），
（ｅ））。なお、図中符号30ａは第３の絶縁膜28ａに囲
まれた第１のマスク性膜２６の除去跡の第４の開口部、
31ａはエミッタ層31となるｎ型のシリコン膜からなる第
７の半導体層、32ａはコレクタ引出し層23ｅ上の第４の
絶縁膜29ａに形成されたコレクタコンタクトホール（第
５の開口部）、33ａは上部ベース引出し層25ｄ上の第４
の絶縁膜29ａに形成されたベースコンタクトホール（第
６の開口部）、34ａはコレクタコンタクトホール32ａ底
部のコレクタ引出し層23ｅと接続するコレクタ電極（第
４の電極）、35ａはベースコンタクトホール33ａ底部の
上部ベース引出し層25ｄと接続するベース電極（第５の
電極）、36ａはエミッタ層31と接続するエミッタ電極で
ある。

【００３９】以上のような第２の実施例によれば、選択
的に導電型不純物を導入することにより、第１のマスク
性膜２６を挟んで、第１のマスク性膜２６の片側の第５
の半導体層25ａに上部ベース引出し層25ｄを形成し、か
つ第１のマスク性膜２６の片側の第４の半導体層２３に
下部ベース引出し層23ｄを形成し、かつ第１のマスク性
膜２６の他の片側の第４の半導体層２３にコレクタ引出
し層23ｅを形成している。従って、第１のマスク性膜２
６の幅の調整により、自己整合的にコレクタ層23ｆ及び
ベース層25ｅの横幅を調整することができる。しかも、
第１の実施例と異なり、下部及び上部ベース引出し層23
ｄ，25ｄ，コレクタ引出し層23ｅを形成する際、第３の
絶縁膜28ｂが第１のマスク性膜２６の側壁に形成されて
いないので、第１の実施例のバイポーラトランジスタよ
りも更に小さいエミッタ／ベース接合面積を有するベー
ス層25ｅ，及びベース層25ｅからコレクタ引出し層23ｅ
までの距離が短いコレクタ層23ｆを形成することができ
る。

【００４０】（３）第３の実施例 図７（ａ）〜（ｃ），図８（ｄ）〜（ｆ）は、本発明の
第３の実施例のバイポーラトランジスタを含む半導体装
置の製造方法について説明する断面図である。

【００４１】図７（ａ）は、第１の半導体層、及び第１
の半導体層の周囲の凹部を埋めて第１の絶縁体層が形成
された後の状態を示す断面図で、図中符号については図
１（ａ）と同じ符号で示すものは図１（ａ）と同じもの
を示す。

【００４２】このような状態で、まず、第１の半導体層
２３上に帯状の膜厚約０．２μｍのSiO₂膜を形成した
後、パターニングして、第１の半導体層２３の上方のエ
ミッタ層を形成すべき領域に幅約０．５μｍ、長さ約３
μｍの帯状の第１のマスク性膜26ａを形成する。

【００４３】次いで、ＣＶＤ法により膜厚約０．２μｍ
のSi₃N₄ 膜を形成した後、Si₃N₄ 膜を異方性エッチング
し、第１のマスク性膜26ａの片側及び他の片側の側壁に
第１の絶縁膜28ｂを形成する（図７（ｂ））。

【００４４】次いで、第１のマスク性膜26ｂの他の片側
の第１の半導体層２３を被覆してレジスト膜14ｂを形成
した後、第１のマスク性膜26ａ，レジスト膜14ｂ及び第
１の絶縁膜28ｂをマスクとして第１のマスク性膜26ａの
片側の第１の半導体層２３にｐ型不純物としてのボロン
を選択的に導入し、第１の半導体層２３にベース引出し
層（第１の反対導電型領域層／第２の反対導電型領域
層）23ｇを形成する（図７（ｃ））。

【００４５】次に、第１のマスク性膜26ａの片側の第１
の半導体層２３を被覆してレジスト膜15ｂを形成した
後、第１のマスク性膜26ａ，レジスト膜15ｂ及び第１の
絶縁膜28ｂをマスクとして第１のマスク性膜26ａの他の
片側の第１の半導体層２３にｎ型不純物としてのリンを
選択的に導入し、ｎ⁺ 型のコレクタ引出し層（第１の一
導電型領域層）23ｈを形成するとともに、コレクタ引出
し層23ｈとベース引出し層23ｇとの間に第１の半導体層
２３のｎ型のコレクタ層（第２の一導電型領域層）23ｉ
を残存する（図８（ｄ））。

【００４６】次いで、第１のマスク性膜26ａが表出する
ように、かつ開口端が第１の絶縁膜28ｂ上にくるように
レジスト膜３７の開口部を形成した後、第１のマスク性
膜26ａを選択的に除去し、第１の開口部30ｂを形成す
る。続いて、第１の開口部30ｂのコレクタ層23ｉにｐ型
不純物としてのボロンを選択的に導入し、ベース層（第
３の反対導電型領域層）23ｊを形成する（図８
（ｅ））。

【００４７】次に、膜厚約０．３μｍのSiO₂膜からなる
第２の絶縁膜29ｂを全面に形成する。続いて、第２の絶
縁膜29ｂをパターニングし、第１の開口部30ｂを再形成
した後、第１の開口部30ｂの底部に表出したベース層23
ｊと接続してｎ型のシリコン膜からなるエミッタ層（第
３の半導体層）31ｂを形成する。これにより、エミッタ
層31ｂとベース層23ｊとの界面でエミッタ／ベース接合
が形成される。

【００４８】次に、コレクタ引出し層23ｈ上及びベース
引出し層23ｇ上の第２の絶縁膜２９にそれぞれコレクタ
コンタクトホール（第２の開口部）32ｂ及びベースコン
タクトホール（第３の開口部）33ｂを形成する。

【００４９】次いで、コレクタコンタクトホール32ｂの
底部のコレクタ引出し層23ｈ，ベースコンタクトホール
33ｂの底部のベース引出し層23ｇ及びエミッタ層31ｂと
それぞれ接続して、コレクタ電極（第１の電極）34ｂ，
ベース電極（第２の電極）35ｂ及びエミッタ電極（第３
の電極）36ｂを形成すると、バイポーラトランジスタが
完成する（図８（ｆ））。

【００５０】以上のようにして作成された、本発明の第
３の実施例のバイポーラトランジスタによれば、導電型
不純物が導入されて濃度が高くなっているコレクタ引出
し層23ｈがベース層23ｇに接するコレクタ層23ｉの横に
隣接している。従って、コレクタ抵抗を低減することが
できる。

【００５１】また、第１の半導体層２３はコレクタ層23
ｉと、この横に隣接するコレクタ引出し層23ｈと，ベー
ス引出し層23ｇとに分割されている。即ち、第１の半導
体層２３の厚さはコレクタ層23ｉ，コレクタ引出し層23
ｈ又はベース引出し層23ｇのいずれかの厚さに等しくな
るので、第１の半導体層２３の厚さを必要最小限の厚さ
にすることができる。これにより、従来の縦型のバイポ
ーラトランジスタを形成する場合と比較して第１の半導
体層２３の周辺部の凹部の段差を小さくすることができ
るので、この凹部に素子分離用の第１の絶縁体層２４を
容易に埋めることができる。

【００５２】更に、第１の半導体層２３をコレクタ層23
ｊ及びコレクタ引出し層23ｈとするバイポーラトランジ
スタは絶縁性基板及び第１の絶縁体層２４により他の素
子から分離されているので、素子分離の絶縁性の向上と
ラッチアップ等による素子破壊強度の向上を図ることが
できる。

【００５３】また、本発明の第３の実施例のバイポーラ
トランジスタの製造方法によれば、選択的な導電型不純
物の導入により、第１のマスク性膜26ａ及び側壁の第１
の絶縁膜28ｂを挟んで、第１のマスク性膜26ａの片側の
第１の半導体層２３にベース引出し層23ｇを形成し、か
つ第１のマスク性膜26ａの他の片側の第１の半導体層２
３にコレクタ引出し層23ｈを形成している。従って、第
１のマスク性膜26ａの幅及び第１の絶縁膜28ｂの膜厚の
調整により、自己整合的にベース層23ｊ及びコレクタ層
23ｉの横幅を調整することができる。

【００５４】更に、側壁の第１の絶縁膜28ｂに囲まれた
第１のマスク性膜26ａの除去跡にエミッタ層31ｂを形成
している。従って、第１のマスク性膜26ａの幅の調整に
よりエミッタ面積を自己整合的に調整することができ
る。

【００５５】以上のように、高速化，高密度化されたバ
イポーラトランジスタの作成が容易になる。

【００５６】

【発明の効果】以上のように、本発明の半導体装置によ
れば、濃度の高い第１の一導電型領域層、即ちコレクタ
引出し層が第３の反対導電型領域層、即ちベース層に接
する第２の一導電型領域層、即ちコレクタ層の横に隣接
している。従って、コレクタ抵抗を低減することができ
る。

【００５７】また、第１の半導体層は第２の一導電型領
域層、即ちコレクタ層と、この横に隣接する第１の一導
電型領域層、即ちコレクタ引出し層とに分割されている
ので、第１の半導体層の厚さをコレクタ層又はコレクタ
引出し層に相当する必要最小限の厚さにすることができ
る。これにより、第１の半導体層の周囲の凹部に素子分
離用の第１の絶縁体層を容易に埋めることができる。

【００５８】更に、第１の半導体層をコレクタ層及びコ
レクタ引出し層とするバイポーラトランジスタは他の素
子から絶縁体により分離されているので、素子分離の絶
縁性の向上とラッチアップ等による素子破壊強度の向上
を図ることができる。

【００５９】また、本発明の半導体装置の製造方法によ
れば、選択的な導電型不純物の導入により、第１のマス
ク性膜及び側壁の第１の絶縁膜を挟んで、又は第１のマ
スク性膜を挟んで、第５又は第７の反対導電型領域層、
即ち下部ベース引出し層を形成し、第８の反対導電型領
域層、即ち上部ベース引出し層を形成し、かつ第３又は
第５の一導電型領域層、即ちコレクタ引出し層を形成し
ている。従って、自己整合的に下部ベース引出し層とコ
レクタ引出し層との間のコレクタ層の横幅及び上部ベー
ス引出し層に隣接するベース層の横幅を調整することが
できる。

【００６０】更に、第１又は第３の絶縁膜に囲まれた第
１のマスク性膜の除去跡に第６又は第７の半導体層、即
ちエミッタ層を形成している。従って、エミッタ面積を
自己整合的に調整することができる。

【００６１】以上のように、本発明の半導体装置の製造
方法によれば、高密度化されたバイポーラトランジスタ
の作成が容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のバイポーラトランジス
タの製造方法について説明する図（その１）である。

【図２】本発明の第１の実施例のバイポーラトランジス
タの製造方法について説明する図（その２）である。

【図３】本発明の第１の実施例のバイポーラトランジス
タの製造方法について説明する図（その３）である。

【図４】本発明の第１の実施例のバイポーラトランジス
タの製造方法について説明する図（その４）である。

【図５】本発明の第２の実施例のバイポーラトランジス
タの製造方法について説明する図（その１）である。

【図６】本発明の第２の実施例のバイポーラトランジス
タの製造方法について説明する図（その２）である。

【図７】本発明の第３の実施例のバイポーラトランジス
タの製造方法について説明する断面図（その１）であ
る。

【図８】本発明の第３の実施例のバイポーラトランジス
タの製造方法について説明する断面図（その２）であ
る。

【図９】従来例のＢｉ−ＣＭＯＳのバイポーラトランジ
スタの詳細について説明する断面図である。

【符号の説明】

１４ レジスト膜（第３のマスク性膜）、 １５ レジスト膜（第４のマスク性膜） 14ａ レジスト膜（第５のマスク性膜）、 15ａ レジスト膜（第６のマスク性膜） 14ｂ，15ｂ，３７ レジスト膜、 ２１ 半導体基体、 ２２ 絶縁体、 ２３ 第１の半導体層（第４の半導体層）、 23ａ 下部ベース引出し層（第１の反対導電型領域層；
第４の反対導電型領域層）、 23ｂ コレクタ引出し層（第１の一導電型領域層；第３
の一導電型領域層）、 23ｃ コレクタ層（第２の一導電型領域層；第４の一導
電型領域層）、 23ｄ 下部ベース引出し層（第７の反対導電型領域
層）、 23ｅ コレクタ引出し層（第５の一導電型領域層）、 23ｆ コレクタ層（第６の一導電型領域層）、 23ｇ ベース引出し層（第１の反対導電型領域層／第２
の反対導電型領域層）、 23ｈ コレクタ引出し層（第１の一導電型領域層）、 23ｉ コレクタ層（第２の一導電型領域層）、 23ｊ ベース層（第３の反対導電型領域層）、 ２４ 第１の絶縁体層（第２の絶縁体層）、 ２５，25ａ 第２の半導体層（第５の半導体層）、 25ｂ 上部ベース引出し層（第２の反対導電型領域層；
第５の反対導電型領域層）、 25ｃ ベース層（第３の反対導電型領域層；第６の反対
導電型領域層）、 25ｄ 上部ベース引出し層（第８の反対導電型領域
層）、 25ｅ ベース層（第９の反対導電型領域層）、 ２６，26ａ 第１のマスク性膜、 ２７ レジスト膜（第２のマスク性膜）、 ２８，28ｂ 第１の絶縁膜、 28ａ 第３の絶縁膜、 ２９，29ｂ 第２の絶縁膜、 29ａ 第４の絶縁膜、 ３０，30ｂ 第１の開口部、 30ａ 第４の開口部、 ３１，31ｂ エミッタ層（第３の半導体層；第６の半導
体層）、 31ａ エミッタ層（第７の半導体層）、 ３２，32ｂ コレクタコンタクトホール（第２の開口
部）、 32ａ コレクタコンタクトホール（第５の開口部）、 ３３，33ｂ ベースコンタクトホール（第３の開口
部）、 33ａ ベースコンタクトホール（第６の開口部）、 ３４，34ｂ コレクタ電極（第１の電極）、 34ａ コレクタ電極（第４の電極）、 ３５，35ｂ ベース電極（第２の電極）、 35ａ ベース電極（第５の電極）、 ３６，36ｂ エミッタ電極（第３の電極）、 36ａ エミッタ電極（第６の電極）。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に選択的に形成され、第１
   の濃度を有する第１の一導電型領域層と，前記第１の一
   導電型領域層の横に隣接し、前記第１の濃度よりも低濃
   度の第２の濃度を有する第２の一導電型領域層と，前記
   第２の一導電型領域層の横に隣接する第１の反対導電型
   領域層とに分割されている第１の半導体層と、 前記第１の半導体層の周辺部を埋める、前記第１の半導
   体層の膜厚とほぼ等しい膜厚を有する第１の絶縁体層
   と、 前記第１の反対導電型領域層上に形成された第３の濃度
   の第２の反対導電型領域層及び前記第２の一導電型領域
   層上に形成され、かつ前記第２の反対導電型領域層の横
   に隣接する前記第３の濃度よりも低濃度を有する第３の
   反対導電型領域層に分割されている第２の半導体層と、 前記第３の反対導電型領域層上に該第３の反対導電型領
   域層と接して形成された一導電型の第３の半導体層と、 前記第１の一導電型領域層と接続する第１の電極と、 前記第２の反対導電型領域層と接続する第２の電極と、 前記第３の半導体層と接続する第３の電極とを有する半
   導体装置。
2. 【請求項２】 前記第１の一導電型領域層はコレクタ引
   出し層であり、前記第２の一導電型領域層はコレクタ層
   であり、前記第１及び第２の反対導電型領域層はそれぞ
   れ下部ベース引出し層及び上部ベース引出し層であり、
   前記第３の反対導電型領域層はベース層であり、前記第
   ３の半導体層はエミッタ層であることを特徴とする請求
   項１記載の半導体装置。
3. 【請求項３】 絶縁性基板上に凸形状の一導電型の第４
   の半導体層を選択的に形成する工程と、 前記第４の半導体層の周辺部の凹部を埋めて前記第４の
   半導体層の膜厚とほぼ等しい膜厚を有する第２の絶縁体
   層を形成する工程と、 前記第４の半導体層を被覆して反対導電型の第５の半導
   体層を形成する工程と、 前記第４の半導体層の上方の第５の半導体層上に帯状の
   第１のマスク性膜を選択的に形成する工程と、 前記第１のマスク性膜の片側の第５の半導体層を被覆し
   て第２のマスク性膜を形成した後、前記第１及び第２の
   マスク性膜をマスクとして第５の半導体層を選択的にエ
   ッチング・除去し、前記第１のマスク性膜の他の片側に
   第４の半導体層を表出する工程と、 前記第１のマスク性膜の片側及び他の片側の側壁に第１
   の絶縁膜を形成する工程と、 前記第１のマスク性膜の他の片側の第４の半導体層を被
   覆して第３のマスク性膜を形成した後、前記第１のマス
   ク性膜，前記第３のマスク性膜及び前記第１の絶縁膜を
   マスクとして前記第１のマスク性膜の片側の第５の半導
   体層及び第４の半導体層に反対導電型不純物を選択的に
   導入し、第４の半導体層に第４の反対導電型領域層を，
   及び第５の半導体層に第５の反対導電型領域層をそれぞ
   れ形成するとともに、前記第５の反対導電型領域層の横
   に隣接して前記第５の半導体層の第６の反対導電型領域
   層を残存する工程と、 前記第１のマスク性膜の片側の第５の半導体層を被覆し
   て第４のマスク性膜を形成した後、前記第１のマスク性
   膜，前記第４のマスク性膜及び前記第１の絶縁膜をマス
   クとして前記第１のマスク性膜の他の片側の第４の半導
   体層に一導電型不純物を選択的に導入し、第３の一導電
   型領域層を形成するとともに、前記第３の一導電型領域
   層と前記第４の反対導電型領域層との間に第４の半導体
   層の第４の一導電型領域層を残存する工程と、 第２の絶縁膜を形成する工程と、 前記第１のマスク性膜が表出するように、かつ開口端が
   第１の絶縁膜上にくるように前記第２の絶縁膜に第１の
   開口部を形成する工程と、 前記第１のマスク性膜を選択的に除去して前記第１の開
   口部底部に第６の反対導電型領域層を表出した後、該表
   出した第６の反対導電型領域層と接続して一導電型の第
   ６の半導体層を形成する工程と、 前記第３の一導電型領域層上及び第５の反対導電型領域
   層上の第２の絶縁膜にそれぞれ第２及び第３の開口部を
   形成する工程と、 前記第２の開口部の底部の第３の一導電型領域層，第３
   の開口部の底部の第５の反対導電型領域層及び前記第６
   の半導体層とそれぞれ接続して、第４，第５及び第６の
   電極を形成する工程とを有する半導体装置の製造方法。
4. 【請求項４】 請求項３記載の第１のマスク性膜の他の
   片側に第４の半導体層を表出する工程の後、前記第１の
   マスク性膜の他の片側の第４の半導体層を被覆して第５
   のマスク性膜を形成した後、前記第１のマスク性膜及び
   前記第５のマスク性膜をマスクとして前記第１のマスク
   性膜の片側の第４の半導体層及び第５の半導体層に反対
   導電型不純物を選択的に導入し、第４の半導体層に第７
   の反対導電型領域層を，及び第５の半導体層に第８の反
   対導電型領域層をそれぞれ形成するとともに、前記第８
   の反対導電型領域層に隣接して第５の半導体層の第９の
   反対導電型領域層を残存する工程と、 前記第１のマスク性膜の片側の第５の半導体層を被覆し
   て第６のマスク性膜を形成した後、前記第１のマスク性
   膜及び前記第６のマスク性膜をマスクとして前記第１の
   マスク性膜の他の片側の第４の半導体層に一導電型不純
   物を選択的に導入し、第５の一導電型領域層を形成する
   とともに、前記第５の一導電型領域層と前記第７の反対
   導電型領域層との間に第４の半導体層の第６の一導電型
   領域層を残存する工程と、 前記第１のマスク性膜の片側及び他の片側の側壁に第３
   の絶縁膜を形成する工程と、 第４の絶縁膜を形成する工程と、 前記第１のマスク性膜が表出するように、かつ開口端が
   第３の絶縁膜上にくるように前記第４の絶縁膜に第４の
   開口部を形成する工程と、 前記第１のマスク性膜を選択的に除去して前記第４の開
   口部底部に第９の反対導電型領域層を表出した後、該表
   出した第９の反対導電型領域層と接続して一導電型の第
   ７の半導体層を形成する工程と、 前記第５の一導電型領域層上及び第８の反対導電型領域
   層上の第４の絶縁膜にそれぞれ第５及び第６の開口部を
   形成する工程と、 前記第５の開口部の底部の第５の一導電型領域層，第６
   の開口部の底部の第８の反対導電型領域層及び前記第７
   の半導体層とそれぞれ接続して、第７，第８及び第９の
   電極を形成する工程とを有する半導体装置の製造方法。
5. 【請求項５】 前記第３又は第５の一導電型領域層はコ
   レクタ引出し層であり、前記第４又は第６の一導電型領
   域層はコレクタ層であり、前記第４又は第７の反対導電
   型領域層は下部ベース引出し層であり、及び第５又は第
   ８の反対導電型領域層は上部ベース引出し層であり、前
   記第６又は第９の反対導電型領域層はベース層であり、
   前記第６又は第７の半導体層はエミッタ層であることを
   特徴とする請求項３又は請求項４記載の半導体装置の製
   造方法。