JPH09129763A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09129763A JPH09129763A JP28406295A JP28406295A JPH09129763A JP H09129763 A JPH09129763 A JP H09129763A JP 28406295 A JP28406295 A JP 28406295A JP 28406295 A JP28406295 A JP 28406295A JP H09129763 A JPH09129763 A JP H09129763A
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Abstract
(57)【要約】
【課題】 高周波バイポーラ素子とＭＯＳ素子とを共存
した集積回路において、ＣＭＯＳ部分を分離溝で分離す
ることによりラッチアップを防止する。 【解決手段】 基板２５表面にＮ＋埋め込み層２６とＰ
＋埋め込み層２７を形成する。基板２５の上のエピタキ
シャル層を分離溝２８で分離して複数の島領域２１を形
成する。Ｐ−ＭＯＳ２２とＮ−ＭＯＳ２３との間も分離
溝２８で分離し、各々を専用の島領域２１に形成する。
した集積回路において、ＣＭＯＳ部分を分離溝で分離す
ることによりラッチアップを防止する。 【解決手段】 基板２５表面にＮ＋埋め込み層２６とＰ
＋埋め込み層２７を形成する。基板２５の上のエピタキ
シャル層を分離溝２８で分離して複数の島領域２１を形
成する。Ｐ−ＭＯＳ２２とＮ−ＭＯＳ２３との間も分離
溝２８で分離し、各々を専用の島領域２１に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ素子と
ＭＯＳ素子とを共存した半導体集積回路の、特にＭＯＳ
素子のラッチアップ防止に関する。
ＭＯＳ素子とを共存した半導体集積回路の、特にＭＯＳ
素子のラッチアップ防止に関する。
【０００２】
【従来の技術】図７に従来のＢｉ−ＣＭＯＳ集積回路の
一例を示す。同図の装置は、各島領域１にＰチャンネル
型ＭＯＳ（以下Ｐ−ＭＯＳと称する）２、Ｎチャンネル
型ＭＯＳ（以下Ｎ−ＭＯＳと称する）３、ＮＰＮトラン
ジスタ４、を集積化したものである。５はＰ型の半導体
基板、６はＮ＋型の埋め込み層、７はＰ＋型の埋め込み
層、８はＰ＋型の分離領域、９はＬＯＣＯＳ酸化膜、１
０はＮＰＮトランジスタ４のＰ型のベース領域、１１は
ＮＰＮトランジスタ４のＮ＋型のエミッタ領域、１２は
ＮＰＮトランジスタ４のＮ＋型のコレクタコンタクト領
域、１３はＰ−ＭＯＳ２のＮ＋型のソース・ドレイン領
域、１４はＮーＭＯＳのＰ型のウェル領域、１５はＰ−
ＭＯＳのＰ＋型のソース・ドレイン領域、１６はゲート
電極である（例えば、特開昭５７ー１１８６６３号）。
一例を示す。同図の装置は、各島領域１にＰチャンネル
型ＭＯＳ（以下Ｐ−ＭＯＳと称する）２、Ｎチャンネル
型ＭＯＳ（以下Ｎ−ＭＯＳと称する）３、ＮＰＮトラン
ジスタ４、を集積化したものである。５はＰ型の半導体
基板、６はＮ＋型の埋め込み層、７はＰ＋型の埋め込み
層、８はＰ＋型の分離領域、９はＬＯＣＯＳ酸化膜、１
０はＮＰＮトランジスタ４のＰ型のベース領域、１１は
ＮＰＮトランジスタ４のＮ＋型のエミッタ領域、１２は
ＮＰＮトランジスタ４のＮ＋型のコレクタコンタクト領
域、１３はＰ−ＭＯＳ２のＮ＋型のソース・ドレイン領
域、１４はＮーＭＯＳのＰ型のウェル領域、１５はＰ−
ＭＯＳのＰ＋型のソース・ドレイン領域、１６はゲート
電極である（例えば、特開昭５７ー１１８６６３号）。
【０００３】Ｐ−ＭＯＳ２とＮ−ＭＯＳ３とは同じ島領
域１内に各々多数個作り込まれ、Ｐ−ＭＯＳ２は島領域
１のＮ型層をバックゲートとし、Ｎ−ＭＯＳ３はＰウェ
ル領域１４をバックゲートとして各々動作する。バック
ゲートには各々ＶＣＣ電位とＧＮＤ電位が印可される。
例えばＮ−ＭＯＳ３では、複数のＮーＭＯＳ３が形成さ
れたウェル領域１４の一部にＰ＋コンタクト領域を配置
し、アルミ電極によってＧＮＤ電位を印可するものであ
る。また島領域１のＮ型層にはＮ＋コンタクト領域を介
して前記バックゲート用のＶＣＣ電位が印可されてい
る。なお、ＭＯＳ部分のＮ＋型埋め込み層６とＰ＋型の
埋め込み層７は前記バックゲート電位の抵抗を低下させ
る目的で設けている。
域１内に各々多数個作り込まれ、Ｐ−ＭＯＳ２は島領域
１のＮ型層をバックゲートとし、Ｎ−ＭＯＳ３はＰウェ
ル領域１４をバックゲートとして各々動作する。バック
ゲートには各々ＶＣＣ電位とＧＮＤ電位が印可される。
例えばＮ−ＭＯＳ３では、複数のＮーＭＯＳ３が形成さ
れたウェル領域１４の一部にＰ＋コンタクト領域を配置
し、アルミ電極によってＧＮＤ電位を印可するものであ
る。また島領域１のＮ型層にはＮ＋コンタクト領域を介
して前記バックゲート用のＶＣＣ電位が印可されてい
る。なお、ＭＯＳ部分のＮ＋型埋め込み層６とＰ＋型の
埋め込み層７は前記バックゲート電位の抵抗を低下させ
る目的で設けている。
【０００４】ところで、ＣＭＯＳ集積回路を構成する場
合に避けて通れないのがラッチアップ現象である。つま
りＰ＋ソース・ドレイン領域１３のＰ、島領域１のＮ、
Ｐウェル領域１４のＰ、およびＮ＋ソース・ドレイン領
域１５のＮからなる寄生のＰＮＰＮサイリスタが何らか
のトリガまたは電位差の発生により動作してしまうもの
である。従って前記の埋め込み層６、７は寄生サイリス
タのベース電流を流すだけの電位差を発生させないため
に設けられたものであるとも言える。
合に避けて通れないのがラッチアップ現象である。つま
りＰ＋ソース・ドレイン領域１３のＰ、島領域１のＮ、
Ｐウェル領域１４のＰ、およびＮ＋ソース・ドレイン領
域１５のＮからなる寄生のＰＮＰＮサイリスタが何らか
のトリガまたは電位差の発生により動作してしまうもの
である。従って前記の埋め込み層６、７は寄生サイリス
タのベース電流を流すだけの電位差を発生させないため
に設けられたものであるとも言える。
【０００５】図８に第２の従来例を示す。この例は、Ｎ
−ＭＯＳ３のＰ＋埋め込み層７と基板５との間にＮ＋埋
め込み層６を形成し、Ｎ−ＭＯＳ３のバックゲートを基
板５から電気的に分離した例である。分離することによ
り、バックゲートから基板５へ流出するＭＯＳのスイッ
チングノイズを低減している。
−ＭＯＳ３のＰ＋埋め込み層７と基板５との間にＮ＋埋
め込み層６を形成し、Ｎ−ＭＯＳ３のバックゲートを基
板５から電気的に分離した例である。分離することによ
り、バックゲートから基板５へ流出するＭＯＳのスイッ
チングノイズを低減している。
【０００６】
【発明が解決しようとする課題】しかしながら、各埋め
込み層６、７でサイリスタ動作を防止するとは言え、完
全に防止するためにはサイリスタ構造に含まれるＰＮＰ
トランジスタの電流伝達率αを１以下に抑えることが必
要である。そのため従来は、Ｐ−ＭＯＳ２とＮーＭＯＳ
３との距離（図示Ａの距離）を離すことにより前記電流
伝達率を小さくしていた。
込み層６、７でサイリスタ動作を防止するとは言え、完
全に防止するためにはサイリスタ構造に含まれるＰＮＰ
トランジスタの電流伝達率αを１以下に抑えることが必
要である。そのため従来は、Ｐ−ＭＯＳ２とＮーＭＯＳ
３との距離（図示Ａの距離）を離すことにより前記電流
伝達率を小さくしていた。
【０００７】また、図８の構造にあっては、Ｐ＋埋め込
み層７がＮ＋埋め込み層６に浸食される分だけの比抵抗
が高くなるので、よりラッチアップに対しては弱い構造
であると言え、故に距離Ａを更に大きくしなければなら
ない。ところで、高周波用途向けまたは高集積化型のＢ
ＩＰ型集積回路にあっては、電極と基板（エピタキシャ
ル層）との浮遊容量を低減するために、従来のＰＮ接合
分離に代わり溝を形成し該溝内部を誘電体で埋設する、
いわゆる誘電体分離技術が台頭してきている。特に高周
波用途向けではデジタル信号処理が要求される場合が多
く、故にＢＩーＣＭＯＳ集積回路に対しても前記高周波
用途向けＢＩＰ集積回路と同じスペックを要求すること
が日増しに強くなってきている。
み層７がＮ＋埋め込み層６に浸食される分だけの比抵抗
が高くなるので、よりラッチアップに対しては弱い構造
であると言え、故に距離Ａを更に大きくしなければなら
ない。ところで、高周波用途向けまたは高集積化型のＢ
ＩＰ型集積回路にあっては、電極と基板（エピタキシャ
ル層）との浮遊容量を低減するために、従来のＰＮ接合
分離に代わり溝を形成し該溝内部を誘電体で埋設する、
いわゆる誘電体分離技術が台頭してきている。特に高周
波用途向けではデジタル信号処理が要求される場合が多
く、故にＢＩーＣＭＯＳ集積回路に対しても前記高周波
用途向けＢＩＰ集積回路と同じスペックを要求すること
が日増しに強くなってきている。
【０００８】
【課題を解決するための手段】本発明は上記した従来の
欠点と背景に鑑みなされたもので、ＢＩＰ素子部分を誘
電体分離溝で分離して高周波化を行うと共に、ＣＭＯＳ
部分をも誘電体分離溝で分離することにより、Ｐ−ＭＯ
ＳとＮ−ＭＯＳとを各々独立した島領域に形成すること
により、ラッチアップの防止とチップサイズの縮小を図
るものである。
欠点と背景に鑑みなされたもので、ＢＩＰ素子部分を誘
電体分離溝で分離して高周波化を行うと共に、ＣＭＯＳ
部分をも誘電体分離溝で分離することにより、Ｐ−ＭＯ
ＳとＮ−ＭＯＳとを各々独立した島領域に形成すること
により、ラッチアップの防止とチップサイズの縮小を図
るものである。
【０００９】
【発明の実施の形態】以下に本発明の１実施例を詳細に
説明する。図１は本発明によって、第１、第２および第
３の島領域２１に各々ＮＰＮトランジスタ２４、Ｎチャ
ンネル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）２３、およびＰチ
ャンネル型ＭＯＳＦＥＴ（Ｐ−ＭＯＳ）２２を集積化し
たバイポーラ・ＣＭＯＳ半導体装置の構造を示す断面図
である。
説明する。図１は本発明によって、第１、第２および第
３の島領域２１に各々ＮＰＮトランジスタ２４、Ｎチャ
ンネル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）２３、およびＰチ
ャンネル型ＭＯＳＦＥＴ（Ｐ−ＭＯＳ）２２を集積化し
たバイポーラ・ＣＭＯＳ半導体装置の構造を示す断面図
である。
【００１０】同図において、２５はＰ型のシリコン半導
体基板、２６はＮ＋型の埋め込み層、２７はＰ＋型の埋
め込み層、２８は分離用の溝、２９はＬＯＣＯＳ酸化
膜、３０はＮＰＮトランジスタ２４のＰ型のベース領
域、３１はＮＰＮトランジスタ２４のＮ＋型のエミッタ
領域、３２はＮＰＮトランジスタ２４のＮ＋型のコレク
タコンタクト領域、３３はＰ−ＭＯＳ２２のＰ＋型ソー
ス・ドレイン領域、３４はＮ−ＭＯＳ２３のＰ型のウェ
ル領域、３５はＮ−ＭＯＳ２３のＮ＋型のソース・ドレ
イン領域、３６はゲート酸化膜の上に形成したポリシリ
コン層からなるゲート電極である。
体基板、２６はＮ＋型の埋め込み層、２７はＰ＋型の埋
め込み層、２８は分離用の溝、２９はＬＯＣＯＳ酸化
膜、３０はＮＰＮトランジスタ２４のＰ型のベース領
域、３１はＮＰＮトランジスタ２４のＮ＋型のエミッタ
領域、３２はＮＰＮトランジスタ２４のＮ＋型のコレク
タコンタクト領域、３３はＰ−ＭＯＳ２２のＰ＋型ソー
ス・ドレイン領域、３４はＮ−ＭＯＳ２３のＰ型のウェ
ル領域、３５はＮ−ＭＯＳ２３のＮ＋型のソース・ドレ
イン領域、３６はゲート酸化膜の上に形成したポリシリ
コン層からなるゲート電極である。
【００１１】島領域２１は、基板２５の上に形成したエ
ピタキシャル層を、エピタキシャル層の表面から基板２
５に到達する分離溝２８で分離することにより形成され
ている。分離溝２８の内壁は酸化されて酸化膜２８ａが
形成され、更に内部はポリシリコン等の充填材料２８ｂ
で埋設されている。分離溝２８の上部はＬＯＣＯＳ酸化
膜２９で覆われている。分離溝２８はＮ＋およびＰ＋埋
め込み層を貫通して、基板２５に到達する。
ピタキシャル層を、エピタキシャル層の表面から基板２
５に到達する分離溝２８で分離することにより形成され
ている。分離溝２８の内壁は酸化されて酸化膜２８ａが
形成され、更に内部はポリシリコン等の充填材料２８ｂ
で埋設されている。分離溝２８の上部はＬＯＣＯＳ酸化
膜２９で覆われている。分離溝２８はＮ＋およびＰ＋埋
め込み層を貫通して、基板２５に到達する。
【００１２】ＮＰＮトランジスタは、高周波用とするた
めに、エミッタ領域３１の下部を低濃度で浅い活性ベー
スで形成し、その周囲を高濃度で活性ベースより深い非
活性ベースで構成する、いわゆるクラフトベース型とし
てある。コレクタコンタクト領域３２はＮ＋埋め込み層
２６に達し、コレクタコンタクト領域３２とベース領域
３０との間にはＬＯＣＯＳ酸化膜２９を形成して電極配
線とコレクタとの浮遊容量を低減する。
めに、エミッタ領域３１の下部を低濃度で浅い活性ベー
スで形成し、その周囲を高濃度で活性ベースより深い非
活性ベースで構成する、いわゆるクラフトベース型とし
てある。コレクタコンタクト領域３２はＮ＋埋め込み層
２６に達し、コレクタコンタクト領域３２とベース領域
３０との間にはＬＯＣＯＳ酸化膜２９を形成して電極配
線とコレクタとの浮遊容量を低減する。
【００１３】Ｐ−ＭＯＳ２２は、同じ島領域２１内にＰ
−ＭＯＳ２２だけが複数個作り込まれ、島領域２１のＮ
型層をバックゲートとして構成される。同じ島領域２１
内のＰ−ＭＯＳ２２はＬＯＣＯＳ酸化膜２９により互い
に分離される。図示しないが、島領域２１の表面にはＮ
＋型のコンタクト領域が設けられて、島領域２１に前記
複数のＰ−ＭＯＳ２２のバックゲート電圧（例えば、Ｖ
ｃｃ電位）が印加されている。
−ＭＯＳ２２だけが複数個作り込まれ、島領域２１のＮ
型層をバックゲートとして構成される。同じ島領域２１
内のＰ−ＭＯＳ２２はＬＯＣＯＳ酸化膜２９により互い
に分離される。図示しないが、島領域２１の表面にはＮ
＋型のコンタクト領域が設けられて、島領域２１に前記
複数のＰ−ＭＯＳ２２のバックゲート電圧（例えば、Ｖ
ｃｃ電位）が印加されている。
【００１４】Ｎ−ＭＯＳ２３は、同じく同じ島領域２１
内にＮ−ＭＯＳだけが複数個作り込まれ、Ｐウェル領域
３４をバックゲートとして構成される。同じ島領域２１
内のＮ−ＭＯＳ２３はＬＯＣＯＳ酸化膜２９により互い
に分離される。図示しないが、ウェル領域３４の表面に
はＰ＋型のコンタクト領域が設けられて、島領域２１に
前記複数のＮ−ＭＯＳ２３のバックゲート電圧（例え
ば、ＧＮＤ電位）が印加されている。
内にＮ−ＭＯＳだけが複数個作り込まれ、Ｐウェル領域
３４をバックゲートとして構成される。同じ島領域２１
内のＮ−ＭＯＳ２３はＬＯＣＯＳ酸化膜２９により互い
に分離される。図示しないが、ウェル領域３４の表面に
はＰ＋型のコンタクト領域が設けられて、島領域２１に
前記複数のＮ−ＭＯＳ２３のバックゲート電圧（例え
ば、ＧＮＤ電位）が印加されている。
【００１５】ＣＭＯＳ部分のＮ＋埋め込み層２６とＰ＋
埋め込み層２７は、前記バックゲート電圧の電位変動を
抑制するために設けられている。そして、隣接するＮ＋
埋め込み層２６は分離溝２８が貫通することにより各島
領域２１毎に切断・分離されており、隣接するＮ＋埋め
込み層２６とＰ＋埋め込み層２７も分離溝２８により切
断・分離されており、各埋め込み層２６、２７の側壁は
分離溝に接している。従って、従来は同じ島領域２１内
に形成していたＰ−ＭＯＳ２２とＮ−ＭＯＳ２３を、分
離溝２８で分離された別々の島領域２１に形成すること
になる。
埋め込み層２７は、前記バックゲート電圧の電位変動を
抑制するために設けられている。そして、隣接するＮ＋
埋め込み層２６は分離溝２８が貫通することにより各島
領域２１毎に切断・分離されており、隣接するＮ＋埋め
込み層２６とＰ＋埋め込み層２７も分離溝２８により切
断・分離されており、各埋め込み層２６、２７の側壁は
分離溝に接している。従って、従来は同じ島領域２１内
に形成していたＰ−ＭＯＳ２２とＮ−ＭＯＳ２３を、分
離溝２８で分離された別々の島領域２１に形成すること
になる。
【００１６】その結果、ＣＭＯＳ領域は分離溝２８によ
り完全に絶縁されることになり、Ｐ＋ソース・ドレイン
領域３３のＰ、島領域２１のＮ、Ｐウェル領域３４の
Ｐ、およびＮ＋ソース・ドレイン領域３５のＮからなる
寄生のＰＮＰＮサイリスタの発生を完全に防止できる。
従って、従来例の図６に示したように耐ラッチアップお
よび耐圧の点でＣＭＯＳ間の距離Ａを６〜８μとしてい
たのに対し、本発明では分離溝２８の形成幅（１〜２
μ）およびＬＯＣＯＳ酸化膜２９の形成などを含めて、
距離を３〜４μと縮小することができる。
り完全に絶縁されることになり、Ｐ＋ソース・ドレイン
領域３３のＰ、島領域２１のＮ、Ｐウェル領域３４の
Ｐ、およびＮ＋ソース・ドレイン領域３５のＮからなる
寄生のＰＮＰＮサイリスタの発生を完全に防止できる。
従って、従来例の図６に示したように耐ラッチアップお
よび耐圧の点でＣＭＯＳ間の距離Ａを６〜８μとしてい
たのに対し、本発明では分離溝２８の形成幅（１〜２
μ）およびＬＯＣＯＳ酸化膜２９の形成などを含めて、
距離を３〜４μと縮小することができる。
【００１７】図２以降は上記の構造の製造方法を工程順
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図２（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板２５を準備する。基板
２５の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板２５表面に
アンチモン又はヒ素を初期拡散してＮ＋埋め込み層２６
を形成する。後に分離溝２８で切断するので、Ｎ＋埋め
込み層２６は島領域２１毎に形成する必要はなく。隣接
する部分は連続して形成する。その後酸化膜パターンを
変更し、レジストマスクにてボロンをイオン注入するこ
とによりＰ＋埋め込み層２７を形成する。Ｎ＋埋め込み
層２６とＰ＋埋め込み層２７のパターンは、その横方向
拡散により分離溝２８の外に突出しないような条件で、
できるだけ接近して配置する。
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図２（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板２５を準備する。基板
２５の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板２５表面に
アンチモン又はヒ素を初期拡散してＮ＋埋め込み層２６
を形成する。後に分離溝２８で切断するので、Ｎ＋埋め
込み層２６は島領域２１毎に形成する必要はなく。隣接
する部分は連続して形成する。その後酸化膜パターンを
変更し、レジストマスクにてボロンをイオン注入するこ
とによりＰ＋埋め込み層２７を形成する。Ｎ＋埋め込み
層２６とＰ＋埋め込み層２７のパターンは、その横方向
拡散により分離溝２８の外に突出しないような条件で、
できるだけ接近して配置する。
【００１８】図２（Ｂ）を参照して、前記酸化膜を除去
して基板２５表面を露出した後、全面に気相成長法によ
り膜厚１〜３μのエピタキシャル層３７を形成する。エ
ピタキシャル層３７表面にレジストマスクを形成し、上
からボロンを加速電圧６０〜１００ＫｅＶ、ドーズ量５
×１０の１２乗〜５×１０の１３乗でイオン注入するこ
とにより、Ｐチャンネル型ＭＯＳＦＥＴ２２を形成する
ためのＰ型ウェル領域３４を形成し、続いてレジストマ
スクによりリンをイオン注入することによりＮＰＮトラ
ンジスタ２４のコレクタコンタクト領域３２を形成す
る。
して基板２５表面を露出した後、全面に気相成長法によ
り膜厚１〜３μのエピタキシャル層３７を形成する。エ
ピタキシャル層３７表面にレジストマスクを形成し、上
からボロンを加速電圧６０〜１００ＫｅＶ、ドーズ量５
×１０の１２乗〜５×１０の１３乗でイオン注入するこ
とにより、Ｐチャンネル型ＭＯＳＦＥＴ２２を形成する
ためのＰ型ウェル領域３４を形成し、続いてレジストマ
スクによりリンをイオン注入することによりＮＰＮトラ
ンジスタ２４のコレクタコンタクト領域３２を形成す
る。
【００１９】図３（Ａ）を参照して、先にイオン注入し
た不純物を拡散した後、拡散に使用したエピタキシャル
層３７上の酸化膜を除去し、全面に５００オングストロ
ーム程度の新たな薄い酸化膜３８を熱酸化により、その
上に膜厚５００オングストローム程度のシリコン窒化膜
３９をＣＶＤ法により各々形成する。図３（Ｂ）を参照
して、シリコン窒化膜３９をパターニングして耐酸化膜
を形成し、基板２５全体を約１０００℃、５〜６時間の
スチーム酸化を行うことにより、シリコン窒化膜３９が
被覆していない部分のエピタキシャル層３７表面にＬＯ
ＣＯＳ酸化膜２９を形成する。ＬＯＣＯＳ酸化膜２９
は、エピタキシャル層３７表面から上方向に約０．３
μ、下方向に約０．４μの厚みを持って形成される。本
工程でコレクタコンタクト領域３２がＮ＋埋め込み層３
６に、Ｐウェル領域３４を各々Ｎ＋埋め込み層２６とＰ
＋埋め込み層２７に連結する。
た不純物を拡散した後、拡散に使用したエピタキシャル
層３７上の酸化膜を除去し、全面に５００オングストロ
ーム程度の新たな薄い酸化膜３８を熱酸化により、その
上に膜厚５００オングストローム程度のシリコン窒化膜
３９をＣＶＤ法により各々形成する。図３（Ｂ）を参照
して、シリコン窒化膜３９をパターニングして耐酸化膜
を形成し、基板２５全体を約１０００℃、５〜６時間の
スチーム酸化を行うことにより、シリコン窒化膜３９が
被覆していない部分のエピタキシャル層３７表面にＬＯ
ＣＯＳ酸化膜２９を形成する。ＬＯＣＯＳ酸化膜２９
は、エピタキシャル層３７表面から上方向に約０．３
μ、下方向に約０．４μの厚みを持って形成される。本
工程でコレクタコンタクト領域３２がＮ＋埋め込み層３
６に、Ｐウェル領域３４を各々Ｎ＋埋め込み層２６とＰ
＋埋め込み層２７に連結する。
【００２０】図４（Ａ）を参照して、耐酸化膜としての
シリコン窒化膜３９を除去した後、全面にノンドープの
ＣＶＤ酸化膜（ＮＳＧ膜）を堆積し、パターニングした
前記ＮＳＧ膜をマスクとして、ＬＯＣＯＳ酸化膜２９と
エピタキシャル層３７およびシリコン基板２５をドライ
エッチングし、分離溝２８を形成することでエピタキシ
ャル層３７を各紙間領域２１に分離する。分離溝２８の
幅は１〜２μ、深さはＬＯＣＯＳ酸化膜２９底部から約
５μである。この時分離溝２８はＮ＋埋め込み層２６と
Ｐ＋埋め込み層２７の側面を削るように形成して、これ
らの横方向拡散により不純物濃度が低下した部分を削り
取る。Ｎ＋埋め込み層２６が連続する部分では、分離溝
２８が貫通することでＮ＋埋め込み層２６を電気的に分
離する。その後熱酸化を行って分離溝２８の側壁に酸化
膜２８ａを形成する。
シリコン窒化膜３９を除去した後、全面にノンドープの
ＣＶＤ酸化膜（ＮＳＧ膜）を堆積し、パターニングした
前記ＮＳＧ膜をマスクとして、ＬＯＣＯＳ酸化膜２９と
エピタキシャル層３７およびシリコン基板２５をドライ
エッチングし、分離溝２８を形成することでエピタキシ
ャル層３７を各紙間領域２１に分離する。分離溝２８の
幅は１〜２μ、深さはＬＯＣＯＳ酸化膜２９底部から約
５μである。この時分離溝２８はＮ＋埋め込み層２６と
Ｐ＋埋め込み層２７の側面を削るように形成して、これ
らの横方向拡散により不純物濃度が低下した部分を削り
取る。Ｎ＋埋め込み層２６が連続する部分では、分離溝
２８が貫通することでＮ＋埋め込み層２６を電気的に分
離する。その後熱酸化を行って分離溝２８の側壁に酸化
膜２８ａを形成する。
【００２１】図４（Ｂ）を参照して、全面にポリシリコ
ン層を堆積し、分離溝内部に残すようにエッチバックす
ることにより、分離溝２８の内部を充填剤２８ｂで埋設
する。埋設した充填剤２８ｂの上部に再度酸化膜を形成
してキャップする。図５（Ａ）を参照して、ＬＯＣＯＳ
酸化膜２９で囲まれた島領域２１の表面に新たな清浄な
るゲート酸化膜を形成し、その上に膜厚４０００オング
ストローム程度のポリシリコン層を堆積し、これをパタ
ーニングして各ＭＯＳＦＥＴ２２、２３のゲート電極３
６を形成し、さらにボロンとヒ素を順次イオン注入する
ことによりＰ−ＭＯＳ２２のＰ＋ソース・ドレイン領域
３３とＮ−ＭＯＳ２３のＮ＋ソース・ドレイン領域３５
を形成する。
ン層を堆積し、分離溝内部に残すようにエッチバックす
ることにより、分離溝２８の内部を充填剤２８ｂで埋設
する。埋設した充填剤２８ｂの上部に再度酸化膜を形成
してキャップする。図５（Ａ）を参照して、ＬＯＣＯＳ
酸化膜２９で囲まれた島領域２１の表面に新たな清浄な
るゲート酸化膜を形成し、その上に膜厚４０００オング
ストローム程度のポリシリコン層を堆積し、これをパタ
ーニングして各ＭＯＳＦＥＴ２２、２３のゲート電極３
６を形成し、さらにボロンとヒ素を順次イオン注入する
ことによりＰ−ＭＯＳ２２のＰ＋ソース・ドレイン領域
３３とＮ−ＭＯＳ２３のＮ＋ソース・ドレイン領域３５
を形成する。
【００２２】図５（Ｂ）を参照して、エピタキシャル層
表面からボロンを拡散することによりＮＰＮトランジス
タ２４のＰ型ベース領域３０を、イオン注入により活性
ベースを、ポリシリコン層からの固相拡散によりＮ＋エ
ミッタ領域を形成する。その後、集積回路の回路網を構
成するためにアルミ材料による電極配線（図示せず）を
形成する。
表面からボロンを拡散することによりＮＰＮトランジス
タ２４のＰ型ベース領域３０を、イオン注入により活性
ベースを、ポリシリコン層からの固相拡散によりＮ＋エ
ミッタ領域を形成する。その後、集積回路の回路網を構
成するためにアルミ材料による電極配線（図示せず）を
形成する。
【００２３】このように、高周波ＮＰＮトランジスタを
形成するために用いる分離溝２８を用いてＣＭＯＳ部分
を分離することにより、工程の追加無しで、ＣＭＯＳ部
分のラッチアップを完全に防止することができる。図６
は本発明の第２の実施例を示すものである。此の構造
は、図１の構造に対し、Ｎ−ＭＯＳ２３のＰ＋埋め込み
層２７と基板２５との間にＮ＋埋め込み層２６を形成
し、Ｎ−ＭＯＳ２３のバックゲートを基板２５から電気
的に分離した例である。分離することにより、バックゲ
ートから基板２５へ流出するスイッチングノイズを低減
している。そして、Ｎ＋埋め込み層２６、Ｐ＋埋め込み
層２７共に分離溝２８によって分離されている。製造方
法は基本的に図２〜図５に従い、図２（Ａ）の工程でＮ
＋埋め込み層２６をチップ全域に渡って形成し、Ｎ＋埋
め込み層２６に重畳してボロンをイオン注入することで
Ｐ＋埋め込み層２７を形成する。かかる構造では、Ｎ−
ＭＯＳ２３から基板２５へのスイッチングの泉野流出が
無くなり、しかもＣＭＯＳが分離溝２８で分離されるの
で、ラッチアップの不安も解消できる。
形成するために用いる分離溝２８を用いてＣＭＯＳ部分
を分離することにより、工程の追加無しで、ＣＭＯＳ部
分のラッチアップを完全に防止することができる。図６
は本発明の第２の実施例を示すものである。此の構造
は、図１の構造に対し、Ｎ−ＭＯＳ２３のＰ＋埋め込み
層２７と基板２５との間にＮ＋埋め込み層２６を形成
し、Ｎ−ＭＯＳ２３のバックゲートを基板２５から電気
的に分離した例である。分離することにより、バックゲ
ートから基板２５へ流出するスイッチングノイズを低減
している。そして、Ｎ＋埋め込み層２６、Ｐ＋埋め込み
層２７共に分離溝２８によって分離されている。製造方
法は基本的に図２〜図５に従い、図２（Ａ）の工程でＮ
＋埋め込み層２６をチップ全域に渡って形成し、Ｎ＋埋
め込み層２６に重畳してボロンをイオン注入することで
Ｐ＋埋め込み層２７を形成する。かかる構造では、Ｎ−
ＭＯＳ２３から基板２５へのスイッチングの泉野流出が
無くなり、しかもＣＭＯＳが分離溝２８で分離されるの
で、ラッチアップの不安も解消できる。
【００２４】
【発明の効果】以上に説明したとおり、本発明によれば
ＣＭＯＳ部分を誘電体分離溝２８で分離することによ
り、ラッチアップを完全に防止し且つチップサイズを縮
小できるものである。さらに高周波ＮＰＮトランジスタ
のプロセスと組み合わせることにより、工程の追加無し
で集積化できる。
ＣＭＯＳ部分を誘電体分離溝２８で分離することによ
り、ラッチアップを完全に防止し且つチップサイズを縮
小できるものである。さらに高周波ＮＰＮトランジスタ
のプロセスと組み合わせることにより、工程の追加無し
で集積化できる。
【図１】本発明を説明する為の断面図である。
【図２】本発明の製造方法を説明する断面図である。
【図３】本発明の製造方法を説明する断面図である。
【図４】本発明の製造方法を説明する断面図である。
【図５】本発明の製造方法を説明する断面図である。
【図６】本発明の第２の実施例を説明する断面図であ
る。
る。
【図７】従来例を説明する断面図である。
【図８】第２の従来例を説明する断面図である。
Claims (5)
- 【請求項１】 一導電型の半導体基板と、 前記基板の上に形成した逆導電型のエピタキシャル層
と、 前記エピタキシャル層の表面から前記基板に達して、前
記エピタキシャル層を複数の島領域に分離する分離溝
と、 第１の島領域の表面に形成した一導電型のベース領域
と、 前記ベース領域の表面に形成した逆導電型のエミッタ領
域と、 前記第１の島領域の前記エピタキシャル層と前記基板と
の間に埋め込まれた、逆導電型の埋め込み層と、 第２の島領域の表面に形成した一導電型のウェル領域
と、 前記ウェル領域の上方に、ゲート絶縁膜を挟んで位置す
る第１のゲート電極と、 前記第１のゲート電極近傍の前記ウェル領域の表面に形
成した、第１導電チャンネル型ＦＥＴの逆導電型のソー
ス・ドレイン領域と、 前記第２の島領域の前記エピタキシャル層と前記基板と
の間に埋め込まれ、前記ウェル領域と連結する一導電型
の埋め込み層と、 第３の島領域の上方に、ゲート絶縁膜を挟んで位置する
第２のゲート電極と、 前記第２のゲート電極近傍の前記第３の島領域の表面に
形成した、第２導電チャンネル型ＦＥＴの一導電型のソ
ース・ドレイン領域と、 前記第３の島領域の前記エピタキシャル層と前記基板と
の間に埋め込まれた、逆導電型の埋め込み層とを具備
し、 前記第１導電チャンネル型ＦＥＴを形成した第２島領域
と前記第２導電チャンネル型ＦＥＴを形成した第３の島
領域とを前記分離溝で分離し、 前記分離溝内を誘電体で埋設し、 前記第２の島領域と前記第３の島領域のウェル領域に、
各々バックゲート電位を与えたことを特徴とする半導体
集積回路。 - 【請求項２】 前記分離溝が、前記逆導電型の埋め込み
層を貫通することで、隣接する逆導電型埋め込み層間の
電気的な分離を行うことを特徴とする請求項１記載の半
導体集積回路。 - 【請求項３】 前記分離溝の上部にＬＯＣＯＳ酸化膜を
設けていることを特徴とする請求項１に記載の半導体集
積回路の製造方法。 - 【請求項４】 前記一導電型の埋め込み層が前記分離溝
に接していることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項５】 前記第２の島領域の、前記一導電型の埋
め込み層と前記基板との間に逆導電型の埋め込み層を具
備することを特徴とする請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28406295A JP3244412B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28406295A JP3244412B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129763A true JPH09129763A (ja) | 1997-05-16 |
| JP3244412B2 JP3244412B2 (ja) | 2002-01-07 |
Family
ID=17673805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28406295A Expired - Fee Related JP3244412B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244412B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6248619B1 (en) | 1998-06-05 | 2001-06-19 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
| JP2011003608A (ja) * | 2009-06-16 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
| US20120112291A1 (en) * | 2010-11-05 | 2012-05-10 | Sharp Kabushiki Kaisha | Semiconductor Apparatus And Manufacturing Method Thereof |
| KR101454110B1 (ko) * | 2012-12-13 | 2014-10-27 | 삼성전기주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
-
1995
- 1995-10-31 JP JP28406295A patent/JP3244412B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6248619B1 (en) | 1998-06-05 | 2001-06-19 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
| JP2011003608A (ja) * | 2009-06-16 | 2011-01-06 | Renesas Electronics Corp | 半導体装置 |
| US20120112291A1 (en) * | 2010-11-05 | 2012-05-10 | Sharp Kabushiki Kaisha | Semiconductor Apparatus And Manufacturing Method Thereof |
| CN102468302A (zh) * | 2010-11-05 | 2012-05-23 | 夏普株式会社 | 半导体装置及其制造方法 |
| KR101454110B1 (ko) * | 2012-12-13 | 2014-10-27 | 삼성전기주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3244412B2 (ja) | 2002-01-07 |
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