JP7101627B2 - 半導体モジュールおよびその製造方法 - Google Patents

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Description

本発明は、半導体モジュールおよびその製造方法に関し、特に、インダクタを有する半導体モジュールに好適に利用できる。
近年では、２つの半導体チップの間に２つのインダクタを設け、これら２つのインダクタの間において、非接触で信号を送受信する技術が開発されている。
例えば、特許文献１には、２つの半導体チップのうち一方の内部に形成されている多層配線層の最下層に第１インダクタを設け、多層配線層の最上層に第２インダクタ設けることで、第１インダクタと第２インダクタとの間において、非接触で電気信号を伝達する信号伝達素子を形成する技術が開示されている。
特開２０１０－２１９１２２号公報
１つの半導体チップの内部の多層配線層を用いて２つのインダクタを形成する際に、２つのインダクタの間の電位差が大きい場合、層間絶縁膜の厚さが薄いことに起因して、２つのインダクタの間の絶縁耐圧が十分に得られない問題がある。このため、２つのインダクタの間の絶縁耐圧を向上させるための技術が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
一実施の形態によれば、半導体モジュールは、第１半導体基板、第１半導体基板の上方に形成された第１多層配線層、および、第１多層配線層の最上層に形成された第１配線を備える第１半導体チップと、第１配線が露出するように、少なくとも第１半導体チップの側面を覆う封止樹脂部とを有する。更に、半導体モジュールは、第１配線の上層に形成され、且つ、第１半導体チップの側面を覆っている封止樹脂部に平面視において重なる位置に形成された第１インダクタを有する。
一実施の形態によれば、半導体モジュールの信頼性を向上させることができる。
実施の形態１の半導体チップを示す断面図である。 実施の形態１の半導体モジュールを示す断面図である。 比較例の半導体チップを示す断面図である。 本願発明者らによる実験データを示す図である。 実施の形態１の半導体チップの製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 実施の形態１の半導体モジュールの製造工程を示す断面図である。 図７に続く製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 図１１に続く製造工程を示す断面図である。 図１２に続く製造工程を示す断面図である。 実施の形態２の半導体モジュールを示す断面図である。 実施の形態３の半導体モジュールを示す断面図である。 実施の形態４の半導体モジュールを示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、図面を見易くするために、断面図であってもハッチングを省略する場合もあるし、平面図であってもハッチングを付す場合もある。
また、以下の実施の形態で「Ａの直下に位置しているＢ」などと表現したときは、ＡとＢとの関係は、互いに直接接している場合も含み、互いの間に他の構成物がある場合も含む。言い換えれば、ＡとＢとの関係は、平面視において重なっていることを意味する。なお、「直下」の代わりに「直上」と表現したときも、同様の関係が成り立つ。
（実施の形態１）
以下に、図１～図３を用いて、本実施の形態の半導体モジュールＭＪ１について説明する。半導体モジュールＭＪ１は、半導体チップＣＰ１、半導体チップＣＰ２、インダクタＩＤ１およびインダクタＩＤ２を有する。
＜半導体チップＣＰ１の構造＞
図１に示されるように、半導体チップＣＰ１において、半導体基板ＳＢ１には、ｐ型またはｎ型のウェル領域が形成されており、ウェル領域にはソース領域またはドレイン領域となる不純物領域が形成されている。半導体基板ＳＢ１上には、ゲート絶縁膜を介して、ゲート電極が形成されている。ＭＩＳＦＥＴ１Ｑは、上記ゲート電極、上記ゲート絶縁膜および上記不純物領域を有する半導体素子であり、ｐ型またはｎ型の電界効果トランジスタである。また、ＭＩＳＦＥＴ１Ｑのような半導体素子は、半導体基板ＳＢ１に複数形成されており、複数のＭＩＳＦＥＴ１Ｑによって、送信回路が構成されている。
また、半導体基板ＳＢ１には、各半導体素子を分離するための素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＢ１に形成された溝内に、酸化シリコン膜のような絶縁膜が埋め込まれることで形成されている。
半導体基板ＳＢ１の上方には、ＭＩＳＦＥＴ１Ｑを覆うように、多層の層間絶縁膜ＩＬ１ａ～ＩＬ５ａが形成されている。層間絶縁膜ＩＬ１ａ～ＩＬ５ａの各々は、例えば酸化シリコン膜または炭酸化シリコン膜である。層間絶縁膜ＩＬ１ａ～ＩＬ５ａの各々には、多層配線層である第１～第５配線層として、複数の配線Ｍ１ａ～Ｍ５ａが形成されている。配線Ｍ１ａは、プラグなどを介してＭＩＳＦＥＴ１Ｑに電気的に接続され、配線Ｍ１ａ～Ｍ５ａは、それぞれプラグなどを介して互いに電気的に接続されている。
配線Ｍ１ａ～Ｍ５ａは、ダマシン構造またはデュアルダマシン構造と呼ばれる配線であり、層間絶縁膜ＩＬ１ａ～ＩＬ５ａの各々に形成された溝内に、例えば窒化タンタル膜のようなバリアメタル膜を介して、例えば銅を主体とした導電性膜が埋め込まれた配線である。
また、配線Ｍ１ａ～Ｍ５ａは、アルミニウム膜を主体とした導電性膜からなる配線でもよい。その場合、配線Ｍ１ａ～Ｍ５ａは、例えば第１バリアメタル膜、アルミニウム膜および第２バリアメタル膜の積層膜からなる。第１バリアメタル膜および第２バリアメタル膜は、例えばチタン膜または窒化チタン膜であるか、これらの積層膜である。
＜半導体チップＣＰ２の構造＞
図１に示されるように、半導体チップＣＰ２において、半導体基板ＳＢ２には、ｐ型またはｎ型のウェル領域が形成されており、ウェル領域にはソース領域またはドレイン領域となる不純物領域が形成されている。半導体基板ＳＢ２上には、ゲート絶縁膜を介して、ゲート電極が形成されている。ＭＩＳＦＥＴ２Ｑは、上記ゲート電極、上記ゲート絶縁膜および上記不純物領域を有する半導体素子であり、ｐ型またはｎ型の電界効果トランジスタである。また、ＭＩＳＦＥＴ２Ｑのような半導体素子は、半導体基板ＳＢ２に複数形成されており、複数のＭＩＳＦＥＴ２Ｑによって、受信回路が構成されている。
また、半導体基板ＳＢ２には、各半導体素子を分離するための素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＢ２に形成された溝内に、酸化シリコン膜のような絶縁膜が埋め込まれることで形成されている。
半導体基板ＳＢ２の上方には、ＭＩＳＦＥＴ２Ｑを覆うように、多層の層間絶縁膜ＩＬ１ｂ～ＩＬ５ｂが形成されている。層間絶縁膜ＩＬ１ｂ～ＩＬ５ｂには、多層配線層である第１～第５配線層として、複数の配線Ｍ１ｂ～Ｍ５ｂが形成されている。配線Ｍ１ｂは、プラグなどを介してＭＩＳＦＥＴ２Ｑに電気的に接続され、配線Ｍ１ｂ～Ｍ５ｂは、それぞれプラグなどを介して互いに電気的に接続されている。
層間絶縁膜ＩＬ１ｂ～ＩＬ５ｂを構成する材料は、層間絶縁膜ＩＬ１ａ～ＩＬ５ａを構成する材料と同じである。また、配線Ｍ１ｂ～Ｍ５ｂは、ダマシン構造などのように、配線Ｍ１ａ～Ｍ５ａと同じ構造の配線であり、配線Ｍ１ｂ～Ｍ５ｂを構成する材料は、配線Ｍ１ｂ～Ｍ５ｂを構成する材料と同じである。
＜半導体モジュールＭＪ１の構造＞
図２は、本実施の形態の半導体装置である半導体モジュールＭＪ１を示す断面図である。半導体モジュールＭＪ１には、渦巻き状のインダクタ（コイル）ＩＤ１および渦巻き状のインダクタ（コイル）ＩＤ１が形成されており、これらは、互いに離間され、平面視において重なる位置に形成されている。これらのインダクタＩＤ１およびインダクタＩＤ２により、非接触で電気信号の伝搬を行うことが可能なマイクロアイソレータ（非接触通信回路）が構成されている。なお、図２においてインダクタＩＤ１およびインダクタＩＤ２の上方に示されている楕円は、インダクタＩＤ１およびインダクタＩＤ２の各々の平面サイズを簡単に示したものである。
最上層配線である配線Ｍ５ａおよび配線Ｍ５ｂが露出するように、少なくとも半導体チップＣＰ１および半導体チップＣＰ２の各々の側面は、封止樹脂部（封止部）ＭＲによって覆われており、半導体チップＣＰ１および半導体チップＣＰ２の各々の裏面も、封止樹脂部ＭＲによって覆われている。すなわち、半導体チップＣＰ１および半導体チップＣＰ２は、各々の表面が露出するように、封止樹脂部ＭＲ内に埋め込まれている。封止樹脂部ＭＲは、例えば熱硬化性樹脂材料のような樹脂材料などからなり、フィラーなどを含んでいてもよい。
半導体チップＣＰ１、半導体チップＣＰ２および封止樹脂部ＭＲの各々の表面上には、絶縁膜ＩＦ１が形成されており、絶縁膜ＩＦ１には、配線Ｍ５ａの一部および配線Ｍ５ｂの一部を開口する開口部が形成されている。この開口部の内部を含む絶縁膜ＩＦ１上には、再配線ＲＷ１が形成されている。また、絶縁膜ＩＦ１上および再配線ＲＷ１上には、絶縁膜ＩＦ２が形成されており、絶縁膜ＩＦ２には、再配線ＲＷ１の一部を開口する開口部が形成されている。この開口部の内部を含む絶縁膜ＩＦ２上には、再配線ＲＷ２が形成されている。また、絶縁膜ＩＦ２上および再配線ＲＷ２上には、絶縁膜ＩＦ３が形成されており、絶縁膜ＩＦ３には、再配線ＲＷ２の一部を開口する開口部が形成されている。この開口部の内部を含む絶縁膜ＩＦ３上には、再配線ＲＷ３が形成されている。
再配線ＲＷ３の一部は、例えば半田ボールのようなバンプ電極を介して、半導体モジュールＭＪ１の外部に設けられた他の半導体チップまたは配線基板などに電気的に接続される。このため、複数の再配線ＲＷ３のうち、再配線ＲＷ１、ＲＷ２を介して半導体チップＣＰ１の配線Ｍ５ａに電気的に接続された再配線ＲＷ３をパッド電極ＰＡＤ１と称し、再配線ＲＷ１、ＲＷ２を介して半導体チップＣＰ２の配線Ｍ５ｂに電気的に接続された再配線ＲＷ３をパッド電極ＰＡＤ２と称することもある。
絶縁膜ＩＦ１～ＩＦ３は、例えばポリイミドのような樹脂材料からなる有機絶縁膜である。なお、絶縁膜ＩＦ１～ＩＦ３の何れかは、例えば、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜のような無機絶縁膜であってもよい。再配線ＲＷ１～ＲＷ３は、例えば銅からなる導電性膜を含む。具体的には、再配線ＲＷ１～ＲＷ３は、クロムなどからなるバリアメタル膜と、上記バリアメタル膜上に形成された上記導電性膜との積層膜である。また、絶縁膜ＩＦ１～ＩＦ３の各々の厚さは、例えば１０～２０μｍであり、層間絶縁膜ＩＬ１ａ～ＩＬ５ｂおよび層間絶縁膜ＩＬ１ｂ～ＩＬ５ｂの各々の厚さよりも厚い。また、再配線ＲＷ１～ＲＷ３の各々の厚さは、例えば２～５μｍであり、配線Ｍ５ａおよび配線Ｍ５ｂの各々の厚さよりも厚い。
本実施の形態では、インダクタＩＤ１は、複数の再配線ＲＷ１の一部によって構成されており、インダクタＩＤ２は、複数の再配線ＲＷ２の一部によって構成されている。インダクタＩＤ１は、半導体チップＣＰ１の配線Ｍ５ａに電気的に接続され、インダクタＩＤ２は、再配線ＲＷ１を介して半導体チップＣＰ２の配線Ｍ５ｂに電気的に接続されている。
複数のＭＩＳＦＥＴ１Ｑからなる送信回路は、配線Ｍ１ａ～Ｍ５ａを介してインダクタＩＤ１に電気的に接続されており、送信回路から送信された信号が電流としてインダクタＩＤ１へ流れる。このとき、インダクタＩＤ１における電流の変化に応じて、インダクタＩＤ２では誘起起電力が発生して誘導電流が流れる。複数のＭＩＳＦＥＴ２Ｑからなる受信回路は、配線Ｍ１ｂ～Ｍ５ｂを介してインダクタＩＤ２に電気的に接続されている。従って、受信回路は、送信回路から送信された信号を、配線Ｍ１ａ～Ｍ５ａ、インダクタＩＤ１、インダクタＩＤ２および配線Ｍ１ｂ～Ｍ５ｂを介して、受信することができる。
以下に、本実施の形態の半導体モジュールＭＪ１と、比較例１の半導体チップＣＰ３および比較例２の半導体チップＣＰ３とを比較することで、本実施の形態の主な特徴について説明する。
＜比較例１の半導体チップＣＰ３、および、比較例２の半導体チップＣＰ４＞
図３は、インダクタＩＤ８およびインダクタＩＤ９をそれぞれ有する比較例１の半導体チップＣＰ３および比較例２の半導体チップＣＰ４を示している。半導体チップＣＰ３および半導体チップＣＰ４は、本実施の形態の半導体チップＣＰ１に対応する半導体チップである。なお、図３では、比較例１のウェハＷＦ３の一部を拡大し、半導体チップＣＰ３が形成される領域が示されており、更に、比較例２のウェハＷＦ４の一部を拡大し、半導体チップＣＰ４が形成される領域が示されている。
比較例１の半導体チップＣＰ３は、半導体基板ＳＢ３、素子分離部ＳＴＩ、ＭＩＳＦＥＴ３Ｑ、層間絶縁膜ＩＬ１ｃ～ＩＬ５ｃおよび配線Ｍ１ｃ～Ｍ５ｃを有する。これらは、本実施の形態の半導体チップＣＰ１における、半導体基板ＳＢ１、素子分離部ＳＴＩ、ＭＩＳＦＥＴ１Ｑ、層間絶縁膜ＩＬ１ａ～ＩＬ５ａおよび配線Ｍ１ａ～Ｍ５ａと同様な構造である。
比較例１では、本実施の形態と異なり、インダクタＩＤ８が配線Ｍ１ｃと同じ配線層に形成され、インダクタＩＤ９が配線Ｍ５ｃと同じ配線層に形成されている。すなわち、インダクタＩＤ８およびインダクタＩＤ９は、互いに離間し、平面視において重なる位置に形成され、マイクロアイソレータを構成している。
ここで、比較例１において、製品の仕様によって、インダクタＩＤ８とインダクタＩＤ９との間の電位差が大きい場合、インダクタＩＤ８とインダクタＩＤ９との間の絶縁耐圧が不十分となる恐れがある。
そのような恐れを抑制するためには、比較例２に示されるように、配線層および層間絶縁膜を更に多層化することが考えられる。すなわち、比較例２では、比較例１の構造に加えて、層間絶縁膜ＩＬ６ｃ～ＩＬ８ｃおよび配線Ｍ６ｃ～Ｍ８ｃが形成されている。そして、インダクタＩＤ９が、配線Ｍ８ｃと同じ配線層に形成されている。このように、比較例２の構造は、比較例１と比較して、インダクタＩＤ８とインダクタＩＤ９との間の絶縁耐圧を向上させるという点において有効である。
しかしながら、配線層および層間絶縁膜を多層化したことによって、これらを構成する材料からの応力が大きくなる。例えば、比較例２のウェハＷＦ４の反りが、比較例１のウェハＷＦ３の反りよりも大きくなる問題が発生する。そうすると、例えば、多層配線層を形成する過程において、ウェハＷＦ４の反りが大きくなり過ぎて、インダクタＩＤ９を含む上層の配線Ｍ６ｃ～Ｍ８ｃおよび上層の層間絶縁膜ＩＬ６ｃ～ＩＬ８ｃを形成するために、ＣＶＤ装置またはスパッタリング装置へウェハＷＦ４を搬入できないという問題がある。また、仮に最上層にインダクタＩＤ９を形成できたとしても、大きな応力によって、層間絶縁膜ＩＬ１ｃ～ＩＬ８ｃ、および、ＭＩＳＦＥＴ３Ｑが形成されている半導体基板ＳＢ３にクラックなどが発生する恐れもある。従って、インダクタＩＤ８とインダクタＩＤ９との間の絶縁耐圧が劣化する、または、ＭＩＳＦＥＴ３Ｑの特性が変動するなどの不具合が生じる場合もある。
従って、比較例２の半導体チップＣＰ４のように、単に、配線層および層間絶縁膜を多層化するだけでは、上記のような種々の問題を解決する事が困難である。
また、図３に示されるように、比較例１の半導体チップＣＰ３では、インダクタＩＤ９と半導体基板ＳＢ３との間の沿面距離Ｌ２に関する問題がある。インダクタＩＤ９と半導体基板ＳＢ３との間の電位差が大きく、沿面距離Ｌ２が短い場合、例えば、層間絶縁膜ＩＬ５ｃの表面および半導体チップＣＰ３の側面を介して、絶縁破壊が発生する恐れがある。
絶縁破壊を抑制するためには、半導体チップＣＰ３の側面とインダクタＩＤ９と間の距離を長くし、沿面距離Ｌ２を長くすればよいが、その場合、半導体チップＣＰ３の配線のレイアウトの大幅な変更が必要となり、半導体チップＣＰ３のサイズが大きくなる。従って、そのような対策は、半導体チップＣＰ３の小型化の観点から好ましくない。
なお、このような沿面距離に関する問題は、インダクタＩＤ８とインダクタＩＤ９との間、および、インダクタＩＤ８と半導体基板ＳＢ３との間などにおいても、同様に発生している。また、比較例２の半導体チップＣＰ４も同様に、このような問題を有している。
＜半導体モジュールＭＪ１の主な特徴＞
上記の比較例１および比較例２が有する種々の問題を考慮して、本実施の形態の半導体モジュールＭＪ１では、図２に示されるように、半導体チップＣＰ１の多層配線層中にインダクタＩＤ１およびインダクタＩＤ２が形成されているのではなく、封止樹脂部ＭＲに埋め込まれた半導体チップＣＰ１の上層に再配線ＲＷ１～ＲＷ３が形成されている。そして、再配線ＲＷ１と同じ層にインダクタＩＤ１が形成され、再配線ＲＷ２と同じ層にインダクタＩＤ２が形成されている。
このため、半導体チップＣＰ１のサイズに律速されることなく、インダクタＩＤ１およびインダクタＩＤ２を配置することができる。すなわち、インダクタＩＤ１およびインダクタＩＤ２を、半導体チップＣＰ１の直上だけでなく、封止樹脂部ＭＲの直上にも形成させることが可能である。言い換えれば、インダクタＩＤ１およびインダクタＩＤ２は、少なくとも半導体チップＣＰ１の側面を覆っている封止樹脂部ＭＲに、平面視において重なる位置に形成されている。このため、インダクタＩＤ１およびインダクタＩＤ２のレイアウトは、半導体チップＣＰ１内の配線Ｍ１ａ～Ｍ５ａのレイアウトルールに依存しない。従って、本実施の形態の半導体モジュールＭＪ１では、半導体チップＣＰ１の小型化が阻害されることなく、インダクタＩＤ１およびインダクタＩＤ２を配置するための設計自由度を高めることができる。
また、図２に示されるように、本実施の形態では、インダクタＩＤ１およびインダクタＩＤ２を封止樹脂部ＭＲの直上にも形成することができるので、沿面距離Ｌ１を長く設定することができる。本実施の形態における沿面距離Ｌ１は、インダクタＩＤ１と、インダクタＩＤ１とは別の電位に接続されている配線Ｍ５ａとの距離として示されている。すなわち、図２における沿面距離Ｌ１は、絶縁膜ＩＦ２および絶縁膜ＩＦ１の界面、半導体モジュールＭＪ１の側面、絶縁膜ＩＦ１および封止樹脂部ＭＲの界面、並びに、絶縁膜ＩＦ１および層間絶縁膜ＩＬ５ａの界面に沿った距離である。
ここで、本実施の形態では、沿面距離Ｌ１のうち、絶縁膜ＩＦ２および絶縁膜ＩＦ１の界面の距離、並びに、絶縁膜ＩＦ１および封止樹脂部ＭＲの界面の距離を自由に設定できるため、水平方向における距離を長く設定できる。言い換えれば、インダクタＩＤ１と半導体モジュールＭＪ１の側面との間の距離を、配線Ｍ５ａと半導体チップＣＰ１との間の距離よりも長く設定できる。また、厚さ方向においては、絶縁膜ＩＦ１の厚さを調整することで、半導体モジュールＭＪ１の側面の長さを長く設定できる。従って、インダクタＩＤ１と配線Ｍ５ａとの間の絶縁破壊を抑制することができる。
図４は、本願発明者らの実験によって得られたデータを示している。図４に示されるように、比較例１の沿面距離Ｌ２は０．４ｍｍ程度であったのに対して、本実施の形態の沿面距離Ｌ１が２．１ｍｍ程度であった。このように、本実施の形態では、比較例１と比較して、半導体チップＣＰ１のサイズに律速されることなく沿面距離Ｌ１を設定することができるので、沿面距離に起因するインダクタＩＤ１と配線Ｍ５ａとの間の絶縁耐圧を向上させることができる。
なお、本実施の形態では、インダクタＩＤ１と、インダクタＩＤ１とは別の電位に接続されている配線Ｍ５ａとの間の沿面距離Ｌ２について例示したが、他の構成間についても同様の関係が成り立つ。例えば、インダクタＩＤ２とインダクタＩＤ１との間、インダクタＩＤ２と配線Ｍ５ａとの間、インダクタＩＤ２と半導体基板ＳＢ１との間、および、インダクタＩＤ１と半導体基板ＳＢ１の間との間など、各々の沿面距離も同様に長く設定できるので、これらの間の絶縁耐圧を向上させることができる。
また、本実施の形態では、インダクタＩＤ１とインダクタＩＤ２との間の距離は、絶縁膜ＩＦ２の厚さ（例えば１０～２０μｍ）を適宜変更することで、比較的容易に調整できる。このため、半導体チップＣＰ１の配線層および層間絶縁膜を多層化することに起因して、半導体チップＣＰ１を形成するためのウェハが反る問題、および、層間絶縁膜中にクラックが発生する問題などを発生させることなく、インダクタＩＤ１とインダクタＩＤ２との間の絶縁耐圧を向上させることができる。
以上のように、本実施の形態によれば、半導体モジュールＭＪ１の信頼性を向上させることができる。
＜半導体チップＣＰ１、ＣＰ２（ウェハＷＦ１、ＷＦ２）の製造方法＞
以下に、図５および図６を用いて、本実施の形態の半導体チップＣＰ１、ＣＰ２となる領域を複数有するウェハＷＦ１、ＷＦ２の製造方法を説明する。なお、ウェハＷＦ１、ＷＦ２の製造工程は、実際にはそれぞれ個別に行われる。しかしながら、ウェハＷＦ１、ＷＦ２の製造工程には、ほぼ同様の工程が多く含まれているので、以下の説明では、説明の簡略化のため、ウェハＷＦ１、ＷＦ２を同じ図面に図示し、共通する工程については一緒に説明する。
まず、図５に示されるように、ウェハＷＦ１、ＷＦ２の基礎となる半導体基板ＳＢ１、ＳＢ２を用意する。半導体基板ＳＢ１、ＳＢ２は、好ましくは１～１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。次に、フォトリソグラフィ法およびエッチング処理によって、半導体基板ＳＢ１、ＳＢ２に溝を形成する。次に、上記溝の内部を含む半導体基板ＳＢ１、ＳＢ２上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜を堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、上記絶縁膜を研磨することで、上記溝の外部の上記絶縁膜を除去する。このように、上記溝の内部に上記絶縁膜を埋め込むことで、素子分離部ＳＴＩが形成される。
次に、フォトリソグラフィ法およびイオン注入によって、半導体基板ＳＢ１、ＳＢ２に、ｐ型またはｎ型のウェル領域を形成する。次に、半導体基板ＳＢ１、ＳＢ２上にゲート絶縁膜およびゲート電極を形成し、その後、フォトリソグラフィ法およびイオン注入によって、半導体基板ＳＢ１、ＳＢ２にソース領域およびドレイン領域となる不純物領域を形成することで、半導体基板ＳＢ１、ＳＢ２にそれぞれＭＩＳＦＥＴ１Ｑ、２Ｑを形成する。
次に、図６に示されるように、半導体基板ＳＢ１上に、ＭＩＳＦＥＴ１Ｑを覆うように、層間絶縁膜ＩＬ１ａ～ＩＬ５ａおよび配線Ｍ１ａ～Ｍ５ａを形成し、半導体基板ＳＢ２上に、ＭＩＳＦＥＴ２Ｑを覆うように、層間絶縁膜ＩＬ１ｂ～ＩＬ５ｂおよび配線Ｍ１ｂ～Ｍ５ｂを形成する。
まず、半導体基板ＳＢ１、ＳＢ２上に、例えばＣＶＤ法によって、それぞれ層間絶縁膜ＩＬ１ａ、ＩＬ１ｂを形成する。次に、フォトリソグラフィ法およびエッチング処理によって、層間絶縁膜ＩＬ１ａ、ＩＬ１ｂにビアを形成し、その後、層間絶縁膜ＩＬ１ａ、ＩＬ１ｂに配線用の溝を形成する。次に、上記ビアおよび上記配線用の溝の各々の内部を含む層間絶縁膜ＩＬ１ａ、ＩＬ１ｂ上に、スパッタリング法またはＣＶＤ法によって、タンタル膜および窒化タンタル膜の積層膜からなるバリアメタル膜を形成する。次に、上記バリアメタル膜上に、例えばめっき法によって、例えば銅からなる導電性膜を堆積する。次に、ＣＭＰ法によって、上記導電性膜および上記バリアメタル膜を研磨することで、上記ビアおよび上記配線用の溝の各々の外部の上記導電性膜および上記バリアメタル膜を除去する。このように、上記ビアおよび上記配線用の溝の各々の内部に上記導電性膜および上記バリアメタル膜を埋め込むことで、プラグを有するデュアルダマシン構造の配線Ｍ１ａおよび配線Ｍ１ｂが形成される。
なお、配線Ｍ１ａおよび配線Ｍ１ｂは、デュアルダマシン構造でなく、プラグと配線部とが個別に形成されるダマシン構造であってもよい。すなわち、上記ビアの内部に上記導電性膜および上記バリアメタル膜を埋め込むことで、プラグを形成し、その後、上記配線用の溝の内部に上記導電性膜および上記バリアメタル膜を埋め込むことで、配線部となる配線Ｍ１ａおよび配線Ｍ１ｂを形成してもよい。
その後、層間絶縁膜ＩＬ１ａ、ＩＬ１ｂ上に、層間絶縁膜ＩＬ１ａ、ＩＬ１ｂの形成工程と同様な手法を用いて、層間絶縁膜ＩＬ２ａ～ＩＬ５ａ、ＩＬ２ｂ～ＩＬ５ｂを形成する。また、層間絶縁膜ＩＬ２ａ～ＩＬ５ａ、ＩＬ２ｂ～ＩＬ５ｂの各々には、配線Ｍ１ａ、Ｍ１ｂの形成工程と同様な手法を用いて、配線Ｍ２ａ～Ｍ５ａ、Ｍ２ｂ～Ｍ５ｂが形成される。
その後、ウェハＷＦ１、ＷＦ２をダイシング工程によって個片化することで、図１に示される半導体チップＣＰ１、ＣＰ２が複数取得される。以上により、半導体チップＣＰ１、ＣＰ２が準備される。
＜半導体モジュールＭＪ１の製造方法＞
以下に、図７～図１３を用いて、本実施の形態の半導体モジュールＭＪ１の製造方法を説明する。
まず、図７に示されるように、支持基板ＳＳと、支持基板ＳＳ上に形成（コーティング）された接着剤ＡＤとを準備する。接着剤ＡＤは、例えば両面テープである。次に、図６で製造された１つの半導体チップＣＰ１および１つの半導体チップＣＰ２を１セットとして、接着剤ＡＤ上に、複数セットの半導体チップＣＰ１および半導体チップＣＰ２を搭載する。接着剤ＡＤ上には、半導体チップＣＰ１および１つの半導体チップＣＰ２の各々の表面（配線Ｍ５ａ、Ｍ５ｂ）が張り付けられる。
次に、図８に示されるように、複数セットの半導体チップＣＰ１および半導体チップＣＰ２を覆うように、接着剤ＡＤ上に、封止樹脂部ＭＲを形成する。次に、ＣＭＰ法による研磨処理によって、封止樹脂部ＭＲを平坦化させる。
次に、図９に示されるように、接着剤ＡＤおよび支持基板ＳＳを除去する。この状態では、少なくとも半導体チップＣＰ１、ＣＰ２の各々の側面は封止樹脂部ＭＲによって覆われ、半導体チップＣＰ１、ＣＰ２の各々の裏面も封止樹脂部ＭＲによって覆われている。そして、半導体チップＣＰ１、ＣＰ２の各々の表面（配線Ｍ５ａ、Ｍ５ｂ）は、封止樹脂部ＭＲから露出している。
次に、図１０～図１２に示されるように、半導体チップＣＰ１、半導体チップＣＰ２および封止樹脂部ＭＲの各々の表面上に、絶縁膜ＩＦ１～ＩＦ３および再配線ＲＷ１～ＲＷ３をそれぞれ形成する。
まず、図１０に示されるように、配線Ｍ５ａ、Ｍ５ｂ、層間絶縁膜ＩＬ５ａ、ＩＬ５ｂおよび封止樹脂部ＭＲの各々の表面上に、例えば塗布法によって、絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えばポリイミドのような樹脂材料からなる有機絶縁膜である。次に、絶縁膜ＩＦ１の一部に対して感光処理および現像処理を行うことで、絶縁膜ＩＦ１に複数の開口部を形成する。これらの開口部では、配線Ｍ５ａ、Ｍ５ｂが露出している。なお、絶縁膜ＩＦ１が窒化シリコン膜などのような無機絶縁膜である場合には、フォトリソグラフィ技術およびドライエッチング処理を用いて、絶縁膜ＩＦ１に上記複数の開口部を形成する。
次に、絶縁膜ＩＦ１上、および、上記開口部において露出している配線Ｍ５ａ、Ｍ５ｂ上に、スパッタリング法によって、クロムなどからなるバリアメタル膜を形成し、上記バリアメタル膜上にシード層となる薄い銅膜を形成する。図１０では、バリアメタル膜およびシード層の積層膜を下地膜ＢＦとして図示している。次に、下地膜ＢＦを介して、前記絶縁膜ＩＦ１上に、複数の再配線ＲＷ１となる領域を開口する複数の開口部を有するレジストパターンＲＰを形成する。次に、レジストパターンＲＰの上記複数の開口部から露出している下地膜ＢＦの上記シード層上に、めっき法によって、例えば銅からなる導電性膜ＣＦを形成する。
次に、図１１に示されるように、アッシング処理によって、レジストパターンＲＰを除去し、続いて、ウェットエッチング処理などによって、導電性膜ＣＦから露出している下地膜ＢＦを除去する。なお、この状態で、下地膜ＢＦのうちシード層は導電性膜ＣＦに取り込まれている。このような工程によって、配線Ｍ５ａ、Ｍ５ｂに接続し、且つ、下地膜ＢＦおよび導電性膜ＣＦを有する複数の再配線ＲＷ１が形成される。本実施の形態では、複数の再配線ＲＷ１にはインダクタＩＤ１が含まれ、インダクタＩＤ１は、少なくとも半導体チップＣＰ１の側面を覆っている封止樹脂部ＭＲに、平面視において重なる位置に形成されている。
次に、図１２に示されるように、再配線ＲＷ１上および絶縁膜ＩＦ１上に、絶縁膜ＩＦ１と同様な手法を用いて、開口部を有する絶縁膜ＩＦ２を形成する。次に、上記開口部内を含む絶縁膜ＩＦ２上に、再配線ＲＷ１と同様な手法を用いて、再配線ＲＷ２を形成する。本実施の形態では、複数の再配線ＲＷ２の一部にはインダクタＩＤ２が含まれ、インダクタＩＤ２は、少なくとも半導体チップＣＰ１の側面を覆っている封止樹脂部ＭＲに、平面視において重なる位置に形成されている。
次に、再配線ＲＷ２上および絶縁膜ＩＦ２上に、絶縁膜ＩＦ２と同様な手法を用いて、開口部を有する絶縁膜ＩＦ３を形成する。次に、上記開口部内を含む絶縁膜ＩＦ３上に、再配線ＲＷ２と同様な手法を用いて、再配線ＲＷ３（パッド電極ＰＡＤ１、ＰＡＤ２）を形成する。
次に、図１３に示されるように、１つの半導体チップＣＰ１および１つの半導体チップＣＰ２が１セットとなるように、絶縁膜ＩＦ１～ＩＦ３および封止樹脂部ＭＲをダイシング工程によって分断する。これにより、図２に示される半導体モジュールＭＪ１が複数取得される。
（実施の形態２）
以下に、実施の形態２の半導体モジュールＭＪ２を、図１４を用いて説明する。なお、以下では、実施の形態１の半導体モジュールＭＪ１との相違点を主に説明する。
実施の形態１では、インダクタＩＤ１およびインダクタＩＤ２は、それぞれ再配線ＲＷ１および再配線ＲＷ２と同じ層に形成され、平面視において重なる位置に配置されていた。
図１４に示されるように、実施の形態２では、インダクタＩＤ３およびインダクタＩＤ４は、再配線ＲＷ１と同じ層に形成されている。このため、実施の形態２では、絶縁膜ＩＦ２および再配線ＲＷ２の形成が省略されている。また、インダクタＩＤ４の平面サイズは、インダクタＩＤ３の平面サイズよりも大きい。
実施の形態２においても、実施の形態１と同様に、インダクタＩＤ３およびインダクタＩＤ４は、少なくとも半導体チップＣＰ１の側面を覆う封止樹脂部ＭＲに、平面視において重なる位置に形成されている。従って、半導体チップＣＰ１のサイズに律速されることなく、且つ、半導体チップＣＰ１内の配線Ｍ１ａ～Ｍ５ａのレイアウトルールに依存することなく、インダクタＩＤ３およびインダクタＩＤ４を配置することができる。従って、半導体チップＣＰ１の小型化が阻害されることなく、インダクタＩＤ３およびインダクタＩＤ４を配置するための設計自由度を高めることができる。
また、半導体チップＣＰ１のサイズに律速されないため、インダクタＩＤ３およびインダクタＩＤ４の各々の平面サイズを、半導体チップＣＰ１の平面サイズよりも大きくすることが可能となる。従って、インダクタＩＤ３およびインダクタＩＤ４の設計自由度を更に高めることができる。
また、実施の形態２の沿面距離Ｌ１は、実施の形態１の沿面距離Ｌ１と同様に設定できるので、インダクタＩＤ３と配線Ｍ５ａとの間、または、インダクタＩＤ４と配線Ｍ５ａとの間の絶縁破壊を抑制することができる。
また、実施の形態２では、インダクタＩＤ３とインダクタＩＤ４との間には絶縁膜ＩＦ３が形成されているため、インダクタＩＤ１とインダクタＩＤ２との間の距離を適宜調整することで、両者の間の絶縁耐圧を容易に向上させることができる。
以上のように、実施の形態２においても、半導体モジュールＭＪ２の信頼性を向上させることができる。
なお、実施の形態２の半導体モジュールＭＪ２では、絶縁膜ＩＦ２および再配線ＲＷ２の形成を省略したが、これらが形成されていてもよい。その場合、インダクタＩＤ３およびインダクタＩＤ４は、再配線ＲＷ１と同じ層に形成されていてもよいし、再配線ＲＷ２と同じ層に形成されていてもよい。
（実施の形態３）
以下に、実施の形態３の半導体モジュールＭＪ３を、図１５を用いて説明する。なお、以下では、実施の形態２の半導体モジュールＭＪ２との相違点を主に説明する。
図１５に示されるように、実施の形態３でも実施の形態２と同様に、絶縁膜ＩＦ２および再配線ＲＷ２の形成が省略されている。そして、インダクタＩＤ５が、再配線ＲＷ１と同じ層に形成されている。半導体モジュールＭＪ３の外部には、電力線ＥＰＬが配置されており、図１４には、電力線ＥＰＬからの磁力線（磁気）ＭＬが破線で示されている。
実施の形態３のインダクタＩＤ５は、電力線ＥＰＬからの磁気を検知するために使用され、磁気センサ（電力メータ）用の電気回路の一部を構成している。インダクタＩＤ５は、再配線ＲＷ１に接続されており、ＭＩＳＦＥＴ１Ｑに電気的に接続されている。実施の形態３では、ＭＩＳＦＥＴ１Ｑが磁気センサ用の電気回路の一部を構成している。このため、半導体モジュールＭＪ３では、半導体チップＣＰ２は必須ではなく、少なくともインダクタＩＤ５と半導体チップＣＰ１とを備えていれば、半導体モジュールＭＪ３を磁気センサとして機能させることができる。
実施の形態３においても、実施の形態１および実施の形態２と同様に、半導体チップＣＰ１の小型化が阻害されることなく、インダクタＩＤ５を配置するための設計自由度を高めることができ、半導体モジュールＭＪ３の信頼性を向上させることができる。
更に、インダクタＩＤ５の平面サイズは、半導体チップＣＰ１の平面サイズよりも大きい。このため、実施の形態３の半導体モジュールＭＪ３では、半導体チップＣＰ１の内部に磁気センサ用のインダクタが形成されている場合と比較して、電力線ＥＰＬからの磁気の感度を高めることができる。
（実施の形態４）
以下に、実施の形態４の半導体モジュールＭＪ４を、図１６を用いて説明する。なお、以下では、実施の形態３半導体モジュールＭＪ３との相違点を主に説明する。
図１６に示されるように、実施の形態４では、インダクタＩＤ６およびインダクタＩＤ７は、それぞれ、再配線ＲＷ１と同じ層に個別に形成され、半導体モジュールＭＪの外部からの磁気を検知するために使用され、磁気センサ（電力メータ）用の電気回路の一部を構成している。
インダクタＩＤ６およびインダクタＩＤ７は、それぞれ再配線ＲＷ１および配線Ｍ１ａ～Ｍ５ａを介してＭＩＳＦＥＴ１Ｑに電気的に接続されている。実施の形態４では、インダクタＩＤ６およびインダクタＩＤ７には、それぞれ別のＭＩＳＦＥＴ１Ｑが電気的に接続され、各々が磁気センサ用の電気回路の一部を構成している。そして、これらのＭＩＳＦＥＴ１Ｑ、インダクタＩＤ６およびインダクタＩＤ７によって、差動型の磁気センサ（電力メータ）が構成されている。このため、磁気センサの感度を高めることができ、Ｓ／Ｎ比（ＳＮＲ：Signal to Noise Ratio）を向上させることができる。
以上、本願発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
１Ｑ～３Ｑ ＭＩＳＦＥＴ
ＡＤ 接着剤
ＢＦ 下地膜
ＣＦ 導電性膜
ＣＰ１～ＣＰ４ 半導体チップ
ＥＰＬ 電力線
ＩＤ１～ＩＤ９ インダクタ（コイル）
ＩＦ１～ＩＦ３ 絶縁膜
ＩＬ１ａ～ＩＬ５ａ、ＩＬ１ｂ～ＩＬ５ｂ、ＩＬ１ｃ～ＩＬ８ｃ 層間絶縁膜
Ｌ１、Ｌ２ 沿面距離
Ｍ１ａ～Ｍ５ａ、Ｍ１ｂ～Ｍ５ｂ、Ｍ１ｃ～Ｍ８ｃ 配線
ＭＪ１～ＭＪ４ 半導体モジュール
ＭＬ 磁力線（磁気）
ＭＲ 封止樹脂部
ＰＡＤ１、ＰＡＤ２ パッド電極
ＲＰ レジストパターン
ＲＷ１～ＲＷ３ 再配線
ＳＢ１～ＳＢ３ 半導体基板
ＳＳ 支持基板
ＳＴＩ 素子分離部
ＷＦ１～ＷＦ４ ウェハ

Claims (19)

  1. 第１半導体基板、前記第１半導体基板の上方に形成された第１多層配線層、および、前記第１多層配線層の最上層に形成された第１配線を備える第１半導体チップと、
    前記第１配線が露出するように、少なくとも前記第１半導体チップの側面を覆う封止樹脂部と、
    前記第１配線の上層に形成され、且つ、前記第１半導体チップの前記側面を覆っている前記封止樹脂部に平面視において重なる位置に形成された第１インダクタと、
    を有する、半導体モジュール。
  2. 請求項１記載の半導体モジュールにおいて、
    前記第１インダクタと前記半導体モジュールの側面との間の距離は、前記第１配線と前記第１半導体チップの前記側面までの距離よりも長い、半導体モジュール。
  3. 請求項１記載の半導体モジュールにおいて、
    前記第１インダクタは、前記第１半導体チップに平面視において重なる位置にも形成されている、半導体モジュール。
  4. 請求項１記載の半導体モジュールにおいて、
    前記第１半導体チップは、前記第１多層配線層の下方の前記第１半導体基板に形成され、且つ、前記第１インダクタに電気的に接続された第１半導体素子を更に備える、半導体モジュール。
  5. 請求項４記載の半導体モジュールにおいて、
    第２半導体基板、前記第２半導体基板に形成された第２半導体素子、前記第２半導体素子の上方に形成された第２多層配線層、および、前記第２多層配線層の最上層に形成された第２配線を備える第２半導体チップと、
    前記第１配線および前記第２配線の上層に形成された第１再配線と、
    前記第１再配線の上層に形成された第２再配線と、
    を更に有し、
    前記第２配線が露出するように、少なくとも前記第２半導体チップの側面は、前記封止樹脂部によって覆われ、
    前記第１インダクタは、前記第１再配線と同じ層に形成され、
    前記第１インダクタとは別の第２インダクタが、前記第２再配線と同じ層に形成され、且つ、前記第１インダクタに平面視において重なる位置に形成され、
    前記第２インダクタと前記第２半導体素子とは、電気的に接続されている、半導体モジュール。
  6. 請求項４記載の半導体モジュールにおいて、
    第２半導体基板、前記第２半導体基板に形成された第２半導体素子、前記第２半導体素子の上方に形成された第２多層配線層、および、前記第２多層配線層の最上層に形成された第２配線を備える第２半導体チップと、
    前記第１配線および前記第２配線の上層に形成された第１再配線と、
    を更に有し、
    前記第２配線が露出するように、少なくとも前記第２半導体チップの側面は、前記封止樹脂部によって覆われ、
    前記第１インダクタは、前記第１再配線と同じ層に形成され、
    前記第１インダクタとは別の第２インダクタが、前記第１再配線と同じ層に形成され、且つ、前記第２半導体素子に電気的に接続されている、半導体モジュール。
  7. 請求項６記載の半導体モジュールにおいて、
    前記第１インダクタおよび前記第２インダクタの各々の平面サイズは、前記第１半導体チップの平面サイズよりも大きい、半導体モジュール。
  8. 請求項４記載の半導体モジュールにおいて、
    前記第１インダクタおよび前記第１半導体素子は、前記半導体モジュールの外部からの磁気を検知するための磁気センサ用の電気回路の一部を構成している、半導体モジュール。
  9. 請求項８記載の半導体モジュールにおいて、
    前記第１インダクタの平面サイズは、前記第１半導体チップの平面サイズよりも大きい、半導体モジュール。
  10. 請求項４記載の半導体モジュールにおいて、
    前記第１配線の上層に形成され、且つ、前記第１インダクタとは別の第２インダクタを更に有し、
    前記第１半導体チップは、前記第１半導体基板に形成され、前記第２インダクタに電気的に接続され、且つ、前記第１半導体素子とは別の第３半導体素子を更に備え、
    前記第１インダクタ、前記第１半導体素子、前記第２インダクタおよび前記第３半導体素子は、前記半導体モジュールの外部からの磁気を検知するための差動型の磁気センサ用の電気回路の一部を構成している、半導体モジュール。
  11. （ａ）第１半導体基板、前記第１半導体基板の上方に形成された第１多層配線層、および、前記第１多層配線層の最上層に形成された第１配線を備える第１半導体チップを準備する工程、
    （ｂ）前記第１配線が露出するように、少なくとも前記第１半導体チップの側面を覆う封止樹脂部を形成する工程、
    （ｃ）前記封止樹脂部上、および、前記第１配線を含む前記第１半導体チップの表面上に、第１絶縁膜を形成する工程、
    （ｄ）前記第１絶縁膜上に、複数の第１開口部を有する第１レジストパターンを形成する工程、
    （ｅ）めっき法によって、前記複数の第１開口部内に、それぞれ第１導電性膜を形成する工程、
    （ｆ）前記（ｅ）工程後、前記第１レジストパターンを除去し、それぞれ前記第１導電性膜を有する複数の第１再配線を形成する工程、
    を有し、
    前記複数の第１再配線の一部には、第１インダクタが含まれ、
    前記第１インダクタは、前記第１半導体チップの前記側面を覆っている前記封止樹脂部に平面視において重なる位置に形成されている、半導体モジュールの製造方法。
  12. 請求項１１記載の半導体モジュールの製造方法において、
    前記（ａ）工程は、
    （ａ１）前記第１半導体基板上に、第１層間絶縁膜を形成する工程、
    （ａ２）前記第１層間絶縁膜に、第１溝を形成する工程、
    （ａ３）前記第１溝の内部を含む前記第１層間絶縁膜上に、第２導電性膜を形成する工程、
    （ａ４）前記第１溝の外部の前記第２導電性膜を研磨することで、前記第１溝の内部に前記第２導電性膜を有する前記第１配線を形成する工程、
    を有し、
    前記第１インダクタと前記半導体モジュールの側面との間の距離は、前記第１配線と前記第１半導体チップの前記側面までの距離よりも長い、半導体モジュールの製造方法。
  13. 請求項１１記載の半導体モジュールの製造方法において、
    前記第１インダクタは、前記第１半導体チップに平面視において重なる位置にも形成されている、半導体モジュールの製造方法。
  14. 請求項１１記載の半導体モジュールの製造方法において、
    前記（ｂ）工程は、
    （ｂ１）支持基板と、前記支持基板上に形成された接着剤とを準備する工程、
    （ｂ２）前記第１半導体チップの前記表面が前記接着剤に張り付けられるように、前記接着剤上に前記第１半導体チップを搭載する工程、
    （ｂ３）前記（ｂ２）工程後、前記第１半導体チップの前記側面および裏面を覆うように、前記封止樹脂部を形成する工程、
    （ｂ４）前記（ｂ３）工程後、前記接着剤および前記支持基板を除去する工程、
    を有する、半導体モジュールの製造方法。
  15. 請求項１１記載の半導体モジュールの製造方法において、
    前記第１半導体チップは、前記第１多層配線層の下方の前記第１半導体基板に形成され、且つ、前記第１インダクタに電気的に接続された第１半導体素子を更に備える、半導体モジュールの製造方法。
  16. 請求項１５記載の半導体モジュールの製造方法において、
    前記第１インダクタの平面サイズは、前記第１半導体チップの平面サイズよりも大きい、半導体モジュールの製造方法。
  17. 請求項１５記載の半導体モジュールの製造方法において、
    （ｇ）前記（ｆ）工程後、前記第１インダクタを含む前記複数の第１再配線上、および、第１絶縁膜上に、第２絶縁膜を形成する工程、
    （ｈ）前記第２絶縁膜上に、複数の第２開口部を有する第２レジストパターンを形成する工程、
    （ｉ）めっき法によって、前記複数の第２開口部内に、それぞれ第２導電性膜を形成する工程、
    （ｊ）前記（ｉ）工程後、前記第２レジストパターンを除去し、それぞれ前記第２導電性膜を有する複数の第２再配線を形成する工程、
    を更に有し、
    前記複数の第２再配線の一部には、第２インダクタが含まれ、
    前記第２インダクタは、前記第１インダクタに平面視において重なる位置に形成され、
    前記（ａ）工程では、第２半導体基板、前記第２半導体基板に形成された第２半導体素子、前記第２半導体素子の上方に形成された第２多層配線層、および、前記第２多層配線層の最上層に形成された第２配線を備える第２半導体チップも準備され、
    前記（ｂ）工程では、前記第２配線が露出するように、少なくとも前記第２半導体チップの側面は、前記封止樹脂部によって覆われ、
    前記第２インダクタと前記第２半導体素子とは、電気的に接続されている、半導体モジュールの製造方法。
  18. 請求項１５記載の半導体モジュールの製造方法において、
    前記複数の第１再配線には、前記第１インダクタとは別の第２インダクタが含まれ、
    前記（ａ）工程では、第２半導体基板、前記第２半導体基板に形成された第２半導体素子、前記第２半導体素子の上方に形成された第２多層配線層、および、前記第２多層配線層の最上層に形成された第２配線を備える第２半導体チップも準備され、
    前記（ｂ）工程では、前記第２配線が露出するように、少なくとも前記第２半導体チップの側面は、前記封止樹脂部によって覆われ、
    前記第２インダクタと前記第２半導体素子とは、電気的に接続されている、半導体モジュールの製造方法。
  19. 請求項１５記載の半導体モジュールの製造方法において、
    前記複数の第１再配線には、前記第１インダクタとは別の第２インダクタが含まれ、
    前記第１半導体チップは、前記第１半導体基板に形成され、且つ、前記第１半導体素子とは別の第３半導体素子を更に備え、
    前記第２インダクタと前記第３半導体素子とは、電気的に接続されている、半導体モジュールの製造方法。
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