JP2003078023A - 半導体チップ及びこれを用いた半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ノイズによる誤作動や通信特性の劣化を生じ
にくい再配線層一体形の半導体チップを提供すること、
通信特性が良好な半導体装置を提供すること。 【解決手段】 絶縁層２を介して回路形成面１ａ上に再
配線層３を形成し、当該再配線層３をもってアンテナコ
イル４を形成する。アンテナコイル４は、回路形成面１
ａに形成されたアナログ回路２１を避けて、その周辺部
分に形成する。アナログ回路２１は、半導体チップ１Ａ
に形成されるべき全てのアナログ回路を集約化したもの
であっても良いし、例えば前記電源回路、演算増幅器、
比較増幅器、ＲＦ受信部、ＲＦ送信部及びＲＦシンセサ
イザ部、それにメモリ部の一部を構成する電圧昇圧回路
や増幅回路などのようにノイズの影響を特に受けやすい
アナログ回路の１つであっても良い。また、半導体チッ
プ１Ａに形成されるアナログ回路の一部に備えられたコ
イルであっても良い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁層を介して回
路形成面上に再配線層が一体に形成された半導体チップ
と、当該半導体チップを搭載した半導体装置とに係り、
特に、前記再配線層の配列に関する。

【０００２】

【従来の技術】半導体チップが搭載されたカード形、タ
グ形又はコイン形などの半導体装置は、豊富な情報量と
高いセキュリティ性能を備えていることから、交通、流
通及び情報通信等の分野で普及が進んでいる。中でも、
近年開発された非接触通信式の半導体装置は、基体に外
部端子を設けず、リーダライタからの電力の受給とリー
ダライタとの間の信号の送受信とを無線によって行うの
で、接触式の半導体装置のように外部端子の損壊という
ことが本質的になく、保存等の取り扱いが容易で長期間
の使用に耐え、かつ、データの改ざんが行われにくくよ
り一層セキュリティ性能に優れるという特徴を有してお
り、今後より広範囲な分野への普及が予想されている。

【０００３】従来より、この種の非接触式半導体装置に
搭載される半導体チップとしては、外部装置からの電源
の受給及び外部装置との間の信号の送受信を非接触で行
うための非接触通信用のアンテナコイルを有しないもの
が用いられていたが、近年、図１６及び図１７に示すよ
うに、絶縁層２を介して回路形成面上に再配線層３が形
成され、当該再配線層３をもってアンテナコイル４が一
体に形成されたコイルオンチップタイプの半導体チップ
１が提案されている。

【０００４】コイルオンチップタイプの半導体チップ１
を用いると、アンテナコイルを別途用意する必要がな
く、アンテナコイルと半導体チップとの接続や当該接続
部の保護処理等が不要になるので、非接触式半導体装置
の製造を容易化でき、その低コスト化を図ることができ
る。

【０００５】また、近年においては、非接触式又は接触
式を問わず、半導体装置に搭載される半導体チップとし
て、図１８及び図１９に示すように、外周に沿って複数
個の入出力端子（パッド）５が形成された半導体チップ
の回路形成面に絶縁層２を介して再配線層３が形成さ
れ、当該再配線層３をもって、一端が前記入出力端子５
に接続され、他端にバンプ７が形成され、半導体チップ
の全面にレイアウトされたバンプ設定用配線６が形成さ
れたチップスケールパッケージ（以下、「ＣＳＰ」と略
称する。）タイプの半導体チップ８が提案されている。

【０００６】当該ＣＳＰタイプの半導体チップ８を用い
ると、バンプ７を半導体チップ８上の全面に自由にレイ
アウトすることができるので、外周に沿って形成された
入出力端子５にバンプ７を形成する場合に比べてバンプ
７の配列ピッチ及びバンプサイズを大きくすることがで
き、入出力端子５の多端子化と半導体チップのフリップ
チップ実装の容易化等を図ることができる。

【０００７】

【発明が解決しようとする課題】ところで、半導体装置
に適用される半導体チップの回路形成面には、図１６及
び図１８に示すように、電源回路１１と、演算増幅器
（オペアンプ）１２と、比較増幅器（コンパレータ）１
３と、ＲＦ受信部１４と、ＲＦ送信部１５と、ＲＦシン
セサイザ部１６と、論理部１７と、メモリ部１８などが
ブロック分けして形成されており、より高いセキュリテ
ィ性能が要求される場合には、マイクロプロセッサが内
蔵される場合もある。前記電源回路１１、演算増幅器１
２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５
及びＲＦシンセサイザ部１６は、ほとんどがアナログ回
路で構成され、メモリ部１８もメモリ素子としてＥＥＰ
ＲＯＭなどを用いる場合には、一部に電圧昇圧回路や増
幅回路等のアナログ回路が存在する。これに対して、論
理部１７は、ほとんどがデジタル回路で構成される。な
お、従来より知られている半導体装置搭載用の半導体チ
ップには、前記アナログ回路の一部にコイル部を備えた
ものもある。

【０００８】再配線層３が一体に形成されたコイルオン
チップタイプの半導体チップ１及びＣＳＰタイプの半導
体チップ８においては、比較的高い誘電率を有する絶縁
層２を介して半導体チップ１，８の回路形成面と再配線
層３とが近接して配置されるので、図２０に模式的に示
すように、回路形成面に形成された回路と再配線層３と
の間に寄生容量Ｃが形成される。

【０００９】然るに、従来のコイルオンチップタイプの
半導体チップ１及びＣＳＰタイプの半導体チップ８にお
いては、アナログ回路の形成部に寄生容量Ｃが生成され
た場合の悪影響について、何らの考慮もされておらず、
図１６乃至図１９に示すように、アンテナコイル４又は
バンプ設定用配線５がアナログ回路の形成部と対向する
位置にも形成されている。

【００１０】このため、従来のコイルオンチップタイプ
の半導体チップ１及びＣＳＰタイプの半導体チップ８
は、回路形成面に形成されたアナログ回路と再配線層３
との間に寄生容量Ｃが形成され、再配線層３に発生した
起電力（交流）と寄生容量Ｃとが結合して静電誘導ノイ
ズを生じ、さらには、当該静電誘導ノイズに起因してク
ロストークノイズ、リンギング（ＬＣ共振ずれ）及び電
源ノイズ等が発生することから、誤作動や通信特性の劣
化を生じやすいという問題がある。

【００１１】また、従来のコイルオンチップタイプの半
導体チップ１及びＣＳＰタイプの半導体チップ８は、回
路形成面と再配線層３とが絶縁層２を介して対向に配置
されているので、回路形成面に形成された各回路に電磁
誘導ノイズも発生しやすく、これに起因する誤作動や通
信特性の劣化も生じやすい。

【００１２】前記静電誘導ノイズ又は電磁誘導ノイズに
起因するクロストークノイズ、リンギング及び電源ノイ
ズ等のノイズは、前記電源回路１１、演算増幅器１２、
比較増幅器１３、ＲＦ受信部１４、ＲＦ送信部１５及び
ＲＦシンセサイザ部１６などのアナログ回路、特に、微
小な電圧波形を取り扱う演算増幅器１２及び比較増幅器
１３や、微小な信号を取り扱うメモリ部１８に備えられ
た電圧昇圧回路及び増幅回路、それにコイル等に大きな
影響を与える。また、これらのノイズは、取り扱う電圧
波形や信号の周波数が高い回路ほど大きな悪影響を及ぼ
すので、例えば携帯電話等に適用される高周波対応の半
導体チップにおいては、特に前記ノイズの発生を抑制す
る必要がある。

【００１３】本発明は、かかる課題を解決するためにな
されたものであって、その課題とするところは、ノイズ
による誤作動や通信特性の劣化を生じにくい再配線層一
体形の半導体チップを提供すること、及び、通信特性が
良好な半導体装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明は、前記課題を解
決するため、半導体チップに関しては、絶縁層を介し
て、ディジタル回路とアナログ回路を有する回路形成領
域に再配線層を重ねて一体形成してなる半導体チップに
おいて、前記回路形成領域に形成されたノイズの影響を
受けやすいアナログ回路の全部又は一部と前記再配線層
に形成された配線とを前記絶縁層を介して重なり合わな
いように配列するという構成にした。

【００１５】このように、半導体チップの回路形成面に
形成されたアナログ回路と再配線層とを絶縁層を介して
重なり合わないように配列すると、アナログ回路と再配
線層との間に寄生容量が形成されないので、アナログ回
路に作用する静電容量ノイズの発生を防止することがで
きる。また、アナログ回路と再配線層とが対向に配置さ
れないので、アナログ回路に作用する電磁誘導ノイズの
発生を防止することができる。よって、これら静電誘導
ノイズ又は電磁誘導ノイズに起因するクロストークノイ
ズ、リンギング及び電源ノイズ等の発生が防止され、高
周波対応の再配線層一体形半導体チップについても、ノ
イズに起因する誤作動や通信特性の劣化を解消すること
ができる。なお、回路形成面に形成された全てのアナロ
グ回路について再配線層を重なり合わないように配列し
なくとも、ノイズの影響を特に受けやすいアナログ回路
について再配線層を重なり合わないように配列すれば、
実用上ノイズに起因する誤作動や通信特性の劣化が問題
になることはない。また、デジタル回路はアナログ回路
に比べてノイズの影響を受けにくいので、回路形成面に
形成されたデジタル回路上に絶縁層を介して再配線層を
重なり合わせても、再配線層一体形の半導体チップに誤
作動を生じたり通信特性の劣化を生じることはない。

【００１６】また、本発明は、半導体チップに関して、
絶縁層を介して、ディジタル回路とアナログ回路を有す
る回路形成領域に再配線層を重ねて一体形成してなる半
導体チップにおいて、前記回路形成領域に形成されたノ
イズの影響を受けやすい電源回路、演算増幅器、比較増
幅器、ＲＦ受信部、ＲＦ送信部及びＲＦシンセサイザ部
のうちの少なくともいずれか１つと前記再配線層に形成
された配線とを前記絶縁層を介して重なり合わないよう
に配列するという構成にした。

【００１７】前記したように、回路形成面に形成された
電源回路、演算増幅器、比較増幅器、ＲＦ受信部、ＲＦ
送信部及びＲＦシンセサイザ部は、ほとんどがノイズの
影響を受けやすいアナログ回路をもって構成される。し
たがって、これらの各回路ブロックと再配線層とを絶縁
層を介して重なり合わないように配列すれば、各回路ブ
ロックについて、静電誘導ノイズ又は電磁誘導ノイズに
起因するクロストークノイズ、リンギング及び電源ノイ
ズ等の発生を防止することができ、ノイズに起因する誤
作動や通信特性の劣化を解消することができる。

【００１８】また、本発明は、半導体チップに関して、
絶縁層を介して、ディジタル回路とアナログ回路を有す
る回路形成領域に再配線層を重ねて一体形成してなる半
導体チップにおいて、前記回路形成領域に形成されたノ
イズの影響を受けやすいコイルと前記再配線層に形成さ
れた配線とを前記絶縁層を介して重なり合わないように
配列するという構成にした。

【００１９】かように、回路形成面にコイルが形成され
た半導体チップについて、当該コイルと再配線層とを絶
縁層を介して重なり合わないように配列すると、コイル
に静電誘導ノイズや電磁誘導ノイズが作用しにくく、リ
ンギング等の発生を防止することができるので、ノイズ
に起因する誤作動や通信特性の劣化を解消することがで
きる。

【００２０】また、本発明は、半導体チップに関して、
前記再配線層に形成された配線をもって、一端が前記回
路形成領域に形成された入出力端子に接続され、他端に
バンプが形成されたバンプ設定用配線を形成するという
構成にした。

【００２１】かように、再配線層をもってバンプ設定用
配線を形成すると、耐ノイズ性に優れたＣＳＰタイプの
半導体チップを得ることができるので、多端子にして耐
ノイズ性に優れた半導体装置を得ることができる。

【００２２】また、本発明は、半導体チップに関して、
前記回路形成領域に形成された回路が、ＣＭＯＳ技術に
より形成された無線通信回路であるという構成にした。

【００２３】本願出願人は、実験により、ＣＭＯＳ技術
で製造された無線チップは、Ｓｉバイポーラ技術で製造
されたトランジスタに比べて個々のトランジスタ特性の
ばらつきが大きく、浮遊容量などの影響によってダイナ
ミックレンジなどの特性が劣化しやすいことから、アナ
ログ回路上に再配線層が形成された場合の影響が大きい
という事実を知得した。シュミレーションによると、ア
ナログ回路上の再配線による無線通信特性への影響は、
Ｓｉバイポーラ技術を用いた場合と比較して、２〜８倍
にもなることが確認された。したがって、ＣＭＯＳ技術
により回路形成面に無線通信回路が形成された半導体チ
ップについて、アナログ回路上に再配線層が形成されな
いように再配線層を配列することにより、再配線層の影
響を特に受けやすいこの種の半導体チップの通信特性の
劣化を防止することができる。

【００２４】また、本発明は、半導体チップに関して、
前記回路形成領域に形成された回路が、外部装置との間
で８００ＭＨｚ以上の周波数の信号を送信、受信又は送
受信する無線通信回路であるという構成にした。

【００２５】本願出願人は、実験により、アナログ回路
上の再配線による無線通信特性への影響は、無線通信の
ための周波数に依存し、周波数が８００ＭＨｚ以上にな
ると急激に通信特性が劣化するという事実を知得した。
これは、再配線内を流れる電流が、数ＭＨｚ程度の低周
波数を送受信する場合には再配線の中心付近を流れるの
に対して、８００ＭＨｚ以上の高周波数になると再配線
の表層を流れる表皮効果によるためと考えられる。表皮
効果による回路への影響は、ノイズによるエラーレート
の上昇や通信距離の急激な減少、ひいては通信不能に原
因にもなる。したがって、８００ＭＨｚ以上の周波数の
信号を送信、受信又は送受信する無線通信回路が形成さ
れた半導体チップについて、アナログ回路上に再配線層
が形成されないように再配線層を配列することにより、
再配線層の影響を特に受けやすいこの種の半導体チップ
の通信特性の劣化を防止することができる。

【００２６】一方、本発明は、前記の課題を解決するた
め、半導体装置に関しては、所定寸法及び所定形状の基
体に半導体チップを搭載してなる半導体装置において、
前記半導体チップとして、絶縁層を介して、ディジタル
回路とアナログ回路を有する回路形成領域に再配線層が
重ねて一体形成され、かつ、前記回路形成領域に形成さ
れたノイズの影響を受けやすいアナログ回路の全部又は
一部と前記再配線層に形成された配線とが前記絶縁層を
介して重なり合わないように配列された半導体チップを
搭載するという構成にした。

【００２７】かように、回路形成面に形成されたアナロ
グ回路と再配線層とが絶縁層を介して重なり合わないよ
うに配列された半導体チップを搭載すると、半導体チッ
プのアナログ回路に静電誘導ノイズや電磁誘導ノイズに
起因する誤作動や通信特性の劣化が生じないので、通信
特性が良好な半導体装置を得ることができる。

【００２８】また、本発明は、半導体装置に関して、所
定寸法及び所定形状の基体に半導体チップを搭載してな
る半導体装置において、前記半導体チップとして、絶縁
層を介して、ディジタル回路とアナログ回路を有する回
路形成領域に再配線層が重ねて一体形成され、かつ、前
記回路形成領域に形成されたノイズの影響を受けやすい
電源回路、演算増幅器、比較増幅器、ＲＦ受信部、ＲＦ
送信部及びＲＦシンセサイザ部のうちの少なくともいず
れか１つと前記再配線層に形成された配線とが前記絶縁
層を介して重なり合わないように配列された半導体チッ
プを搭載するという構成にした。

【００２９】かように、回路形成面に形成された電源回
路、演算増幅器、比較増幅器、ＲＦ受信部、ＲＦ送信部
及びＲＦシンセサイザ部のうちの少なくともいずれか１
つと再配線層とが絶縁層を介して重なり合わないように
配列された半導体チップを搭載すると、ノイズの悪影響
を最も強く受けやすいこれらの回路に静電誘導ノイズや
電磁誘導ノイズに起因する誤作動や通信特性の劣化が生
じないので、通信特性が良好な半導体装置を得ることが
できる。

【００３０】また、本発明は、半導体装置に関して、所
定寸法及び所定形状の基体に半導体チップを搭載してな
る半導体装置において、前記半導体チップとして、絶縁
層を介して、ディジタル回路とアナログ回路を有する回
路形成面上に再配線層が重ねて一体形成され、かつ、前
記回路形成面に形成されたノイズの影響を受けやすいコ
イルと前記再配線層に形成された配線とが前記絶縁層を
介して重なり合わないように配列された半導体チップを
搭載するという構成にした。

【００３１】かように、回路形成面に形成されたコイル
と再配線層とが絶縁層を介して重なり合わないように配
列された半導体チップを搭載すると、ノイズの悪影響を
強く受けやすいコイルに静電誘導ノイズや電磁誘導ノイ
ズが作用しないので、通信特性が良好な半導体装置を得
ることができる。

【００３２】

【発明の実施の形態】〈半導体チップの第１例〉本発明
に係る半導体チップの第１例を、図１及び図２に基づい
て説明する。図１は第１実施形態例に係る半導体チップ
１Ａの平面図であり、図２は図１のＡ−Ａ断面図であ
る。

【００３３】本例の半導体チップ１Ａは、コイルオンチ
ップタイプの半導体チップであって、図１及び図２に示
すように、絶縁層２を介して回路形成面１ａ上に再配線
層３が形成され、当該再配線層３をもってアンテナコイ
ル４が一体に形成されている。そして、本例の半導体チ
ップ１Ａにおいては、回路形成面１ａの中央部分に形成
されたアナログ回路２１を避けて、その周辺部分に角形
スパイラル状のアンテナコイル４が形成されている。

【００３４】前記アナログ回路２１は、半導体チップ１
Ａに形成されるべき全てのアナログ回路を集約化したも
のであっても良いし、例えば前記電源回路１１、演算増
幅器１２、比較増幅器１３、ＲＦ受信部１４、ＲＦ送信
部１５及びＲＦシンセサイザ部１６、それに前記メモリ
部１８の一部を構成する電圧昇圧回路や増幅回路などの
ようにノイズの影響を特に受けやすいアナログ回路の１
つであっても良い。さらには、半導体チップ１Ａに形成
されるアナログ回路の一部に備えられたコイルであって
も良い。

【００３５】本例の半導体チップ１Ａは、基になる半導
体チップ（より実際的には、個々の半導体チップに切り
出される前の完成ウエハ）の回路形成面１ａ上に、絶縁
層２を介して再配線層３を形成することによって作製さ
れる。本例の半導体チップ１Ａの基になる半導体チップ
としては、公知に属する任意の半導体チップを用いるこ
とができるが、最終製品である非接触式半導体装置の薄
形化を図るため、回路の非形成面１ｂが化学研磨又は機
械研磨若しくはこれらの手段の組み合わせによって薄形
化されたベアチップを用いることが特に好ましい。その
厚さは、３００μｍ以下が好ましく、特に薄形のカード
に適用されるものについては、５０μｍ〜１５０μｍ程
度にすることが好ましい。また、ＣＭＯＳ技術により回
路形成面に無線通信回路が形成されたものや、外部装置
との間で８００ＭＨｚ以上の周波数の信号を送信、受信
又は送受信する無線通信回路が回路形成面に形成された
ものを用いることもできる。

【００３６】なお、図１の例では、アンテナコイル４が
複数ターン巻回されているが、当該アンテナコイル４の
ターン数についてはこれに限定されるものではなく、１
ターン以上の任意のターン数とすることができる。さら
に、アンテナコイル４の平面形状に関しても、図１及び
図２の例に限定されるものではなく、例えば角部に面取
りを施して、形状効果による通信特性の劣化が少ない形
状とすることもできる。また、絶縁層２と再配線層３と
を多段に積層して、アンテナコイル４のターン数を多く
することもできる。

【００３７】本例の半導体チップ１Ａは、回路形成面１
ａの中央部分に形成されたアナログ回路２１を避けてア
ンテナコイル４を形成し、アナログ回路２１とアンテナ
コイル４とが互いに重なり合わないように配列したの
で、アナログ回路２１とアンテナコイル４との間に寄生
容量が形成されず、アナログ回路２１に作用する静電容
量ノイズの発生を防止することができる。また、アナロ
グ回路２１とアンテナコイル４とが対向に配置されない
ので、アナログ回路２１に作用する電磁誘導ノイズの発
生を防止することができる。よって、これら静電誘導ノ
イズ又は電磁誘導ノイズに起因するクロストークノイ
ズ、リンギング及び電源ノイズ等の発生が防止され、高
周波対応のコイルオンチップについても、ノイズに起因
する誤作動や通信特性の劣化を解消することができる。

【００３８】特に、半導体チップ１Ａの基になる半導体
チップとして、ＣＭＯＳ技術により回路形成面に無線通
信回路が形成されたものを用いた場合には、再配線層３
（アンテナコイル４）の影響を特に受けやすいこの種の
半導体チップの通信特性の劣化を防止することができ
る。また、半導体チップ１Ａの基になる半導体チップと
して、外部装置との間で８００ＭＨｚ以上の周波数の信
号を送信、受信又は送受信する無線通信回路が回路形成
面に形成されたものを用いた場合には、再配線層３（ア
ンテナコイル４）の影響を特に受けやすいこの種の半導
体チップの通信特性の劣化を防止することができる。

【００３９】〈半導体チップの第２例〉本発明に係る半
導体チップの第２例を、図３に基づいて説明する。図３
は第２実施形態例に係る半導体チップ１Ｂの平面図であ
る。

【００４０】本例の半導体チップ１Ｂも、コイルオンチ
ップタイプの半導体チップであって、図３に示すよう
に、絶縁層２を介して回路形成面１ａ上に再配線層３が
形成され、当該再配線層３をもってアンテナコイル４が
一体に形成されている。そして、本例の半導体チップ１
Ｂにおいては、回路形成面１ａの一隅部に形成されたア
ナログ回路２１を避けて、その周辺部分に異形スパイラ
ル状のアンテナコイル４が形成されている。その他につ
いては、前記第１実施形態例に係る半導体チップ１Ａと
同じであるので、説明を省略する。

【００４１】本例の半導体チップ１Ｂも、回路形成面１
ａの一隅部に形成されたアナログ回路２１を避けてアン
テナコイル４を形成し、アナログ回路２１とアンテナコ
イル４とが互いに重なり合わないように配列したので、
アナログ回路２１に作用するノイズの影響を解消するこ
とができ、前記第１実施形態例に係る半導体チップ１Ａ
と同様の効果を得ることができる。

【００４２】〈半導体チップの第３例〉本発明に係る半
導体チップの第３例を、図４及び図５に基づいて説明す
る。図４は第３実施形態例に係る半導体チップ１Ｃの平
面図であり、図５は図４のＢ−Ｂ断面図である。

【００４３】本例の半導体チップ１Ｃは、ＣＳＰタイプ
の半導体チップであって、図４及び図５に示すように、
絶縁層２を介して回路形成面１ａ上に再配線層３が形成
され、当該再配線層３をもって、一端が入出力端子５に
接続されかつ他端が半導体チップ１Ｃの全面にレイアウ
トされたバンプ設定用配線６が形成され、当該バンプ設
定用配線６の他端にバンプ７が形成されている。そし
て、本例の半導体チップ１Ｃにおいては、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてその周
辺部分にバンプ設定用配線６が引き回され、アナログ回
路２１の形成部分を境として、その側方にのみバンプ７
が配列されている。その他については、前記第１実施形
態例に係る半導体チップ１Ａと同じであるので、説明を
省略する。

【００４４】本例の半導体チップ１Ｃも、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてバンプ
設定用配線６及びバンプ７を形成し、アナログ回路２１
とこれらバンプ設定用配線６及びバンプ７とが互いに重
なり合わないように配列したので、アナログ回路２１に
作用するノイズの影響を解消することができ、前記第１
実施形態例に係る半導体チップ１Ａと同様の効果を得る
ことができる。

【００４５】〈半導体チップの第４例〉本発明に係る半
導体チップの第４例を、図６に基づいて説明する。図６
は第４実施形態例に係る半導体チップ１Ｄの平面図であ
る。

【００４６】本例の半導体チップ１Ｄも、ＣＳＰタイプ
の半導体チップであって、図６に示すように、絶縁層２
を介して回路形成面１ａ上に再配線層３が形成され、当
該再配線層３をもって、一端が入出力端子５に接続され
かつ他端が半導体チップ１Ｄの全面にレイアウトされた
バンプ設定用配線６が形成され、当該バンプ設定用配線
６の他端にバンプ７が形成されている。そして、本例の
半導体チップ１Ｄにおいては、回路形成面１ａの一部に
形成されたアナログ回路２１を避けてその周辺部分にバ
ンプ設定用配線６が引き回され、アナログ回路２１の形
成部分を境として、その上方及び側方にバンプ７が配列
されている。その他については、前記第３実施形態例に
係る半導体チップ１Ｃと同じであるので、説明を省略す
る。

【００４７】本例の半導体チップ１Ｃも、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてバンプ
設定用配線６及びバンプ７を形成し、アナログ回路２１
とこれらバンプ設定用配線６及びバンプ７とが互いに重
なり合わないように配列したので、前記第３実施形態例
に係る半導体チップ１Ｃと同様の効果を得ることができ
る。

【００４８】〈半導体チップの第５例〉本発明に係る半
導体チップの第５例を、図７に基づいて説明する。図７
は第５実施形態例に係る半導体チップ１Ｅの平面図であ
る。

【００４９】本例の半導体チップ１Ｅも、ＣＳＰタイプ
の半導体チップであって、図７に示すように、絶縁層２
を介して回路形成面１ａ上に再配線層３が形成され、当
該再配線層３をもって、一端が入出力端子５に接続され
かつ他端が半導体チップ１Ｅの全面にレイアウトされた
バンプ設定用配線６が形成され、当該バンプ設定用配線
６の他端にバンプ７が形成されている。そして、本例の
半導体チップ１Ｅにおいては、回路形成面１ａの２箇所
に形成されたアナログ回路２１を避けてその周辺部分に
バンプ設定用配線６が引き回され、アナログ回路２１の
形成部分の前後左右にバンプ７が配列されている。その
他については、前記第３実施形態例に係る半導体チップ
１Ｃと同じであるので、説明を省略する。

【００５０】本例の半導体チップ１Ｅも、回路形成面１
ａの一部に形成されたアナログ回路２１を避けてバンプ
設定用配線６及びバンプ７を形成し、アナログ回路２１
とこれらバンプ設定用配線６及びバンプ７とが互いに重
なり合わないように配列したので、前記第３実施形態例
に係る半導体チップ１Ｃと同様の効果を得ることができ
る。

【００５１】〈再配線層の形成方法の第１例〉以下、前
記アンテナコイル４又はバンプ設定用配線６を構成する
再配線層３の形成方法の第１例を、図８乃至図１０に基
づいて説明する。図８は所定のプロセス処理を経て完成
されたいわゆる完成ウエハの平面図、図９は再配線層３
の形成方法の第１例を示す工程図、図１０は再配線層３
が形成された完成ウエハの平面図である。

【００５２】図８に示すように、完成ウエハ３１には、
最外周部を除く内周部分に多数個の半導体チップ用の回
路３２が等間隔に形成されており、その回路形成面側に
は、所要の表面保護膜３３（図９参照）が形成されてい
る。

【００５３】図９に示す再配線層の形成方法の第１例で
は、まず図９（ａ）に示すように、完成ウエハ３１の回
路形成面に形成された表面保護膜３３上に、アルミニウ
ム又はアルミニウム合金若しくは銅又は銅合金を用い
て、金属スパッタ層又は金属蒸着層３４を均一に形成す
る。次いで、図９（ｂ）に示すように、当該金属スパッ
タ層又は金属蒸着層３４上にフォトレジスト層３５を均
一に形成し、形成されたフォトレジスト層３５にアンテ
ナコイル４又はバンプ設定用配線６を含む所要のパター
ンが形成されたマスク３６を被せ、マスク３６の外側か
ら所定波長の光３７を照射してフォトレジスト層３５を
露光する。しかる後に露光されたフォトレジスト層３５
の現像処理を行い、図９（ｃ）に示すように、フォトレ
ジスト層３５の露光部分を除去して、前記金属スパッタ
層又は金属蒸着層３４の前記露光パターンと対応する部
分を露出させる。金属スパッタ層又は金属蒸着層３４の
露出パターンには、図１０に示すように、リング状の電
極部３７と、前記アナログ回路２１を除く部分に形成さ
れたアンテナコイル４又はバンプ設定用配線６と、これ
ら電極部３７と各アンテナコイル４又は各バンプ設定用
配線６とを連結するリード部３８とが含まれる。次い
で、前記電極部３７を一方の電極として、金属スパッタ
層又は金属蒸着層３４の露出部分に電気めっき又は精密
電鋳を施し、図９（ｄ）に示すように、金属スパッタ層
又は金属蒸着層３４の露出部分に金属めっき層３９を積
層する。次いで、完成ウエハ３１の表面に付着したフォ
トレジスト層３５をアッシング処理等によって除去し、
図９（ｅ）に示すように、均一な金属スパッタ層又は金
属蒸着層３４上に電極部３７とアンテナコイル４又はバ
ンプ設定用配線６とリード部３８とを有する金属めっき
層３９が形成された完成ウエハ３１を得る。次いで、金
属めっき層３９より露出した金属スパッタ層又は金属蒸
着層３４を選択的にエッチングし、図９（ｆ）に示すよ
うに、金属めっき層３９より露出した金属スパッタ層又
は金属蒸着層３４を除去する。これによって、金属スパ
ッタ層又は金属蒸着層３４と金属めっき層３９とが形成
された完成ウエハ３１が得られる。最後に、前記完成ウ
エハ３１をスクライビングして、図１乃至図７に示す所
要の半導体チップＩＣ素子１Ａ〜１Ｅを得る。

【００５４】なお、本例においては、金属めっき層３９
の形成手段として電気めっき法又は精密電鋳法を用いた
が、かかる構成に代えて、無電解めっき法を用いて前記
金属めっき層３９を形成することもできる。この場合に
は、金属めっき層３９の形成に電極を必要としないの
で、フォトレジスト層３５の露光に際して、電極部３７
の形成とリード部３８の形成が不要になる。

【００５５】無電解めっきは、化学めっきとも呼ばれ、
素地金属をめっき金属の金属塩溶液中に浸して金属イオ
ンを素地表面に析出させるもので、比較的簡単な設備で
密着力が強く均一で十分な厚みを有するめっき層が得ら
れるという特徴がある。前記金属塩は、めっきする金属
イオンの供給源となるものであり、銅をめっきする場合
には、硫酸銅、塩化第二銅、硝酸銅等の溶液がめっき液
として用いられる。銅などの金属イオンは、素地となる
金属スパッタ層又は金属蒸着層３４上にのみに析出し、
絶縁性の表面保護層３３上には析出しない。素地材は、
めっき金属イオンに対してイオン化傾向が小さく、か
つ、めっき金属イオンの析出に対する触媒作用をもつ必
要がある。このため、アルミニウムからなる金属スパッ
タ層又は金属蒸着層６上に銅をめっきする場合には、ア
ルミニウム層の表面にニッケルを数μｍ以下の厚さに形
成し、硝酸亜鉛液に数秒間浸して亜鉛に置換する前処理
を施すことが好ましい。

【００５６】一方、電気めっき法及び精密電鋳法は、め
っき金属のイオンを含むめっき浴中に金属スパッタ層又
は金属蒸着層３４が形成された完成ウエハ３１とめっき
金属からなる電極とを浸漬し、完成ウエハ３１に形成さ
れた金属スパッタ層又は金属蒸着層３４を陰極、めっき
浴中に浸漬された電極を陽極として電圧を印加し、めっ
き浴中の金属イオンを金属スパッタ層又は金属蒸着層３
４の表面に析出させる方法である。電気めっき法及び精
密電鋳法も、銅をめっきする場合には、硫酸銅、塩化第
二銅、硝酸銅等の溶液がめっき液として用いられる。

【００５７】本例の再配線層３の形成方法は、完成ウエ
ハ３１に所要のアンテナコイル４又はバンプ設定用配線
６を含む所要の導電パターンを形成し、しかる後に完成
ウエハ３１をスクライビングして所要の半導体チップ１
Ａ〜１Ｅを得るという構成にしたので、個々の半導体チ
ップにアンテナコイル４又はバンプ設定用配線６を形成
する場合に比べてコイルオンチップ又はＣＳＰタイプの
半導体チップを高能率に製造でき、その製造コストを低
減することができる。また、ウエハ３１に形成された全
ての半導体チップに対して均一な厚みのアンテナコイル
４又はバンプ設定用配線６を高精度に形成することがで
きるので、通信特性のばらつきを小さくすることができ
る。さらに、個々の半導体チップ１Ａ〜１Ｅについてス
パッタ法又は真空蒸着法及びメッキ法を用いてアンテナ
コイル４又はバンプ設定用配線６を形成すると、半導体
チップ１Ａ〜１Ｅの外周部に不要の導体が付着して半導
体チップの絶縁性が問題になるが、完成ウエハ３１にア
ンテナコイル４又はバンプ設定用配線６を含む所要の導
電パターンを形成した場合には、スパッタ時等において
完成ウエハ３１の外周部に不要の導体が付着しても、該
部は不要部分としてもともと処分されるべき部分である
ので、個々の半導体チップ１Ａ〜１Ｅの絶縁性に悪影響
を与えることもない。加えて、本例の再配線層３の形成
方法は、フォトレジスト層３５がある状態で金属めっき
層３９の形成を行い、しかる後に金属スパッタ層又は金
属蒸着層３４の金属めっき層３９が積層されていない部
分をエッチングによって除去するようにしたので、図８
（ｅ）に示すように、金属めっき層３９が金属スパッタ
層又は金属蒸着層３４の上面にのみ積層され、幅方向に
広がらないので、精密なアンテナコイル４又はバンプ設
定用配線６を形成することができ、狭い面積内に巻数の
多いアンテナコイル４又は多数のバンプ設定用配線６を
形成することができる。

【００５８】〈再配線層の形成方法の第２例〉次いで、
再配線層３の形成方法の第２例を、図１１に基づいて説
明する。図１１は再配線層３の形成方法の第２例を示す
工程図である。

【００５９】本例の再配線層３の形成方法では、図１１
（ａ）に示すように、完成ウエハ３１に形成された表面
保護膜３３上にフォトレジスト層３５を均一に形成し、
形成されたフォトレジスト層３５にアンテナコイル４又
はバンプ設定用配線６を含む所要のパターンが形成され
たマスク３５を被せ、マスク３６の外側から所定波長の
光３７を照射してフォトレジスト層３５を露光する。し
かる後に、露光されたフォトレジスト層３５の現像処理
を行い、図１１（ｂ）に示すように、フォトレジスト層
３５の露光部分を除去して、表面保護膜３３の前記露光
パターンと対応する部分を露出させる。フォトレジスト
層３５の露光パターンは、図１０に示すように、電極部
３７と前記アナログ回路２１を除く部分に形成されたア
ンテナコイル４又はバンプ設定用配線６とリード部３８
とを含む形状にすることができる。次いで、現像処理後
の完成ウエハ３１をスパッタ装置又は真空蒸着装置に装
着し、図１１（ｃ）に示すように、前記表面保護膜３３
の露出部分に金属スパッタ層又は金属蒸着層３４を形成
する。次いで、図１１（ｄ）に示すように、完成ウエハ
３１に付着したフォトレジスト層３５をアッシング処理
等によって除去した後、電極部３７を一方の電極とし
て、金属スパッタ層又は金属蒸着層３４に電気めっきを
施し、図１１（ｅ）に示すように、金属スパッタ層又は
金属蒸着層３４の露出部分に金属めっき層３９を積層す
る。最後に、前記完成ウエハ３１をスクライビングし
て、図１乃至図７に示す所要の半導体チップＩＣ素子１
Ａ〜１Ｅを得る。

【００６０】なお、本例の再配線層３の形成方法におい
ても、金属めっき層３９の形成手段として電気めっき法
を用いたが、かかる構成に代えて、無電解めっき法を用
いて前記金属めっき層３９を形成することもできる。こ
の場合には、金属めっき層３９の形成に電極を必要とし
ないので、フォトレジスト層３５の露光に際して、電極
部３７の形成とリード部３８の形成が不要になる。

【００６１】本例の再配線層３の形成方法は、前記第１
例に係る再配線層３の形成方法と同様の効果を有するほ
か、完成ウエハ３１に導電パターンを形成するための工
程数を少なくできるので、コイルオンチップ又はＣＳＰ
タイプの半導体チップをより高能率に製造することがで
きる。

【００６２】〈半導体装置の第１例〉次に、本発明に係
る半導体装置の第１例を、図１２に基づいて説明する。
図１２は第１実施形態例に係る半導体装置４０の断面図
である。

【００６３】第１実施形態例に係る半導体装置４０は、
図１２に示すように、前記コイルオンチップタイプの半
導体チップ１Ａ又は１Ｂを、接着剤層４１と２枚のカバ
ーシート４２とからなる基体内にケーシングしたことを
特徴とする。接着剤層４１を構成する接着剤としては、
所要の接着強度を有するものであれば公知に属する任意
の接着剤を用いることができるが、量産性に優れること
から、ホットメルト接着剤を用いることが特に好まし
い。また、カバーシート４２としては、所要の強度と印
刷性を有するものであれば公知に属する任意のシート材
料を用いることができるが、例えばポリエチレンテレフ
タレートのように焼却しても有害物質の発生が少ない高
分子シートや紙を用いることが特に好ましい。本例の半
導体装置４０は、片面に接着剤層４１が形成された第１
のカバーシート４２の接着剤層４１上に半導体チップ１
Ａ又は１Ｂを固定し、次いで、前記第１のカバーシート
４２の半導体チップ接着面に、片面に接着剤層４１が形
成された第２のカバーシート４２の接着剤層４１を接着
することによって形成できる。

【００６４】本例の半導体装置４０は、アナログ回路２
１とアンテナコイル４とが絶縁層２を介して重なり合わ
ないように配列された半導体チップ１Ａ又は１Ｂを搭載
したので、アナログ回路２１とアンテナコイル４との間
に寄生容量が形成されず、アナログ回路２１に作用する
静電容量ノイズの発生を防止することができる。また、
アナログ回路２１とアンテナコイル４とが対向に配置さ
れないので、アナログ回路２１に作用する電磁誘導ノイ
ズの発生を防止することができる。よって、これら静電
誘導ノイズ又は電磁誘導ノイズに起因するクロストーク
ノイズ、リンギング及び電源ノイズ等の発生が防止さ
れ、コイルオンチップタイプの半導体チップ１Ａ又は１
Ｂを搭載した非接触半導体装置の通信特性を改善でき
る。また、所要の半導体チップ１Ａ又は１Ｂを２枚のカ
バーシート４２にてケーシングするだけで製造できるの
で、安価かつ超小型に製造できる。

【００６５】〈半導体装置の第２例〉次に、本発明に係
る半導体装置の第２例を、図１３及び図１４に基づいて
説明する。図１３は第２実施形態例に係る半導体装置の
断面図、図１４は第２実施形態例に係る半導体装置に備
えられるブースタコイルの平面図である。

【００６６】第２実施形態例に係る半導体装置５０は、
図１３に示すように、前記コイルオンチップタイプの半
導体チップ１Ａ又は１Ｂと、これらの半導体チップ１Ａ
又は１Ｂに一体形成されたアンテナコイル４と図示しな
いリーダライタに備えられたアンテナコイルとの電磁結
合を強化するためのブースタコイル５１が形成された絶
縁基板５２とを、接着剤層４１とカバーシート４２とか
らなる基体内にケーシングしたことを特徴とする。

【００６７】ブースタコイル５１は、図１４に示すよう
に、巻径が小さな第１コイル５１ａと巻径が大きな第２
コイル５１ｂとからなり、互いに電気的に接続されてい
る。第１コイル５１ａは、半導体チップ１Ａ又は１Ｂに
一体形成されたアンテナコイル４と主に電磁結合される
コイルであり、その平面形状及び寸法が、半導体チップ
１Ａ又は１Ｂに一体形成されたアンテナコイル４と同一
又は相似形に形成される。一方、第２コイル５１ｂは、
リーダライタに備えられたアンテナコイルと主に電磁結
合するコイルであり、その平面形状及び寸法は、接着剤
層４１とカバーシート４２とによって構成される基体内
に収まる範囲でなるべく大きく形成される。なお、図１
４の例では、第１コイル５１ａ及び第２コイル５１ｂが
共に複数のターン数を有する矩形スパイラル状に形成さ
れているが、各コイル５１ａ，５１ｂのターン数や平面
形状はこれに限定されるものではなく、任意に形成する
ことができる。このブースタコイル５１は、絶縁基板５
２の片面に形成された均一厚さの導電性金属層にエッチ
ングを施して所要のコイルパターンを形成するエッチン
グ法や、絶縁基板５２の片面に導電性インクを用いて所
要のコイルパターンを印刷形成する印刷法をもって形成
することができる。

【００６８】なお、接着剤層４１を構成する接着剤の種
類やカバーシート４２を構成するシート材料の種類につ
いては、第１実施形態例に係る半導体装置４０と同じで
あるので、重複を避けるために説明を省略する。

【００６９】本例の半導体装置５０は、第１実施形態例
に係る半導体装置４０と同様の効果を有するほか、ブー
スタコイルを備えたので、半導体チップ１Ａ又は１Ｂに
一体形成されたアンテナコイル４と図示しないリーダラ
イタに備えられたアンテナコイルとの電磁結合を強化で
きるという効果がある。

【００７０】〈半導体装置の第３例〉次に、本発明に係
る半導体装置の第２例を、図１５に基づいて説明する。
図１５は第３実施形態例に係る半導体装置の要部断面図
である。

【００７１】第３実施形態例に係る半導体装置６０は、
図１５に示すように、第１配線層６１、第１絶縁層６
２、第２配線層６３、第１配線層６１と第２配線層６３
とを接続する接続部６３ａ、第２絶縁層６４、半導体チ
ップ１Ｃ、他の搭載部品６６、第２配線層６３と半導体
チップ１Ｃとを接続する導体６７、第２配線層６３と他
の搭載部品６６とを接続する導体６８、半導体チップ１
Ｃと他の搭載部品６６と導体６７，６８を一体に封止す
るモールド樹脂６９、第１配線層６１の外面に局部的に
形成されたニッケル層（金属膜）７０、第１配線層６１
の外面を覆う保護樹脂層７１、ニッケル層７０に形成さ
れた外部端子７２から構成されている。

【００７２】第１配線層６１、第２配線層６３及び接続
部６３ａは、銅又は銅合金を電気めっき（電鋳）するこ
とによって形成される。銅合金としては、耐腐食性や密
着性に優れることなどから、銅−ニッケル合金又は銅−
ニッケル−銀合金が特に適する。接続部６３ａは、第１
絶縁層６２に開設された第１開口部６２ａ内に形成さ
れ、第１配線層６１と第２配線層６３とを電気的に接続
する。

【００７３】第１絶縁層６２、第２絶縁層６４及び保護
樹脂層７１は、絶縁性樹脂によって形成される。なお、
絶縁性樹脂としては、これら第１絶縁層６２、第２絶縁
層６４及び保護樹脂層７１の形成を容易にするため、感
光性樹脂を用いることもできる。第１絶縁層６２には、
接続部６３ａを形成するための第１開口部６２ａが所要
の配列で形成され、第２絶縁層６４には、導体６７，６
８を貫通するための第２開口部６４ａが所要の配列で形
成される。

【００７４】他の搭載部品６６としては、トランジス
タ、ダイオード、抵抗、インダクタ、コンデンサ、水晶
発振子、フィルタ、バラン、アンテナ、機能モジュール
などのチップ部品や外部接続コネクタなどを搭載するこ
とができる。なお、前記機能モジュールには、ＶＣＯ、
ＰＬＬ又は電源レギュレータなどが含まれる。

【００７５】他の搭載部品６６と第２配線層６３とを接
続する導体６８としては、導電ペーストや異方性導電接
着剤などを用いることもできるが、安価にして信頼性の
高い接続が可能であることから、はんだが特に適する。

【００７６】モールド樹脂６９は、前記半導体チップ１
Ｃと、他の搭載部品６６と、これら各搭載部品１Ｃ，６
６と第２配線層６３との接続部とを一体に樹脂封止する
ものであって、従来より半導体チップの樹脂封止に適用
されている各種の樹脂材料を用いて形成することができ
る。

【００７７】ニッケル層７０は、外部端子７２の形成を
容易にするものであって、外部端子７２を形成しようと
する第１配線層６１の端子部に形成される。

【００７８】外部端子７２は、本実施形態例に係る半導
体装置６０を外部装置、例えばプリント配線基板に接続
するために使用されるものであって、安価にして信頼性
の高い接続が容易に行えることから、はんだで形成する
ことが特に好ましい。

【００７９】本例の半導体装置６０は、第１実施例に係
る半導体装置４０と同様の効果を有するほか、搭載部品
１Ｃ，６６の配線手段を配線層６１，６３と保護樹脂層
６２，６４とから構成したので、従来の多層基板のコア
材に相当する部分を省略することができ、薄形にして安
価な半導体装置を得ることができる。また、配線層６
１，６３を用いたので、リードフレームや金属箔エッチ
ング又は導電ペースト印刷により形成された配線層を備
えた基板を用いる場合に比べて配線パターンの高密度
化、高精度化、微小化及び均質化を図ることができ、小
型にして高周波対応性の高い半導体モジュールを得るこ
とができる。さらに、第１配線層６１及びこれと電気的
に接続された第２配線層６３とを２層に形成したので、
配線層６１，６３の形成面積を減少することができ、半
導体装置の小型化を図ることができる。

【００８０】なお、前記実施形態例では、配線層を２層
に形成したが３層以上に形成することももちろん可能で
ある。また、前記実施形態例では、半導体チップとして
ＣＳＰタイプの半導体チップ１Ｃを用いたが、他のＣＳ
Ｐタイプの半導体チップ１Ｄ，１Ｅを用いることもでき
る。

【００８１】

【発明の効果】請求項１に記載の発明は、半導体チップ
の回路形成面に形成されたアナログ回路と再配線層とを
絶縁層を介して重なり合わないように配列するので、ア
ナログ回路と再配線層との間に寄生容量が形成されず、
アナログ回路に作用する静電容量ノイズの発生を防止す
ることができる。また、アナログ回路と再配線層とが対
向に配置されないので、アナログ回路に作用する電磁誘
導ノイズの発生を防止することができる。よって、これ
ら静電誘導ノイズ又は電磁誘導ノイズに起因するクロス
トークノイズ、リンギング及び電源ノイズ等の発生が防
止され、高周波対応の再配線層一体形半導体チップにつ
いても、ノイズに起因する誤作動や通信特性の劣化を解
消することができる。

【００８２】請求項２に記載の発明は、回路形成面に形
成されたアナログ回路のうち、特にノイズの影響を受け
やすい電源回路、演算増幅器、比較増幅器、ＲＦ受信
部、ＲＦ送信部及びＲＦシンセサイザ部のうちの少なく
ともいずれか１つと再配線層とを絶縁層を介して重なり
合わないように配列するので、各回路ブロックについ
て、静電誘導ノイズ又は電磁誘導ノイズに起因するクロ
ストークノイズ、リンギング及び電源ノイズ等の発生を
防止することができ、ノイズに起因する誤作動や通信特
性の劣化を解消することができる。

【００８３】請求項３に記載の発明は、回路形成面に形
成されたアナログ回路のうち、特にノイズの影響を受け
やすいコイルと再配線層とを絶縁層を介して重なり合わ
ないように配列するので、当該コイルに静電誘導ノイズ
や電磁誘導ノイズが作用しにくく、ノイズに起因する誤
作動や通信特性の劣化を解消することができる。

【００８４】請求項４に記載の発明は、再配線層をもっ
てバンプ設定用配線を形成するので、耐ノイズ性に優れ
たＣＳＰタイプの半導体チップを得ることができ、多端
子にして耐ノイズ性に優れた半導体装置を得ることがで
きる。

【００８５】請求項５に記載の発明は、ＣＭＯＳ技術に
より回路形成面に無線通信回路が形成された半導体チッ
プについて、アナログ回路上に再配線層が形成されない
ように再配線層を配列するので、再配線層の影響を特に
受けやすいこの種の半導体チップの通信特性の劣化を防
止することができる。

【００８６】請求項６に記載の発明は、８００ＭＨｚ以
上の周波数の信号を送信、受信又は送受信する無線通信
回路が形成された半導体チップについて、アナログ回路
上に再配線層が形成されないように再配線層を配列する
ので、再配線層の影響を特に受けやすいこの種の半導体
チップの通信特性の劣化を防止することができる。

【００８７】請求項７に記載の発明は、回路形成面に形
成されたアナログ回路と再配線層とが絶縁層を介して重
なり合わないように配列された半導体チップを半導体装
置に搭載するので、半導体チップのアナログ回路に静電
誘導ノイズや電磁誘導ノイズに起因する誤作動や通信特
性の劣化が生じにくく、通信特性が良好な半導体装置を
得ることができる。

【００８８】請求項８に記載の発明は、回路形成面に形
成されたアナログ回路のうち、特にノイズの影響を受け
やすい電源回路、演算増幅器、比較増幅器、ＲＦ受信
部、ＲＦ送信部及びＲＦシンセサイザ部のうちの少なく
ともいずれか１つと再配線層とが絶縁層を介して重なり
合わないように配列された半導体チップを半導体装置に
搭載するので、ノイズの悪影響を最も強く受けやすいこ
れらの回路に静電誘導ノイズや電磁誘導ノイズに起因す
る誤作動や通信特性の劣化が生じにくく、通信特性が良
好な半導体装置を得ることができる。

【００８９】請求項９に記載の発明は、回路形成面に形
成されたアナログ回路のうち、特にノイズの影響を受け
やすいコイルと再配線層とが絶縁層を介して重なり合わ
ないように配列された半導体チップを搭載するので、ノ
イズの悪影響を強く受けやすいコイルに静電誘導ノイズ
や電磁誘導ノイズが作用せず、通信特性が良好な半導体
装置を得ることができる。

【図面の簡単な説明】

【図１】第１実施形態例に係る半導体チップ１Ａの平面
図である。

【図２】図１のＡ−Ａ断面図である。

【図３】第２実施形態例に係る半導体チップ１Ｂの平面
図である。

【図４】第３実施形態例に係る半導体チップ１Ｃの平面
図である。

【図５】図４のＢ−Ｂ断面図である。

【図６】第４実施形態例に係る半導体チップ１Ｄの平面
図である。

【図７】第５実施形態例に係る半導体チップ１Ｅの平面
図である。

【図８】所定のプロセス処理を経て完成されたいわゆる
完成ウエハの平面図である。

【図９】再配線層の形成方法の第１例を示す工程図であ
る。

【図１０】再配線層３が形成された完成ウエハの平面図
である。

【図１１】再配線層の形成方法の第２例を示す工程図で
ある。

【図１２】第１実施形態例に係る半導体装置の断面図で
ある。

【図１３】第２実施形態例に係る半導体装置の断面図で
ある。

【図１４】第２実施形態例に係る半導体装置に備えられ
るブースタコイルの平面図である。

【図１５】第３実施形態例に係る半導体装置の要部断面
図である。

【図１６】従来のコイルオンチップタイプの半導体チッ
プの平面図である。

【図１７】従来のコイルオンチップタイプの半導体チッ
プの断面図である。

【図１８】従来のＣＳＰタイプの半導体チップの平面図
である。

【図１９】従来のＣＳＰタイプの半導体チップの断面図
である。

【図２０】半導体チップの回路部とアンテナコイルとの
間に形成される寄生容量の説明図である。

【符号の説明】

１Ａ〜１Ｅ 半導体チップ ２ 絶縁層 ３ 再配線層 ４ アンテナコイル ６ バンプ形成用配線 １１ 電源回路 １２ 演算増幅器 １３ 比較増幅器 １４ ＲＦ受信部 １５ ＲＦ送信部 １６ ＲＦシンセサイザ部 ２１ アナログ回路 ４０，５０，６０ 半導体装置

フロントページの続き (72)発明者 中川 和成 大阪府茨木市丑寅一丁目１番88号 日立マ クセル株式会社内 (72)発明者 日野 吉晴 大阪府茨木市丑寅一丁目１番88号 日立マ クセル株式会社内 Ｆターム(参考） 5B035 AA11 BB09 CA23 CA31 5F038 AZ05 CA05 CA09 EZ20

Claims (9)

【特許請求の範囲】
1. 【請求項１】 絶縁層を介して、ディジタル回路とアナ
   ログ回路を有する回路形成領域に再配線層を重ねて一体
   形成してなる半導体チップにおいて、前記回路形成領域
   に形成されたノイズの影響を受けやすいアナログ回路の
   全部又は一部と前記再配線層に形成された配線とを前記
   絶縁層を介して重なり合わないように配列したことを特
   徴とする半導体チップ。
2. 【請求項２】 絶縁層を介して、ディジタル回路とアナ
   ログ回路を有する回路形成領域に再配線層を重ねて一体
   形成してなる半導体チップにおいて、前記回路形成領域
   に形成されたノイズの影響を受けやすい電源回路、演算
   増幅器、比較増幅器、ＲＦ受信部、ＲＦ送信部及びＲＦ
   シンセサイザ部のうちの少なくともいずれか１つと前記
   再配線層に形成された配線とを前記絶縁層を介して重な
   り合わないように配列したことを特徴とする半導体チッ
   プ。
3. 【請求項３】 絶縁層を介して、ディジタル回路とアナ
   ログ回路を有する回路形成領域に再配線層を重ねて一体
   形成してなる半導体チップにおいて、前記回路形成領域
   に形成されたノイズの影響を受けやすいコイルと前記再
   配線層に形成された配線とを前記絶縁層を介して重なり
   合わないように配列したことを特徴とする半導体チッ
   プ。
4. 【請求項４】 請求項１乃至請求項３のいずれかに記載
   の半導体チップにおいて、前記再配線層に形成された配
   線をもって、一端が前記回路形成領域に形成された入出
   力端子に接続され、他端にバンプが形成されたバンプ設
   定用配線を形成したことを特徴とする半導体チップ。
5. 【請求項５】 請求項１乃至請求項４のいずれかに記載
   の半導体チップにおいて、前記回路形成領域に形成され
   た回路が、ＣＭＯＳ技術により形成された無線通信回路
   であることを特徴とする半導体チップ。
6. 【請求項６】 請求項１乃至請求項５のいずれかに記載
   の半導体チップにおいて、前記回路形成領域に形成され
   た回路が、外部装置との間で８００ＭＨｚ以上の周波数
   の信号を送信、受信又は送受信する無線通信回路である
   ことを特徴とする半導体チップ。
7. 【請求項７】 所定寸法及び所定形状の基体に半導体チ
   ップを搭載してなる半導体装置において、前記半導体チ
   ップとして、絶縁層を介して、ディジタル回路とアナロ
   グ回路を有する回路形成領域に再配線層が重ねて一体形
   成され、かつ、前記回路形成領域に形成されたノイズの
   影響を受けやすいアナログ回路の全部又は一部と前記再
   配線層に形成された配線とが前記絶縁層を介して重なり
   合わないように配列された半導体チップを搭載したこと
   を特徴とする半導体装置。
8. 【請求項８】 所定寸法及び所定形状の基体に半導体チ
   ップを搭載してなる半導体装置において、前記半導体チ
   ップとして、絶縁層を介して、ディジタル回路とアナロ
   グ回路を有する回路形成領域に再配線層が重ねて一体形
   成され、かつ、前記回路形成領域に形成されたノイズの
   影響を受けやすい電源回路、演算増幅器、比較増幅器、
   ＲＦ受信部、ＲＦ送信部及びＲＦシンセサイザ部のうち
   の少なくともいずれか１つと前記再配線層に形成された
   配線とが前記絶縁層を介して重なり合わないように配列
   された半導体チップを搭載したことを特徴とする半導体
   装置。
9. 【請求項９】 所定寸法及び所定形状の基体に半導体チ
   ップを搭載してなる半導体装置において、前記半導体チ
   ップとして、絶縁層を介して、ディジタル回路とアナロ
   グ回路を有する回路形成面上に再配線層が重ねて一体形
   成され、かつ、前記回路形成面に形成されたノイズの影
   響を受けやすいコイルと前記再配線層に形成された配線
   とが前記絶縁層を介して重なり合わないように配列され
   た半導体チップを搭載したことを特徴とする半導体装
   置。