JP4547956B2 - 半導体装置、及び、チップサイズパッケージ - Google Patents
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Description
この発明は、チップサイズパッケージ（Chip Size Package）等の表面実装型の半導体装置、及び、チップサイズパッケージに関する。
近年、ＬＳＩ等の半導体装置には、チップサイズパッケージ（以下、ＣＳＰと呼ぶ。）等のように半導体チップとほぼ同等の寸法で形成することができる表面実装型のものがあり、電子機器の小型軽量化を実現する実装技術として注目されている（例えば、特許文献１参照。）。
従来の表面実装型の半導体装置においては、実装基板に電気接続する複数のバンプ電極が、半導体チップの表面側において相互に均等な幅を有した状態で配されている。
すなわち、図１２に示すように、半導体チップの表面を略均等に分割するように、半導体チップの表面に沿って一方向（Ｘ方向）に延びる仮想の格子線Ｌ２１を複数設定する。また、前述と同様に、半導体チップの表面を略均等に分割するように、前記Ｘ方向に直交し前記表面に沿う方向（Ｙ方向）に延びる仮想の格子線Ｌ２２も複数設定する。そして、複数のバンプ電極９７は、これら格子線Ｌ２１，Ｌ２２の交点に１つずつ配される。なお、各バンプ電極９７は、半導体チップの表面に配された配線層によって半導体チップの表面のパッド電極９５と電気的に接続されている。
従来の表面実装型の半導体装置においては、実装基板に電気接続する複数のバンプ電極が、半導体チップの表面側において相互に均等な幅を有した状態で配されている。
すなわち、図１２に示すように、半導体チップの表面を略均等に分割するように、半導体チップの表面に沿って一方向（Ｘ方向）に延びる仮想の格子線Ｌ２１を複数設定する。また、前述と同様に、半導体チップの表面を略均等に分割するように、前記Ｘ方向に直交し前記表面に沿う方向（Ｙ方向）に延びる仮想の格子線Ｌ２２も複数設定する。そして、複数のバンプ電極９７は、これら格子線Ｌ２１，Ｌ２２の交点に１つずつ配される。なお、各バンプ電極９７は、半導体チップの表面に配された配線層によって半導体チップの表面のパッド電極９５と電気的に接続されている。
ところで、電子機器の小型軽量化のためには、半導体装置と機能素子を一体化することも行われる。このような半導体装置には、例えば、半導体チップの表面に集積回路と並べて或いはその表面側に、磁気素子、ホール素子、ピエゾ素子等、電気的な機能を有するセンサ素子を設けたものがある。このセンサ素子は、半導体チップの表面の所定位置に配される。すなわち、例えば、センサ素子が外部磁界の方位測定に使用する磁気素子の場合には、半導体装置を実装基板に搭載する際に、予め各磁気素子が検知する磁気方向を確認する必要があるため、また、各磁気素子が相互の影響を受けないように互いに離間して配置する必要もあるため、半導体チップの表面の周縁部分など、予め決められた位置に配される。
特開平９−１０７０４８号公報
しかしながら、上記従来の半導体装置においては、半導体チップ自体の大きさも年々小型化する傾向にあるため、配線部やバンプ電極９７がセンサ素子９９と半導体チップの厚さ方向に重なる位置に配されることになる。この構成の場合には、半導体装置を実装基板に搭載する際に、バンプ電極９７の応力がセンサ素子９９に到達する。また、この構成の場合には、半導体装置を搭載する実装基板の領域に反りがあると、半導体装置を実装基板に搭載した状態において、実装基板の反りに基づく応力がバンプ電極９７やポスト、配線層を介してセンサ素子９９に到達する。さらに、この場合には、半導体装置を搭載したり半導体装置を作動させる際に、半導体装置が加熱されることがあり、この際には配線層の熱変形に基づく応力が発生するため、配線層の応力がセンサ素子９９に到達する。
すなわち、半導体装置を実装基板に搭載したり、半導体装置を作動させたりした場合には、バンプ電極９７や配線層の応力がセンサ素子９９に到達するため、センサ素子９９の特性が変動・劣化するという問題もある。
また、センサ素子９９が磁気素子やホール素子のように磁界に影響されるものである場合には、バンプ電極９７やポスト、配線層とセンサ素子９９とが相互に重なる位置に配されていると、バンプ電極９７、ポスト及び配線層を流れる電流によって発生する電流磁界に基づいてセンサ素子９９の特性が変動するという問題もある。
また、センサ素子９９が磁気素子やホール素子のように磁界に影響されるものである場合には、バンプ電極９７やポスト、配線層とセンサ素子９９とが相互に重なる位置に配されていると、バンプ電極９７、ポスト及び配線層を流れる電流によって発生する電流磁界に基づいてセンサ素子９９の特性が変動するという問題もある。
この発明は、上述した事情に鑑みてなされたものであって、半導体チップの表面に設けられたセンサ素子の特性の変動・劣化を抑制できる半導体装置、及び、チップサイズパッケージを提供することを目的としている。
上記課題を解決するために、この発明は以下の手段を提案している。
請求項１に係る発明は、表面に集積回路及びこれに電気接続された複数の薄膜磁気素子が形成された平面視矩形状の半導体チップと、前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続された複数のパッド電極と、前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、前記パッド電極及び前記電極部を相互に電気接続する複数の配線部と、電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に複数の前記薄膜磁気素子、配線部及び電極部を封止する絶縁部とを備え、前記薄膜磁気素子は、前記半導体チップの各辺に隣接し、かつ、前記半導体チップの各辺の中央から前記半導体チップの中心を通る仮想線分上に配置され、前記電極部は、前記薄膜磁気素子と前記半導体チップの厚さ方向に重ならないように位置し、前記仮想線分上に配置される前記電極部は、前記薄膜磁気素子よりも前記半導体チップの中心側にずらして配置されていることを特徴とするチップサイズパッケージを提案している。
請求項１に係る発明は、表面に集積回路及びこれに電気接続された複数の薄膜磁気素子が形成された平面視矩形状の半導体チップと、前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続された複数のパッド電極と、前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、前記パッド電極及び前記電極部を相互に電気接続する複数の配線部と、電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に複数の前記薄膜磁気素子、配線部及び電極部を封止する絶縁部とを備え、前記薄膜磁気素子は、前記半導体チップの各辺に隣接し、かつ、前記半導体チップの各辺の中央から前記半導体チップの中心を通る仮想線分上に配置され、前記電極部は、前記薄膜磁気素子と前記半導体チップの厚さ方向に重ならないように位置し、前記仮想線分上に配置される前記電極部は、前記薄膜磁気素子よりも前記半導体チップの中心側にずらして配置されていることを特徴とするチップサイズパッケージを提案している。
この発明に係るチップサイズパッケージによれば、外部回路としての実装基板にチップサイズパッケージを搭載する際には、半導体チップの表面側を実装基板の搭載面に向けた状態で、チップサイズパッケージを実装基板の搭載面に押しつける。ここで、薄膜磁気素子及び電極部は、相互に重ならない位置に配されているため、前述の押しつけによる電極部の応力が薄膜磁気素子に到達することを低減できる。
また、チップサイズパッケージを搭載する実装基板の搭載面に反りがある場合でも、実装基板の反りに基づく応力が電極部から薄膜磁気素子に到達することを低減できる。
さらに、チップサイズパッケージを作動させた際には、電極部に流れる電流によって電流磁界が発生するが、薄膜磁気素子と電極部とを離間させて配置されるため、薄膜磁気素子が磁気素子やホール素子のように磁界に影響されるものである場合でも、薄膜磁気素子に対する電極部の電流磁界の影響を小さくすることができる。
また、チップサイズパッケージを搭載する実装基板の搭載面に反りがある場合でも、実装基板の反りに基づく応力が電極部から薄膜磁気素子に到達することを低減できる。
さらに、チップサイズパッケージを作動させた際には、電極部に流れる電流によって電流磁界が発生するが、薄膜磁気素子と電極部とを離間させて配置されるため、薄膜磁気素子が磁気素子やホール素子のように磁界に影響されるものである場合でも、薄膜磁気素子に対する電極部の電流磁界の影響を小さくすることができる。
請求項２に係る発明は、請求項１に記載のチップサイズパッケージにおいて、前記配線部が、前記薄膜磁気素子と前記半導体チップの厚さ方向に重ならない位置に配されていることを特徴とするチップサイズパッケージを提案している。
この発明に係るチップサイズパッケージによれば、チップサイズパッケージを搭載する実装基板の搭載面に反りがある場合に、チップサイズパッケージ１を搭載面に搭載した状態において実装基板の反りに基づく応力が電極部から配線部に到達しても、薄膜磁気素子まで到達することを低減できる。
また、チップサイズパッケージを実装基板に搭載したり、チップサイズパッケージを作動させる際には、チップサイズパッケージが加熱されて配線部の熱変形が発生するが、この熱変形に基づいて配線部に応力が発生しても、この配線部の応力が薄膜磁気素子に到達することを低減できる。
さらに、チップサイズパッケージを作動させた際には、配線部を流れる電流によって電流磁界が発生するが、薄膜磁気素子と配線部とが重ならないように配置されるため、薄膜磁気素子が磁気素子やホール素子のように磁界に影響されるものである場合でも、薄膜磁気素子に対する配線部の電流磁界の影響を小さくすることができる。
この発明に係るチップサイズパッケージによれば、チップサイズパッケージを搭載する実装基板の搭載面に反りがある場合に、チップサイズパッケージ１を搭載面に搭載した状態において実装基板の反りに基づく応力が電極部から配線部に到達しても、薄膜磁気素子まで到達することを低減できる。
また、チップサイズパッケージを実装基板に搭載したり、チップサイズパッケージを作動させる際には、チップサイズパッケージが加熱されて配線部の熱変形が発生するが、この熱変形に基づいて配線部に応力が発生しても、この配線部の応力が薄膜磁気素子に到達することを低減できる。
さらに、チップサイズパッケージを作動させた際には、配線部を流れる電流によって電流磁界が発生するが、薄膜磁気素子と配線部とが重ならないように配置されるため、薄膜磁気素子が磁気素子やホール素子のように磁界に影響されるものである場合でも、薄膜磁気素子に対する配線部の電流磁界の影響を小さくすることができる。
請求項３に係る発明は、請求項１又は請求項２に記載のチップサイズパッケージにおいて、前記半導体チップの表面を略均等に分割するように、前記表面に沿って一方向に延びる複数の第１の格子線を等間隔に並べて想定すると共に、前記表面に沿って前記第１の格子線に直交する複数の第２の格子線を等間隔に並べて想定し、これら第１の格子線と第２の格子線との各交点を前記電極部の仮想の配置位置としたチップサイズパッケージであって、前記電極部のうち、前記薄膜磁気素子と前記厚さ方向に重ならない一の電極部は、前記仮想の配置位置に配置され、前記電極部のうち、他の電極部は、前記仮想の配置位置から第１の格子線若しくは第２の格子線に沿って前記薄膜磁気素子から離間するように前記半導体チップの中心に向けて移動した位置に配置されると共に、前記第１の格子線若しくは第２の格子線上において、相互に隣接する格子線との間に配置される電極部の数を１以下とすることを特徴とするチップサイズパッケージを提案している。
この発明に係るチップサイズパッケージによれば、仮想の配置位置からずらして配した他の電極部と仮想の配置位置との距離が、第１、第２の格子線に沿って互いに隣接する仮想の配置位置間の距離（隣接する格子線間の距離）よりも短くなり、隣接する格子線間に配置される電極部の数を１以下とすることにより、互いに隣接する電極部間の距離を前記配置位置間の距離以上に維持することができる。
請求項４に係る発明は、請求項１から請求項３のいずれか１項に記載のチップサイズパッケージにおいて、各薄膜磁気素子とこの薄膜磁気素子の周囲に配される前記電極部との位置関係、及び、各薄膜磁気素子の周囲に配される前記電極部の数が、全ての前記薄膜磁気素子に関して同じであることを特徴とするチップサイズパッケージを提案している。
この発明に係るチップサイズパッケージによれば、実装基板に搭載する際に電極部に応力がかかっても、全ての薄膜磁気素子がそれぞれ同じ大きさの応力を周囲の電極部から受けることになるため、全ての薄膜磁気素子の特性は、相互に等しく変動することになる。
この発明に係るチップサイズパッケージによれば、実装基板に搭載する際に電極部に応力がかかっても、全ての薄膜磁気素子がそれぞれ同じ大きさの応力を周囲の電極部から受けることになるため、全ての薄膜磁気素子の特性は、相互に等しく変動することになる。
請求項５に係る発明は、請求項１から請求項４のいずれか１項に記載のチップサイズパッケージにおいて、前記薄膜磁気素子に隣接する位置に配された一の電極部が、該一の電極部よりも前記薄膜磁気素子から離間して配された他の電極部と比較して小さく形成されていることを特徴とするチップサイズパッケージを提案している。
この発明に係るチップサイズパッケージによれば、薄膜磁気素子に隣接する一の電極部を他の電極部よりも小さく形成することにより、電極部の配置を変更することなく、容易に電極部を薄膜磁気素子と重ならない位置に配することができる。
この発明に係るチップサイズパッケージによれば、薄膜磁気素子に隣接する一の電極部を他の電極部よりも小さく形成することにより、電極部の配置を変更することなく、容易に電極部を薄膜磁気素子と重ならない位置に配することができる。
請求項６に係る発明は、表面に集積回路及びこれに電気接続されたセンサ素子が形成された半導体チップと、前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続されたパッド電極と、前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、前記パッド電極及び前記電極部を相互に電気接続する配線部と、電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に前記センサ素子、配線部及び電極部を封止する絶縁部とを備え、前記電極部が、前記絶縁部から前記半導体チップの厚さ方向に突出する突起部を備え、前記センサ素子に隣接して配された一の突起部が、前記センサ素子から離間して配された他の突起部と比較して、前記絶縁部からの突出長さが小さいことを特徴とする半導体装置を提案している。
この発明に係る半導体装置によれば、半導体装置を実装基板の搭載面に取り付ける際には、一の突起部よりも先に他の突起部が実装基板の搭載面に接触する。このため、一の突起部を有する電極部が、センサ素子と半導体チップの厚さ方向に重なる位置に配されていても、半導体装置を実装基板に取り付ける際に一の突起部を有する電極部の応力を緩和することができ、一の突起部を有する電極部の応力がセンサ素子に到達することを低減できる。
請求項７に係る発明は、表面に集積回路及びこれに電気接続されたセンサ素子が形成された半導体チップと、前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続されたパッド電極と、前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、前記パッド電極及び前記電極部を相互に電気接続する配線部と、電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に前記センサ素子、配線部及び電極部を封止する絶縁部とを備え、前記電極部が、前記絶縁部から前記半導体チップの厚さ方向に突出する突起部を備え、前記センサ素子に隣接して配された一の突起部が、前記センサ素子から離間して配された他の突起部よりも融点が低い導電性材料から形成されていることを特徴とする半導体装置を提案している。
この発明に係る半導体装置によれば、突起部を加熱しながら実装基板の搭載面に半導体装置を取り付ける際には、他の突起部よりも先に一の突起部が溶融するため、一の突起部を有する電極部よりも他の突起部を有する電極部に応力が集中する。したがって、一の突起部を有する電極部が、センサ素子と半導体チップの厚さ方向に重なる位置に配されていても、一の突起部を有する電極部の応力を緩和することができ、この電極部の応力がセンサ素子に到達することを低減できる。
請求項８に係る発明は、表面に集積回路及びこれに電気接続されたセンサ素子が形成された半導体チップと、前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続されたパッド電極と、前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、前記パッド電極及び前記電極部を相互に電気接続する配線部と、電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に前記センサ素子、配線部及び電極部を封止する絶縁部とを備え、前記電極部が、前記絶縁部から前記半導体チップの厚さ方向に突出する突起部を備え、前記突起部が、導電性材料から形成された略球体状のコアと、前記導電性材料よりも融点の低い導電性材料から形成されたコアの周囲を覆う外殻部とを備え、前記センサ素子に隣接して配された一の突起部のコアが、前記センサ素子から離間して配された他の突起部のコアよりも小さく形成され、かつ、前記一の突起部及び前記他の突起部の外殻部の直径が略同等であることを特徴とする半導体装置を提案している。
この発明に係る半導体装置によれば、コアを形成する導電性材料の融点よりも低い温度、かつ外殻部を形成する導電性材料の融点よりも高い温度で突起部を加熱して実装基板に半導体装置を搭載する際には、突起部の外殻部のみが溶融するため、直径の大きい他の突起部のコアが実装基板の搭載面に当接し、直径の小さい一の突起部のコアは前記搭載面に当接しない。そして、この際には、他の突起部に応力が集中するため、一の突起部を有する電極部が、センサ素子と半導体チップの厚さ方向に重なる位置に配されていても、一の突起部を有する電極部の応力を緩和することができ、この電極部の応力がセンサ素子に到達することを低減できる。
請求項１及び請求項２に係る発明によれば、チップサイズパッケージを実装基板に搭載したり、チップサイズパッケージを作動させる等しても、電極部や配線部の応力が薄膜磁気素子に到達することを低減できるため、また、薄膜磁気素子に対する電極部や配線部の電流磁界の影響も小さくすることもできるため、薄膜磁気素子の特性が変動・劣化することを抑制できる。
また、請求項３に係る発明によれば、電極部間の距離を第１、第２の格子線に沿う仮想の配置位置間の距離以上に維持することができるため、電極部を仮想の配置位置からずらしても、これら電極部間において回路が短絡することも確実に防止できる。
また、請求項４に係る発明によれば、実装基板に搭載する際に電極部に応力がかかっても、同じ応力による変動は、各薄膜磁気素子がブリッジを組むことにより相互にうち消しあうことができるため、薄膜磁気素子の感度が応力によらず安定する。
また、請求項５に係る発明によれば、薄膜磁気素子に隣接する一の電極部を他の電極部よりも小さく形成することにより、電極部の配置を変更することなく、容易に電極部を薄膜磁気素子と重ならない位置に配することができる。
また、請求項６から請求項８に係る発明によれば、一の突起部を有する電極部が、半導体チップの厚さ方向に重なる位置に配されていても、半導体装置を実装基板の搭載面に取り付ける際に、一の突起部を備える電極部の応力がセンサ素子に到達することを低減して、センサ素子の特性が変動・劣化することを抑制できる。
図１から図３はこの発明に係る一実施形態を示しており、この実施の形態に係る半導体装置は、集積回路を形成した半導体チップの主面からはみ出さない位置に、実装基板の外部回路に接続する電極を設けたウエハレベルＣＳＰ（以下、ＷＬＣＳＰと呼ぶ）の一種である。図１，２に示すように、この半導体装置１は、平面視略矩形状に形成された板状の半導体チップ３と、半導体チップ３の主面（表面）３ａに設けられた複数の薄膜磁気素子５と、半導体チップ３の主面３ａ側に配され、半導体チップ３と外部回路に接続するための電極部７と、半導体チップ３の集積回路（図示せず）及び電極部７を相互に電気的に接続する配線部９と、電極部７を半導体チップ３の主面３ａ側に露出させた状態で半導体チップ３の表面３ａを覆うと共に薄膜磁気素子５、配線部９及び電極部７を封止する絶縁部１１とを備えている。
薄膜磁気素子５は、薄膜状に形成されており、外部磁界の向きと大きさを測定するものであり、薄膜状に形成されている。この薄膜磁気素子５は、半導体チップ３の主面３ａの周縁に４つ配されている。各薄膜磁気素子５は、外部磁界の１方向（Ｘ軸方向又はＹ軸方向）の磁気成分に対して感応するものであり、その感応方向が半導体チップ３の主面３ａに沿うように配されている。これら薄膜磁気素子５は、互いに離間するように半導体チップ３の主面３ａの各辺に１つずつ隣接して配されている。そして、互いに対向する一対の薄膜磁気素子５，５は、同一方向の磁気成分を検出するように構成されており、外部磁界の検出の信頼性向上を図っている。
半導体チップ３は、図１，３に示すように、表面１３ａに集積回路を形成した平面視矩形の基板１３と、基板１３の表面１３ａに形成された複数（図示例では８つ）のパッド電極１５と、パッド電極１５を避けて基板１３の表面１３ａに設けられた第１のパッシベーション膜１７とを備えている。パッド電極１５は、電極部７や薄膜磁気素子５と電気的に接続するものであり、基板１３の表面１３ａの周縁に配されている。
第１のパッシベーション膜１７は、パッド電極１５を避けて基板１３の表面１３ａに二酸化シリコン（ＳｉＯ２）からなる薄膜と窒化シリコン（ＳｉＮ）からなる薄膜とを順次重ねて形成したものであり、高い耐熱性及び電気絶縁性を有している。なお、この第１のパッシベーション膜１７の表面は、半導体チップ３の主面３ａを成している。
第１のパッシベーション膜１７は、パッド電極１５を避けて基板１３の表面１３ａに二酸化シリコン（ＳｉＯ２）からなる薄膜と窒化シリコン（ＳｉＮ）からなる薄膜とを順次重ねて形成したものであり、高い耐熱性及び電気絶縁性を有している。なお、この第１のパッシベーション膜１７の表面は、半導体チップ３の主面３ａを成している。
絶縁部１１は、半導体チップ３の主面３ａに第２のパッシベーション膜１９、保護膜２１及び樹脂モールド部２３を順次重ねたものであり、これら第２のパッシベーション膜１９、保護膜２１及び樹脂モールド部２３は各々電気的な絶縁材料から形成されている。
第２のパッシベーション膜１９は、第１のパッシベーション膜１７と同様に、半導体チップ３の主面３ａから二酸化シリコン（ＳｉＯ２）の薄膜と窒化シリコン（ＳｉＮ）の薄膜とを順次重ねて形成したものであり、配線部９と電気的に接続するためのパッド電極１５を避けて第１のパッシベーション膜１７を覆うように形成されている。なお、薄膜磁気素子５は、この第２のパッシベーション膜１９により覆われている。
第２のパッシベーション膜１９は、第１のパッシベーション膜１７と同様に、半導体チップ３の主面３ａから二酸化シリコン（ＳｉＯ２）の薄膜と窒化シリコン（ＳｉＮ）の薄膜とを順次重ねて形成したものであり、配線部９と電気的に接続するためのパッド電極１５を避けて第１のパッシベーション膜１７を覆うように形成されている。なお、薄膜磁気素子５は、この第２のパッシベーション膜１９により覆われている。
保護膜２１は、ポリイミド（ＰＩ）から形成されており、第２のパッシベーション膜１９の表面１９ａ、及び、パッド電極１５と第１，第２のパッシベーション膜１７，１９とにより画定された凹部２２の側壁面を覆うように形成されている。
樹脂モールド部２３は、保護膜２１の表面２１ａや半導体チップ３の主面３ａを覆うと共に、後述する電極部７のポスト及び配線部９を封止するように形成されている。この樹脂モールド部２３は、電極部７や配線部９よりも硬度の低い樹脂材料から形成され、磁気センサチップ３と同じ平面視略矩形状に形成されている。
樹脂モールド部２３は、保護膜２１の表面２１ａや半導体チップ３の主面３ａを覆うと共に、後述する電極部７のポスト及び配線部９を封止するように形成されている。この樹脂モールド部２３は、電極部７や配線部９よりも硬度の低い樹脂材料から形成され、磁気センサチップ３と同じ平面視略矩形状に形成されている。
配線部９は、パッド電極１５と保護膜１９とにより画定された凹部２４を埋めると共に、絶縁部１１の保護膜２１と樹脂モールド部２３との間で凹部２４の開口部から後述する電極部７のポストの下端まで延びて形成されている。この配線部９は、アンダーバリアメタル２５（以下、ＵＢＭ２５と呼ぶ）及び配線層２７を保護膜２１の表面２１ａから順次重ねて構成されている。ＵＢＭ２５は、チタン（Ｔｉ）若しくはクロム（Ｃｒ）から形成されており、配線層２７は、銅（Ｃｕ）から形成されている。
なお、ＵＢＭ２５は、配線層２７の厚さよりも充分に薄く形成されている。すなわち、例えば、ＵＢＭ２５の厚さは、０．１８μｍであり、配線層２７の厚さは、０．６０μｍとなっている。
以上のように構成される配線部９は、薄膜磁気素子５と半導体チップ３の厚さ方向に重ならない位置に形成されている。
なお、ＵＢＭ２５は、配線層２７の厚さよりも充分に薄く形成されている。すなわち、例えば、ＵＢＭ２５の厚さは、０．１８μｍであり、配線層２７の厚さは、０．６０μｍとなっている。
以上のように構成される配線部９は、薄膜磁気素子５と半導体チップ３の厚さ方向に重ならない位置に形成されている。
各電極部７は、配線部９の表面９ａから樹脂モールド部２３の表面２３ａまで延びる略円柱状のポスト２９と、ポスト２９の上端に取り付けられ、樹脂モールド部２３の表面２３ａから突出する半田ボール３１とから構成されている。ポスト２９は、銅から形成されており、その上端面２９ａが樹脂モールド部２３の表面２３ａと共に略同一平面を形成している。半田ボール３１は半田を略球体状に形成してなるものである。
複数の電極部７は、薄膜磁気素子５と半導体チップ３の厚さ方向に重ならない所定位置にそれぞれ配されている。すなわち、半導体チップ３の主面３ａや樹脂モールド部２３の表面２３ａを略均等に分割するように、Ｘ軸方向に延びる３本の第１の格子線Ｌ１〜Ｌ３を等間隔に並べて想定すると共に、Ｙ軸方向に延びる３本の第２の格子線Ｌ４〜Ｌ６を等間隔に並べて想定する。
なお、各格子線Ｌ１〜Ｌ６に沿って互いに隣接する各交点（仮想の配置位置）Ｐ１〜Ｐ９間の距離は、各交点に電極部をそれぞれ配した状態において、隣接する電極部７間において回路が短絡しない程度の距離となっている。
また、等間隔に並べて配した３本の格子線のうち、真ん中の第１の格子線Ｌ２及び第２の格子線Ｌ５は、それぞれ薄膜磁気素子５を通過するように配されている。
複数の電極部７は、薄膜磁気素子５と半導体チップ３の厚さ方向に重ならない所定位置にそれぞれ配されている。すなわち、半導体チップ３の主面３ａや樹脂モールド部２３の表面２３ａを略均等に分割するように、Ｘ軸方向に延びる３本の第１の格子線Ｌ１〜Ｌ３を等間隔に並べて想定すると共に、Ｙ軸方向に延びる３本の第２の格子線Ｌ４〜Ｌ６を等間隔に並べて想定する。
なお、各格子線Ｌ１〜Ｌ６に沿って互いに隣接する各交点（仮想の配置位置）Ｐ１〜Ｐ９間の距離は、各交点に電極部をそれぞれ配した状態において、隣接する電極部７間において回路が短絡しない程度の距離となっている。
また、等間隔に並べて配した３本の格子線のうち、真ん中の第１の格子線Ｌ２及び第２の格子線Ｌ５は、それぞれ薄膜磁気素子５を通過するように配されている。
電極部７は、これら第１の格子線Ｌ１，Ｌ３と第２の格子線Ｌ４，Ｌ６とが交わる第１の交点Ｐ１〜Ｐ４に１つずつ配されている。これら第１の交点Ｐ１〜Ｐ４は、薄膜磁気素子５から離間して位置している。
また、電極部７は、薄膜磁気素子５から離間するように、第１の格子線Ｌ２と第２の格子線Ｌ４，Ｌ６とが交わる第２の交点Ｐ５，Ｐ６から、第１の格子線Ｌ２に沿って第１の格子線Ｌ２と第２の格子線Ｌ５とが交わる第４の交点Ｐ９に向けてずらした位置に１つずつ配されている。さらに、電極部７は、薄膜磁気素子５から離間するように、第１の格子線Ｌ１，Ｌ３と第２の格子線Ｌ５とが交わる第３の交点Ｐ７，Ｐ８から、第２の格子線Ｌ５に沿って第４の交点Ｐ９に向けてずらした位置に１つずつ配されている。
これは第２の交点Ｐ５，Ｐ６及び第３の交点Ｐ７，Ｐ８が、各々薄膜磁気素子５に隣接しており、これら第２の交点Ｐ５，Ｐ６及び第３の交点Ｐ７，Ｐ８に電極部７を配した場合には、電極部７と薄膜磁気素子５とが半導体チップ３の厚さ方向に重なるためである。これにより、各電極部７は、薄膜磁気素子５と半導体チップ３の厚さ方向に重ならない位置に配されることになる。
また、電極部７は、薄膜磁気素子５から離間するように、第１の格子線Ｌ２と第２の格子線Ｌ４，Ｌ６とが交わる第２の交点Ｐ５，Ｐ６から、第１の格子線Ｌ２に沿って第１の格子線Ｌ２と第２の格子線Ｌ５とが交わる第４の交点Ｐ９に向けてずらした位置に１つずつ配されている。さらに、電極部７は、薄膜磁気素子５から離間するように、第１の格子線Ｌ１，Ｌ３と第２の格子線Ｌ５とが交わる第３の交点Ｐ７，Ｐ８から、第２の格子線Ｌ５に沿って第４の交点Ｐ９に向けてずらした位置に１つずつ配されている。
これは第２の交点Ｐ５，Ｐ６及び第３の交点Ｐ７，Ｐ８が、各々薄膜磁気素子５に隣接しており、これら第２の交点Ｐ５，Ｐ６及び第３の交点Ｐ７，Ｐ８に電極部７を配した場合には、電極部７と薄膜磁気素子５とが半導体チップ３の厚さ方向に重なるためである。これにより、各電極部７は、薄膜磁気素子５と半導体チップ３の厚さ方向に重ならない位置に配されることになる。
なお、上述した薄膜磁気素子５と重ならない位置とは、実装方向若しくは荷重方向を法線とする面に投影された薄膜磁気素子５の影と、同面に投影されたポスト２９の影、ポスト２９の上端面２９ａ又は樹脂モールド部２３の表面２３ａに接触する半田ボール３１の接触面の影、若しくは、電極部７の影の少なくとも一部とが重複する位置関係にあることを示している。
そして、本実施例の場合には、半導体チップ３の厚さ方向が、前記実装方向及び荷重方向となるため、厚さ方向を略法線とする面に投影したとき、前述した各々の影が独立に存在し、干渉しない状態であればよい。ここで、実装方向とは、半導体装置１を実装基板に実装する際に負荷がかかる方向を示し、荷重方向とは、半導体装置１を実装基板に実装した後に負荷がかかる方向を示している。
これら電極部７は、各薄膜磁気素子５とこの薄膜磁気素子５の周囲に配される電極部７との位置関係、及び、各薄膜磁気素子５の周囲に配される電極部７の数が、全ての薄膜磁気素子５に関して同じとなるように配されている。すなわち、各薄膜磁気素子５の周囲には各々３つの電極部７が配されている。また、各薄膜磁気素子５の配置位置を基準として、３つの電極部７がそれぞれ同じ位置に配されている。
そして、本実施例の場合には、半導体チップ３の厚さ方向が、前記実装方向及び荷重方向となるため、厚さ方向を略法線とする面に投影したとき、前述した各々の影が独立に存在し、干渉しない状態であればよい。ここで、実装方向とは、半導体装置１を実装基板に実装する際に負荷がかかる方向を示し、荷重方向とは、半導体装置１を実装基板に実装した後に負荷がかかる方向を示している。
これら電極部７は、各薄膜磁気素子５とこの薄膜磁気素子５の周囲に配される電極部７との位置関係、及び、各薄膜磁気素子５の周囲に配される電極部７の数が、全ての薄膜磁気素子５に関して同じとなるように配されている。すなわち、各薄膜磁気素子５の周囲には各々３つの電極部７が配されている。また、各薄膜磁気素子５の配置位置を基準として、３つの電極部７がそれぞれ同じ位置に配されている。
以上のように構成された半導体装置１の製造方法について説明する。
はじめに、半導体チップ３の主面３ａの所定位置に４つの薄膜磁気素子５を配し、図４に示すように、パッド電極１５を避けて半導体チップ３の主面３ａに第２のパッシベーション膜１９を形成する。この際には、薄膜磁気素子５も第２のパッシベーション膜１９により覆われることになる。
次いで、第２のパッシベーション膜１９の表面１９ａ及び凹部２２の側壁面に保護膜２１を形成し、保護膜２１の表面２１ａ及び凹部２４の側壁面及び底壁面に薄膜状のＵＢＭ２５を形成する。
そして、配線層２７を形成する部分を除くＵＢＭ２５の表面２５ａに第１のレジスト層４１を形成する。この第１のレジスト層４１の形成領域は、薄膜磁気素子５と半導体チップ３の厚さ方向に重なる領域を含んでいる。その後、第１のレジスト層４１が形成されていない部分、すなわち、ＵＢＭ２５が露出している部分を銅で埋めて配線層２７を形成する。その後、第１のレジスト層４１を除去する。
はじめに、半導体チップ３の主面３ａの所定位置に４つの薄膜磁気素子５を配し、図４に示すように、パッド電極１５を避けて半導体チップ３の主面３ａに第２のパッシベーション膜１９を形成する。この際には、薄膜磁気素子５も第２のパッシベーション膜１９により覆われることになる。
次いで、第２のパッシベーション膜１９の表面１９ａ及び凹部２２の側壁面に保護膜２１を形成し、保護膜２１の表面２１ａ及び凹部２４の側壁面及び底壁面に薄膜状のＵＢＭ２５を形成する。
そして、配線層２７を形成する部分を除くＵＢＭ２５の表面２５ａに第１のレジスト層４１を形成する。この第１のレジスト層４１の形成領域は、薄膜磁気素子５と半導体チップ３の厚さ方向に重なる領域を含んでいる。その後、第１のレジスト層４１が形成されていない部分、すなわち、ＵＢＭ２５が露出している部分を銅で埋めて配線層２７を形成する。その後、第１のレジスト層４１を除去する。
その後、ポスト２９を形成する部分を除く配線層２７及び露出しているＵＢＭ２５の２７ａ，２５ａに第２のレジスト層４３を形成する。この状態においては、配線層２７の表面２７ａの一部のみが露出することになる。そして、第２のレジスト層４３が形成されていない部分、すなわち、配線層２７が露出している部分を銅で埋めてポスト２９を形成する。これら配線層２７及びポスト２９の形成終了後には、第２のレジスト層４３を除去し、配線層２７により覆われていないＵＢＭ２５をエッチングにより除去する。
最後に、保護膜２１の表面２１ａを覆うと共にポスト２９の上端面２９ａが露出するように配線部９及びポスト２９を樹脂材料により封止し、ポスト２９の上端面２９ａに半田ボール３１を取り付けることにより半導体装置１の製造が終了する。
最後に、保護膜２１の表面２１ａを覆うと共にポスト２９の上端面２９ａが露出するように配線部９及びポスト２９を樹脂材料により封止し、ポスト２９の上端面２９ａに半田ボール３１を取り付けることにより半導体装置１の製造が終了する。
そして、この半導体装置１を実装基板の搭載面に搭載する場合には、樹脂モールド部２３の表面２３ａを搭載面に対向させた状態で、半田ボール３１を加熱しながら半導体装置１を搭載面に押しつける。ここで、図１，２に示すように、薄膜磁気素子５と電極部７及び配線部９とは相互に重ならない位置に配されているため、前述の押しつけによる電極部７の応力が薄膜磁気素子に到達することを低減できる。
また、実装基板の搭載面に反りがある場合には、半導体装置１を搭載面に搭載した状態において前記反りに基づく応力が電極部７から配線部９に到達しても、薄膜磁気素子５にまで到達することを低減できる。
また、実装基板の搭載面に反りがある場合には、半導体装置１を搭載面に搭載した状態において前記反りに基づく応力が電極部７から配線部９に到達しても、薄膜磁気素子５にまで到達することを低減できる。
さらに、この半導体装置１を作動させた際には、電極部７や配線部９に流れる電流によって電流磁界が発生するが、薄膜磁気素子５と電極部７及び配線部９とは相互に重ならない位置に配されているため、薄膜磁気素子５に対する電極部７や配線部９の電流磁界の影響を小さくすることができる。
また、半導体装置１を実装基板に搭載したり、半導体装置１を作動させる際には、半導体装置１が加熱されて配線部９の熱変形が発生するが、この熱変形に基づいて配線部９に応力が発生しても、この熱変形に基づく応力が薄膜磁気素子５に到達することを低減できる。
また、半導体装置１を実装基板に搭載したり、半導体装置１を作動させる際には、半導体装置１が加熱されて配線部９の熱変形が発生するが、この熱変形に基づいて配線部９に応力が発生しても、この熱変形に基づく応力が薄膜磁気素子５に到達することを低減できる。
上記の半導体装置１によれば、半導体装置１を実装基板に搭載したり、半導体装置１を作動させる等しても、電極部７や配線部９の応力が薄膜磁気素子５に到達することを低減できるため、また、薄膜磁気素子５に対する電極部７や配線部９の電流磁界の影響も小さくすることもできるため、薄膜磁気素子５の特性が変動・劣化することを抑制できる。
また、第２、第３の交点Ｐ５〜Ｐ８からそれぞれ格子線Ｌ２，Ｌ５に沿って薄膜磁気素子５から離間するようにずらして配した電極部７と第４の交点Ｐ９との距離が、各格子線Ｌ１〜Ｌ６に沿って互いに隣接する各交点Ｐ１〜Ｐ９間の距離（隣接する格子線間の距離）よりも短くなり、この格子線間に電極部７が完全に含まれるようになるが、隣接する格子線間に配置される電極部７の数が１以下となるよう、第４の交点Ｐ９には電極部７が配されていないため、互いに隣接する電極部７間の距離を前記各交点Ｐ１〜Ｐ９間の距離以上に維持することができる。したがって、電極部７を第２、第３の交点Ｌ５〜Ｌ８からずらしても、これら電極部７間において回路が短絡することも確実に防止できる。
また、第２、第３の交点Ｐ５〜Ｐ８からそれぞれ格子線Ｌ２，Ｌ５に沿って薄膜磁気素子５から離間するようにずらして配した電極部７と第４の交点Ｐ９との距離が、各格子線Ｌ１〜Ｌ６に沿って互いに隣接する各交点Ｐ１〜Ｐ９間の距離（隣接する格子線間の距離）よりも短くなり、この格子線間に電極部７が完全に含まれるようになるが、隣接する格子線間に配置される電極部７の数が１以下となるよう、第４の交点Ｐ９には電極部７が配されていないため、互いに隣接する電極部７間の距離を前記各交点Ｐ１〜Ｐ９間の距離以上に維持することができる。したがって、電極部７を第２、第３の交点Ｌ５〜Ｌ８からずらしても、これら電極部７間において回路が短絡することも確実に防止できる。
さらに、各薄膜磁気素子５とこの薄膜磁気素子５の周囲に配される電極部７との位置関係、及び、各薄膜磁気素子５の周囲に配される電極部７の数を、全ての薄膜磁気素子５に関して同じとすることにより、半導体装置１を実装基板に搭載する際に電極部７に応力がかかっても、同じ応力による変動は、各薄膜磁気素子５がブリッジを組むことにより相互にうち消しあうことができるため、薄膜磁気素子５の感度が応力によらず安定する。
なお、上記の実施の形態においては、電極部７が薄膜磁気素子５に隣接する各第２、第３Ｐ５〜Ｐ８の交点からずらした位置に１つずつ配されるとしたが、これに限ることはなく、少なくとも薄膜磁気素子５と半導体チップ３の厚さ方向に重ならない位置に配されていればよい。すなわち、例えば、図５に示すように、電極部７を薄膜磁気素子５に隣接する第２、第３Ｐ５〜Ｐ８の交点に配し、これら各電極部７を厚さ方向に重ならない程度の大きさに形成するとしてもよい。この構成の場合には、全ての交点Ｐ１〜Ｐ９に電極部７を配することもできる。
また、上記構成の場合には、図６に示すように、薄膜磁気素子５に隣接して位置する電極部７の一の半田ボール３１が、薄膜磁気素子５から離間して位置する電極部７の他の半田ボール３１よりも直径が小さくなる。すなわち、樹脂モールド部２３の表面２３ａから突出する一の半田ボール３１の突出長さが他の半田ボール３１よりも小さくなる。このため、半田ボール３１を加熱しながらこの半導体装置５１を実装基板の搭載面に取り付ける際には、他の半田ボール３１が一の半田ボール３１よりも先に実装基板の搭載面に接触する。したがって、この半導体装置５１を実装基板に取り付ける際に一の半田ボール３１を有する電極部７の応力を緩和して、この電極部７の応力が薄膜磁気素子５に到達することをさらに低減できる。
なお、上記の構成については、球体状の半田ボール３１に限ることはなく、少なくとも樹脂モールド部２３の表面２３ａから突出する突起部を設け、薄膜磁気素子５に隣接して位置する一の突起部の突出長さを、薄膜磁気素子５から離間して位置する他の突起部よりも短くすることで同様の効果を得ることができる。
なお、上記の構成については、球体状の半田ボール３１に限ることはなく、少なくとも樹脂モールド部２３の表面２３ａから突出する突起部を設け、薄膜磁気素子５に隣接して位置する一の突起部の突出長さを、薄膜磁気素子５から離間して位置する他の突起部よりも短くすることで同様の効果を得ることができる。
さらに、図７に示すように、半導体装置６１を実装基板に搭載した状態で各電極部７にかかる応力が所定値以下となる程度に、電極部７の数が十分に多い場合には、第１の格子線Ｌ７〜Ｌ１１と第２の格子線Ｌ１２〜Ｌ１６との交点の数よりも複数少ない電極部７を配してもよい。このため、この半導体装置６１は、薄膜磁気素子５と重なったり、隣接する交点に電極部７を配さないように構成するとしてもよい。
また、半導体装置１，５１，６１には、薄膜磁気素子５が設けられるとしたが、これに限ることはなく、ホール素子やピエゾ素子等、少なくとも電気的な機能を有するセンサ素子が設けられていればよい。
また、半導体装置１，５１，６１には、薄膜磁気素子５が設けられるとしたが、これに限ることはなく、ホール素子やピエゾ素子等、少なくとも電気的な機能を有するセンサ素子が設けられていればよい。
また、電極部７は、センサ素子と半導体チップ３の厚さ方向に重ならない位置に配されるとしたが、電極部７や配線部９の電流磁界の影響を受けないセンサ素子である場合には、これに限ることはなく、少なくとも電極部７の応力がセンサ素子に到達することを低減できればよい。すなわち、例えば、図８に示すように、センサ素子４５と相互に重なる位置に配した電極部７の一の半田ボール３１ａを、センサ素子４５から離間して配された電極部７の他の半田ボール３１ｂよりも融点が低い導電性材料から形成するとしても構わない。
この構成の場合には、半田ボール３１ａ，３１ｂを加熱しながら半導体装置を実装基板の搭載面に取り付ける際に、他の半田ボール３１ｂよりも先に一の半田ボール３１ａが溶融するため、一の半田ボール３１ａを有する電極部７よりも他の半田ボール３１ｂを有する電極部７に応力が集中する。したがって、センサ素子４５と重なる位置に電極部７が配されていても、一の半田ボール３１ａを有する電極部７の応力を緩和することができ、この電極部７の応力がセンサ素子４５に到達することを低減できる。
この構成の場合には、半田ボール３１ａ，３１ｂを加熱しながら半導体装置を実装基板の搭載面に取り付ける際に、他の半田ボール３１ｂよりも先に一の半田ボール３１ａが溶融するため、一の半田ボール３１ａを有する電極部７よりも他の半田ボール３１ｂを有する電極部７に応力が集中する。したがって、センサ素子４５と重なる位置に電極部７が配されていても、一の半田ボール３１ａを有する電極部７の応力を緩和することができ、この電極部７の応力がセンサ素子４５に到達することを低減できる。
さらに、図９に示すように、半田ボール３１が、導電性材料から形成された略球体状のコア４７と、前記導電性材料よりも融点の低い導電性材料から形成されたコア４７の周囲を覆う外殻部４９とを備える構成である場合には、センサ素子４５に隣接して配された一の半田ボール３１ａのコア４７の直径を、他の半田ボール３１ｂのコア４７よりも小さく形成し、かつ、前記一の半田ボール３１ａ及び前記他の半田ボール３１ｂの外殻部４９の直径を略同等に形成するとしてもよい。
この構成の場合には、コア４７を形成する導電性材料の融点よりも低い温度、かつ外殻部４９を形成する導電性材料の融点よりも高い温度で半田ボール３１を加熱して実装基板に半導体装置を搭載する際には、半田ボール３１の外殻部４９のみが溶融する。このため、直径の大きい他の半田ボール３１ｂのコア４７が実装基板の搭載面に当接し、直径の小さい一の半田ボール３１ａのコア４７は前記搭載面に当接しない。そして、この際には、他の半田ボール３１ｂに応力が集中するため、一の半田ボール３１ａを有する電極部７が、センサ素子４５と重なる位置に配されていても、一の半田ボール３１ａを有する電極部７の応力を緩和することができ、この電極部７の応力がセンサ素子４５に到達することを低減できる。
この構成の場合には、コア４７を形成する導電性材料の融点よりも低い温度、かつ外殻部４９を形成する導電性材料の融点よりも高い温度で半田ボール３１を加熱して実装基板に半導体装置を搭載する際には、半田ボール３１の外殻部４９のみが溶融する。このため、直径の大きい他の半田ボール３１ｂのコア４７が実装基板の搭載面に当接し、直径の小さい一の半田ボール３１ａのコア４７は前記搭載面に当接しない。そして、この際には、他の半田ボール３１ｂに応力が集中するため、一の半田ボール３１ａを有する電極部７が、センサ素子４５と重なる位置に配されていても、一の半田ボール３１ａを有する電極部７の応力を緩和することができ、この電極部７の応力がセンサ素子４５に到達することを低減できる。
また、半導体チップ３のパッド電極１５は、基板１３の表面１３ａの周縁に配されるとしたが、これに限ることはなく、例えば、図１０に示すように、基板１３の表面１３ａの中央部に配されるとしても構わない。
上記構成の半導体装置８１の場合には、電極部７をこれらパッド電極１５の外側に配することにより、パッド電極１５と電極部７とを接続する配線部９の距離を短く設定することができるため、小さな電力で半導体装置８１を作動させることも可能となる。
また、センサ素子４５は、電極部７の外側に位置する半導体チップ３の主面３ａの周縁に配されているため、センサ素子４５の位置に対して配線部９をより遠くに配することができる。
したがって、電極部７や配線部９の応力が薄膜磁気素子５に到達することをさらに低減できると共に、薄膜磁気素子５に対する電極部７や配線部９の電流磁界の影響をさらに小さくすることができるため、薄膜磁気素子５の特性が変動・劣化することを確実に抑制できる。
上記構成の半導体装置８１の場合には、電極部７をこれらパッド電極１５の外側に配することにより、パッド電極１５と電極部７とを接続する配線部９の距離を短く設定することができるため、小さな電力で半導体装置８１を作動させることも可能となる。
また、センサ素子４５は、電極部７の外側に位置する半導体チップ３の主面３ａの周縁に配されているため、センサ素子４５の位置に対して配線部９をより遠くに配することができる。
したがって、電極部７や配線部９の応力が薄膜磁気素子５に到達することをさらに低減できると共に、薄膜磁気素子５に対する電極部７や配線部９の電流磁界の影響をさらに小さくすることができるため、薄膜磁気素子５の特性が変動・劣化することを確実に抑制できる。
また、電極部７は、球体状の半田ボール３１を備えるとしたが、これに限ることはなく例えば、図１１に示すように、少なくとも樹脂モールド部２３の表面２３ａから突出する突起部を備えていればよい。すなわち、例えば、図１１（ａ），（ｂ）に示すように、樹脂モールド部２３から突出する突起部５３をポスト５４と一体的に形成しても構わない。これら突起部５３は、例えば、めっき成長や銅ペーストを塗布するスクリーン印刷により形成してもよい。また、例えば、図１１（ｃ）に示すように、ポスト２９及び樹脂モールド部２３を形成した後に、レジストパターニングし、めっき成長で断面視略矩形状の突起部５５を形成するとしても構わない。
また、電極部７は、ポスト２９，５４と半田ボール３１や突起部５３とから構成されるとしたが、例えば、ポスト２９，５４のみから構成されるとしても構わない。上記構成の場合には、半導体装置を実装基板に搭載する際に、別途半田によりポスト２９，５４と実装基板の回路とを電気的に接続すればよい。
また、電極部７は、ポスト２９，５４と半田ボール３１や突起部５３とから構成されるとしたが、例えば、ポスト２９，５４のみから構成されるとしても構わない。上記構成の場合には、半導体装置を実装基板に搭載する際に、別途半田によりポスト２９，５４と実装基板の回路とを電気的に接続すればよい。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
１，５１，６１，８１・・・半導体装置、３・・・半導体チップ、３ａ・・・主面（表面）、５・・・薄膜磁気素子（センサ素子）、７・・・電極部、９・・・配線部、１１・・・絶縁部、１５・・・パッド電極、３１・・・半導体ボール（突起部）、４５・・・センサ素子、４７・・・コア、４９・・・外殻部、５３，５５・・・突起部、Ｌ１〜Ｌ３・・・第１の格子線、Ｌ４〜Ｌ６・・・第２の格子線、Ｐ１〜Ｐ４・・・第１の交点、（仮想の配置位置）Ｐ５，Ｐ６・・・第２の交点（仮想の配置位置）、Ｐ７，Ｐ８・・・第３の交点（仮想の配置位置）、Ｐ９・・・第４の交点（仮想の配置位置）
Claims (8)
- 表面に集積回路及びこれに電気接続された複数の薄膜磁気素子が形成された平面視矩形状の半導体チップと、
前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続された複数のパッド電極と、
前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、
前記パッド電極及び前記電極部を相互に電気接続する複数の配線部と、
電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に複数の前記薄膜磁気素子、配線部及び電極部を封止する絶縁部とを備え、
前記薄膜磁気素子は、前記半導体チップの各辺に隣接し、かつ、前記半導体チップの各辺の中央から前記半導体チップの中心を通る仮想線分上に配置され、
前記電極部は、前記薄膜磁気素子と前記半導体チップの厚さ方向に重ならないように位置し、前記仮想線分上に配置される前記電極部は、前記薄膜磁気素子よりも前記半導体チップの中心側にずらして配置されていることを特徴とするチップサイズパッケージ。
- 前記配線部が、前記薄膜磁気素子と前記半導体チップの厚さ方向に重ならない位置に配されていることを特徴とする請求項１に記載のチップサイズパッケージ。
- 前記半導体チップの表面を略均等に分割するように、前記表面に沿って一方向に延びる複数の第１の格子線を等間隔に並べて想定すると共に、前記表面に沿って前記第１の格子線に直交する複数の第２の格子線を等間隔に並べて想定し、
これら第１の格子線と第２の格子線との各交点を前記電極部の仮想の配置位置としたチップサイズパッケージであって、
前記電極部のうち、前記薄膜磁気素子と前記厚さ方向に重ならない一の電極部は、前記仮想の配置位置に配置され、
前記電極部のうち、他の電極部は、前記仮想の配置位置から第１の格子線若しくは第２の格子線に沿って前記薄膜磁気素子から離間するように前記半導体チップの中心に向けて移動した位置に配置されると共に、
前記第１の格子線若しくは第２の格子線上において、相互に隣接する格子線との間に配置される電極部の数を１以下とすることを特徴とする請求項１又は請求項２に記載のチップサイズパッケージ。
- 各薄膜磁気素子とこの薄膜磁気素子の周囲に配される前記電極部との位置関係、及び、各薄膜磁気素子の周囲に配される前記電極部の数が、全ての前記薄膜磁気素子に関して同じであることを特徴とする請求項１から請求項３のいずれか１項に記載のチップサイズパッケージ。
- 前記薄膜磁気素子に隣接する位置に配された一の電極部が、該一の電極部よりも前記薄膜磁気素子から離間して配された他の電極部と比較して小さく形成されていることを特徴とする請求項１から請求項４のいずれか１項に記載のチップサイズパッケージ。
- 表面に集積回路及びこれに電気接続されたセンサ素子が形成された半導体チップと、
前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続されたパッド電極と、
前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、
前記パッド電極及び前記電極部を相互に電気接続する配線部と、
電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に前記センサ素子、配線部及び電極部を封止する絶縁部とを備え、
前記電極部が、前記絶縁部から前記半導体チップの厚さ方向に突出する突起部を備え、
前記センサ素子に隣接して配された一の突起部が、前記センサ素子から離間して配された他の突起部と比較して、前記絶縁部からの突出長さが小さいことを特徴とする半導体装置。 - 表面に集積回路及びこれに電気接続されたセンサ素子が形成された半導体チップと、
前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続されたパッド電極と、
前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、
前記パッド電極及び前記電極部を相互に電気接続する配線部と、
電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に前記センサ素子、配線部及び電極部を封止する絶縁部とを備え、
前記電極部が、前記絶縁部から前記半導体チップの厚さ方向に突出する突起部を備え、
前記センサ素子に隣接して配された一の突起部が、前記センサ素子から離間して配された他の突起部よりも融点が低い導電性材料から形成されていることを特徴とする半導体装置。 - 表面に集積回路及びこれに電気接続されたセンサ素子が形成された半導体チップと、
前記半導体チップの表面側に形成され、少なくとも前記集積回路に電気接続されたパッド電極と、
前記半導体チップの表面側に位置し、前記半導体チップを外部回路に電気接続する複数の電極部と、
前記パッド電極及び前記電極部を相互に電気接続する配線部と、
電気的な絶縁材料から形成され、少なくとも前記電極部を前記半導体チップの表面側に露出させた状態で、前記半導体チップの表面を覆うと共に前記センサ素子、配線部及び電極部を封止する絶縁部とを備え、
前記電極部が、前記絶縁部から前記半導体チップの厚さ方向に突出する突起部を備え、
前記突起部が、導電性材料から形成された略球体状のコアと、前記導電性材料よりも融点の低い導電性材料から形成されたコアの周囲を覆う外殻部とを備え、
前記センサ素子に隣接して配された一の突起部のコアが、前記センサ素子から離間して配された他の突起部のコアよりも小さく形成され、かつ、前記一の突起部及び前記他の突起部の外殻部の直径が略同等であることを特徴とする半導体装置。
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