JP2005093931A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005093931A JP2005093931A JP2003328669A JP2003328669A JP2005093931A JP 2005093931 A JP2005093931 A JP 2005093931A JP 2003328669 A JP2003328669 A JP 2003328669A JP 2003328669 A JP2003328669 A JP 2003328669A JP 2005093931 A JP2005093931 A JP 2005093931A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- bonding pad
- stress relaxation
- insulating film
- relaxation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0235—Shape of the redistribution layers
- H01L2224/02351—Shape of the redistribution layers comprising interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0236—Shape of the insulating layers therebetween
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05557—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】第2ボンディングパッドとバンプ電極との間の接続の信頼性を高めることができる半導体装置を提供する。
【解決手段】半導体装置を、主面1の外周部に沿って配列された第1ボンディングパッド2と、第1ボンディングパッド2の形成部を除く主面1上に形成されたパッシベーション膜3と、当該パッシベーション膜3上に形成された第1絶縁膜4と、当該第1絶縁膜4上に形成された応力緩和層5と、第1絶縁膜4上及び応力緩和層5上に形成された第2ボンディングパッド8を含む再配線6と、当該再配線6を保護する第2絶縁膜7と、第2ボンディングパッド8上に設定されたバンプ電極9とから構成する。第2ボンディングパッド8の全部又は一部について、その表面を非平面形状に形成する。
【選択図】図1
【解決手段】半導体装置を、主面1の外周部に沿って配列された第1ボンディングパッド2と、第1ボンディングパッド2の形成部を除く主面1上に形成されたパッシベーション膜3と、当該パッシベーション膜3上に形成された第1絶縁膜4と、当該第1絶縁膜4上に形成された応力緩和層5と、第1絶縁膜4上及び応力緩和層5上に形成された第2ボンディングパッド8を含む再配線6と、当該再配線6を保護する第2絶縁膜7と、第2ボンディングパッド8上に設定されたバンプ電極9とから構成する。第2ボンディングパッド8の全部又は一部について、その表面を非平面形状に形成する。
【選択図】図1
Description
本発明は、主面上に再配線が施されたCSP(Chip Size Package)タイプの半導体装置に係り、特に、バンプ電極の下層に応力緩和層が設けられたこの種の半導体装置における第2ボンディングパッドとバンプ電極との接続構造に関する。
近年、電気機器の小型軽量化、高速化及び高機能化の要求に対処するため、電気機器に実装する半導体装置に対しても小型軽量化、高集積化及び実装の容易化の要求が益々高まっている。
従来より、これらの各要求に対応可能な半導体装置として、図5に示すように、主面1の外周部に沿って配列された第1ボンディングパッド(アルミパッド)2と、主面1を保護するために第1ボンディングパッド2の形成部を除く主面1上に形成されたパッシベーション膜3と、当該パッシベーション膜3上に形成された第1絶縁膜4と、当該第1絶縁膜4上のバンプ電極配列領域に形成された応力緩和層5と、第1絶縁膜4上及び応力緩和層5上に形成され一端が第1ボンディングパッド2に接続された再配線6と、当該再配線6を保護するために第1絶縁膜4上及び応力緩和層5上に形成された第2絶縁膜7と、再配線6の他端に形成された第2ボンディングパッド8に設定されたバンプ電極9とを備えたCSPと呼ばれる半導体装置が提案されている(特許文献1参照。)。
このCSPタイプの半導体装置は、バンプ電極9を主面1のほぼ全面に配置することができるので、外周部に配列された第1ボンディングパッド2上に直接バンプ電極9を形成する場合に比べて各バンプ電極9間の距離を大きくすることができ、半導体装置の多端子化ひいては高機能化と電気機器に対する実装の容易化とを図ることができる。また、このCSPタイプの半導体装置は、半導体素子を樹脂封止しないので、半導体装置の小型軽量化を図ることができる。さらに、このCSPタイプの半導体装置は、バンプ電極9の下層に応力緩和層5を設けたので、バンプ電極9を介して半導体装置を配線基板上に実装した場合、半導体装置と配線基板との熱膨張率差に起因する熱応力がバンプ電極9と配線基板との間及びバンプ電極9と第2ボンディングパッド8との間に作用しにくく、各部の接続信頼性を高めることができて、半導体装置の耐久性の向上を図ることができる。
特開平11−191571号公報
ところで、この種の半導体装置においては、より一層の多機能化が求められており、半導体装置の主面1の大型化によるバンプ電極9の多端子化が図られる傾向にある。そして、このように半導体装置の主面1が大型化され、半導体装置の四隅部に配置されたバンプ電極9の間隔が大きくなると、主面1の外周部に配置されたバンプ電極9と第2ボンディングパッド8との間に作用する熱応力が大きくなるので、これら第2ボンディングパッド8とバンプ電極9との間の接続の信頼性を高める必要が生じる。
しかるに、従来の半導体装置は、図5に示すように、平面状に形成された第2ボンディングパッド8上にバンプ電極9を接続しているので、第2ボンディングパッド8及びバンプ電極9を大型化しなくては接続の信頼性を高めることができず、多端子化による多機能化の効果を十分に発揮することができないという問題がある。
本発明は、かかる従来技術の不備を解決するためになされたものであり、その目的は、半導体装置の主面が大型化された場合にも、第2ボンディングパッド及びバンプ電極を大型化することなく、これら第2ボンディングパッドとバンプ電極との間の接続の信頼性を高めることができる半導体装置を提供することにある。
本発明は、前記の課題を解決するため、主面の外周部に沿って配列された複数個の第1ボンディングパッドと、当該第1ボンディングパッドの形成部を除く前記主面上に形成された第1絶縁膜と、当該第1絶縁膜上のバンプ電極配列領域に形成された応力緩和層と、前記第1絶縁膜上及び前記応力緩和層上に形成され、一端が前記第1ボンディングパッドに接続された再配線と、当該再配線の他端に形成され、前記応力緩和層上に配置された複数個の第2ボンディングパッドとを有する半導体装置において、前記複数個の第2ボンディングパッドの全部又は一部についてその表面を非平面形状に形成という構成にした。
このように、第2ボンディングパッドの表面を非平面形状に形成すると、第2ボンディングパッド及びバンプ電極を大型化することなく、これら第2ボンディングパッドとバンプ電極との間の接続面積を拡大することができるので、バンプ電極の多端子化及びそれに伴う多機能化の効果を減ずることなく、第2ボンディングパッドとバンプ電極との間の接続の信頼性を高めることができる。
また、本発明は、前記構成の半導体装置において、前記応力緩和層に非平面部を形成し、当該非平面部上に一定厚みの前記第2ボンディングパッドを設けるという構成にした。
応力緩和層は、スクリーン印刷によって形成されるので、応力緩和層に非平面部を形成することは、スクリーン印刷に使用するスクリーン(マスク)の構成や応力緩和層材料の粘性それにウエハからのスクリーンの引き上げのタイミングなどを調整することによって比較的容易に行うことができる。そして、当該応力緩和層の非平面部に定法にしたがって第2ボンディングパッドをめっきによって形成するだけで、バンプ電極取付面が非平面形状に形成された第2ボンディングパッドを得ることができるので、この種の半導体装置の作製を容易なものにすることができる。
また、本発明は、前記構成の半導体装置において、前記非平面部を、前記応力緩和層の外周部分に形成された傾斜部と、当該傾斜部の上端に続く厚肉のフランジ部と、当該フランジ部の内側に続く前記フランジ部よりも薄肉の薄肉部とから構成し、少なくとも1つの前記第2ボンディングパッドを前記フランジ部を含む部分に配置するという構成にした。
上述のように応力緩和層はスクリーン印刷によって形成されるが、スクリーン印刷に使用するスクリーン(マスク)の構成や応力緩和層材料の粘性それにウエハからのスクリーンの引き上げのタイミングによっては、応力緩和層の薄肉部の外周部分に、スクリーン印刷後のスクリーンの引き上げによって生じる厚肉のフランジ部と、スクリーン引き上げ後の応力緩和層材料の流動によって生じる傾斜部とが形成される。したがって、このフランジ部を含む非平面部に第2ボンディングパッドを設けることにより、第2ボンディングパッドとバンプ電極との間の接続面積を拡大することができ、これらの接続の信頼性を高めることができる。また、厚肉のフランジ部を含む部分に第2ボンディングパッドを設けるので、最も大きな熱応力が作用する外周の第2ボンディングパッドとバンプ電極との間及びバンプ電極と配線基板との間の熱応力を緩和することができ、この点からも半導体装置の接続信頼性を高めることができる。
また、本発明は、前記構成の半導体装置において、前記応力緩和層に平坦部を形成し、当該平坦部にバンプ電極取付面が粗面に形成された前記第2ボンディングパッドを設けるという構成にした。
上述したように第2ボンディングパッドはめっきによって形成されるが、当該第2ボンディングパッドのバンプ電極取付面の粗さは、めっき条件を調整することによって調整することができる。よって、この場合には、応力緩和層に非平面部を形成することなく、第2ボンディングパッドとバンプ電極との間の接続面積を拡大することができ、これらの接続の信頼性を高めることができる。
また、本発明は、前記構成の半導体装置において、前記複数個の第2ボンディングパッドのそれぞれに、体積が一定のハンダボールを搭載するという構成にした。
このように、各第2ボンディングパッドについて体積が一定のハンダボールを搭載すると、体積が異なる複数種類のハンダボールを用意し、第2ボンディングパッドの配列に応じてこれら複数種類のハンダボールを使い分ける必要がないので、半導体装置の製造を安価かつ容易なものにすることができる。また、各第2ボンディングパッドについて体積が一定のハンダボールを搭載しても、表面が非平面形状に形成された第2ボンディングパッドについては、第2ボンディングパッドとハンダボールとの間の接続面積を拡大することができ、これらの接続の信頼性を高めることができる。
本発明の半導体装置は、第2ボンディングパッドの表面を非平面形状に形成したので、第2ボンディングパッド及びバンプ電極を大型化することなく、これら第2ボンディングパッドとバンプ電極との間の接続面積を拡大することができ、バンプ電極の多端子化及びそれに伴う多機能化の効果を減ずることなく、第2ボンディングパッドとバンプ電極との間の接続の信頼性を高めることができる。
以下、本発明に係る半導体装置の第1実施形態を、図1及び図2に基づいて説明する。図1は第1実施形態に係る半導体装置の主面側から見た平面図、図2は図1のA−A部断面図である。
本例の半導体装置も、基本的な構成については図5に示した従来例に係る半導体装置と同じであり、図1及び図2に示すように、主面1の外周部に沿って配列された複数個の第1ボンディングパッド2と、主面1を保護するために第1ボンディングパッド2の形成部を除く主面1上に形成されたパッシベーション膜3と、当該パッシベーション膜3上に形成された第1絶縁膜4と、当該第1絶縁膜4上のバンプ電極配列領域に形成された応力緩和層5と、第1絶縁膜4上及び応力緩和層5上に形成され一端が第1ボンディングパッド2に接続された再配線6と、当該再配線6を保護するために第1絶縁膜4上及び応力緩和層5上に形成された第2絶縁膜7と、再配線6の他端に形成された第2ボンディングパッド8に設定されたバンプ電極9とから構成されている。なお、主面1には、所要の半導体素子群よりなる図示しない半導体素子領域がウエハプロセスで形成される。
第1ボンディングパッド2及びパッシベーション膜3の形成は通常のウエハプロセスで行われ、第1絶縁膜4、応力緩和層5、第2ボンディングパッド8を含む再配線6、第2絶縁膜7及びバンプ電極9の形成は、ウエハプロセス終了後の再配線工程において行われる。
第1絶縁膜4は、感光性ポリイミド樹脂などの感光性樹脂材料をもって構成され、図2に示すように、第1ボンディングパッド2の中央部を除く主面1上に形成される。この第1絶縁膜4は、再配線6の形成時における第1ボンディングパッド2の損傷を防止するため、第1ボンディングパッド2の開口端を覆うように形成される。この第1絶縁膜4の形成は、半導体装置のもとになるウエハの主面上に感光性樹脂材料よりなる樹脂層を均一な厚さに塗布した後、当該樹脂層を第1絶縁膜4の形状に露光して露光部を硬化し、次いで、未露光部を現像処理にて除去することによって行う。なお、パッシベーション膜3が十分な絶縁性を有する場合には、この第1絶縁膜4の形成を省略し、パッシベーション膜3上に直接応力緩和層5を形成することもできる。
応力緩和層5は、第1絶縁膜4よりも軟質のポリイミド樹脂をスクリーン印刷することによって、第1ボンディングパッド2の設定部を除く第1絶縁膜4の内周部分に形成される。この応力緩和層5の外周部分には、図2に示すように、傾斜部5aと、当該傾斜部5aの上端に続く厚肉のフランジ部5bと、当該フランジ部5bの内周に続くフランジ部5bよりも薄肉の薄肉部5cとから構成されている。かかる断面構造を有する応力緩和層5は、スクリーン印刷に使用するスクリーンの構成や応力緩和層材料の粘性それにウエハからのスクリーンの引き上げのタイミングなどを調整することによって形成することができる。即ち、厚肉のフランジ部5bは、スクリーン印刷後のスクリーンの引き上げ時に、スクリーン印刷された応力緩和層5の外周がスクリーンの引き上げ動作に引きずられて持ち上がるように応力緩和層材料の粘性及びウエハからのスクリーンの引き上げのタイミングを調整することによって形成でき、また、傾斜部5aは、スクリーン引き上げ後に応力緩和層5の外周が流動するように応力緩和層材料の粘性を調整することによって形成することができる。
第2ボンディングパッド8を含む再配線6は、銅めっきによって形成され、図2に示すように、第1絶縁膜4上及び応力緩和層5上に配列される。再配線6は、一端が第1ボンディングパッド2に接続され、他端の第2ボンディングパッド8が前記応力緩和層5上に所要の配列で形成されるが、第2ボンディングパッド8のうちの少なくとも1つについては、前記応力緩和層5のフランジ部5bを含む非平面部に形成される。この第2ボンディングパッド8を含む再配線6も、フォトリソグラフィ法によって形成される。即ち、第1絶縁膜4及び応力緩和層5上にクロム又は銅などを一様にスパッタリングしてシード層を形成し、次いで当該シード層上にフォトレジスト層を均一な厚さに塗布し、フォトレジスト層を第2ボンディングパッド8を含む再配線6の形状に露光する。次いで、未露光部を現像処理によって除去し、露光部に対応するシード層を化学エッチングによって除去する。次いで、残存したフォトレジスト層をアッシングにて除去し、露光部に対応するシード層を露出させる。最後に、露出されたシード層に銅めっきを施して第2ボンディングパッド8を含む再配線6とする。
第2絶縁膜7は、応力緩和層5よりも硬質の感光性ポリイミド樹脂などの感光性樹脂材料をもって構成され、図2に示すように、第2ボンディングパッド8の中央部を除く第1絶縁膜4上及び応力緩和層5上に形成される。この第2絶縁膜7も、前記第1絶縁膜4と同様の方法で形成される。
バンプ電極9は、ハンダをボール状に成形してなるハンダボール、樹脂ボールの表面にハンダをコーティングしてなるコーティングハンダボール、その他のボール状導電材料をもって形成され、応力緩和層5上に配列された各第2ボンディングパッド8上に搭載される。そして、応力緩和層5のフランジ部5bを含む非平面部に配列された第2ボンディングパッド8に対しては、図2に示すように、応力緩和層5の非平面部に対応する位置に搭載される。バンプ電極9は、第2ボンディングパッド8の配列位置に拘わらず、同一体積のものが用いられる。なお、ここでいう「同一体積」とは、必ずしも物理的同一を意味するものではなく、製造上許容される誤差を含むことは勿論である。
本例の半導体装置は、厚肉のフランジ部5bを含む非平面部に第2ボンディングパッド8を設けたので、第2ボンディングパッド8を平面状に形成する場合に比べて第2ボンディングパッド8とバンプ電極9との間の接続面積を拡大することができ、これらの接続の信頼性を高めることができる。また、厚肉のフランジ部5bを含む部分に第2ボンディングパッド8を設けるので、最も大きな熱応力が作用する外周の第2ボンディングパッド8とバンプ電極9との間及びバンプ電極9と配線基板との間の熱応力を緩和することができて、この点からも半導体装置の接続信頼性を高めることができる。さらに、応力緩和層5に非平面部を形成したので、当該応力緩和層5の非平面部に定法にしたがって第2ボンディングパッド8を形成するだけでバンプ電極取付面が非平面形状に形成された第2ボンディングパッド8を得ることができ、この種の半導体装置の作製を容易なものにすることができる。加えて、各第2ボンディングパッド8について体積が一定のハンダボール(バンプ電極)9を搭載したので、体積が異なる複数種類のハンダボールを用意し、第2ボンディングパッドの配列に応じてこれら複数種類のハンダボールを使い分ける必要がなく、半導体装置の製造を安価かつ容易なものにすることができる。
次に、本発明に係る半導体装置の第2実施形態を、図3に基づいて説明する。図3は第2実施形態に係る半導体装置の要部断面図である。
本例の半導体装置は、応力緩和層5にフランジ部5b(図2参照)を形成せず、薄肉部5cの傾斜部5a寄りに微小な山部と谷部とが連続する波型部5dを形成し、当該波型部5dの上面に一定厚みの第2ボンディングパッド8を設けるという構成にした。その他の部分については、第1実施形態に係る半導体装置と同じであるので、対応する部分に同一の符号を表示して説明を省略する。
本例の半導体装置は、応力緩和層5に波型部5dを形成し、当該波型部5dの上面に一定厚みの第2ボンディングパッド8を設けたので、応力緩和層5の波型部5d上に定法にしたがって第2ボンディングパッド8をめっきするだけで、バンプ電極取付面が非平面形状に形成された第2ボンディングパッド8を得ることができ、この種の半導体装置の作製を容易なものにすることができる。
次に、本発明に係る半導体装置の第3実施形態を、図4に基づいて説明する。図4は第3実施形態に係る半導体装置の要部断面図である。
本例の半導体装置は、応力緩和層5にフランジ部5b(図2参照)も波型部5d(図3参照)も形成せず、薄肉部5cの傾斜部5a寄りに形成された平坦部5eに表面が粗面8aに形成された第2ボンディングパッド8を設けるという構成にした。粗面8aの表面粗さは、再配線6のめっき条件、例えばめっき電流値を定法よりも大きくすることによって、粗くすることができる。その他の部分については、第1実施形態に係る半導体装置及び第2実施形態に係る半導体装置と同じであるので、対応する部分に同一の符号を表示して説明を省略する。
本例の半導体装置は、第2ボンディングパッド8の表面を粗面8aに形成したので、第2ボンディングパッド8とバンプ電極9との間の接続面積を拡大することができ、これらの接続の信頼性を高めることができる。
1 主面
2 第1ボンディングパッド
3 パッシベーション膜
4 第1絶縁膜
5 応力緩和層
5a 傾斜部
5b フランジ部
5c 薄肉部
5d 波型部
5e 平坦部
6 再配線
7 第2絶縁膜
8 第2ボンディングパッド
9 バンプ電極
2 第1ボンディングパッド
3 パッシベーション膜
4 第1絶縁膜
5 応力緩和層
5a 傾斜部
5b フランジ部
5c 薄肉部
5d 波型部
5e 平坦部
6 再配線
7 第2絶縁膜
8 第2ボンディングパッド
9 バンプ電極
Claims (5)
- 主面の外周部に沿って配列された複数個の第1ボンディングパッドと、当該第1ボンディングパッドの形成部を除く前記主面上に形成された第1絶縁膜と、当該第1絶縁膜上のバンプ電極配列領域に形成された応力緩和層と、前記第1絶縁膜上及び前記応力緩和層上に形成され、一端が前記第1ボンディングパッドに接続された再配線と、当該再配線の他端に形成され、前記応力緩和層上に配置された複数個の第2ボンディングパッドとを有する半導体装置において、
前記複数個の第2ボンディングパッドの全部又は一部についてその表面を非平面形状に形成したことを特徴とする半導体装置。 - 前記応力緩和層に非平面部を形成し、当該非平面部上に一定厚みの前記第2ボンディングパッドを設けたことを特徴とする請求項1に記載の半導体装置。
- 前記非平面部を、前記応力緩和層の外周部分に形成された傾斜部と、当該傾斜部の上端に続く厚肉のフランジ部と、当該フランジ部の内側に続く前記フランジ部よりも薄肉の薄肉部とから構成し、少なくとも1つの前記第2ボンディングパッドを前記フランジ部を含む部分に配置したことを特徴とする請求項2に記載の半導体装置。
- 前記応力緩和層に平坦部を形成し、当該平坦部にバンプ電極取付面が粗面に形成された前記第2ボンディングパッドを設けたことを特徴とする請求項1に記載の半導体装置。
- 前記複数個の第2ボンディングパッドのそれぞれに、体積が一定のハンダボールを搭載したことを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003328669A JP2005093931A (ja) | 2003-09-19 | 2003-09-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003328669A JP2005093931A (ja) | 2003-09-19 | 2003-09-19 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005093931A true JP2005093931A (ja) | 2005-04-07 |
Family
ID=34458167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003328669A Withdrawn JP2005093931A (ja) | 2003-09-19 | 2003-09-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005093931A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100699891B1 (ko) | 2006-01-14 | 2007-03-28 | 삼성전자주식회사 | 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 |
KR100858242B1 (ko) * | 2007-04-04 | 2008-09-12 | 삼성전자주식회사 | 재배선 구조를 포함하는 반도체 소자 및 그 형성 방법 |
JP2009212332A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-09-19 JP JP2003328669A patent/JP2005093931A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100699891B1 (ko) | 2006-01-14 | 2007-03-28 | 삼성전자주식회사 | 재배선을 갖는 웨이퍼 레벨 칩 사이즈 패키지 및 그제조방법 |
KR100858242B1 (ko) * | 2007-04-04 | 2008-09-12 | 삼성전자주식회사 | 재배선 구조를 포함하는 반도체 소자 및 그 형성 방법 |
US8143693B2 (en) | 2007-04-04 | 2012-03-27 | Samsung Electronics Co., Ltd. | Semiconductor device including redistribution line structure and method of fabricating the same |
JP2009212332A (ja) * | 2008-03-05 | 2009-09-17 | Nec Electronics Corp | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2001068495A (ja) | 半導体装置及びその製造方法 | |
JP5249080B2 (ja) | 半導体装置 | |
KR20090070916A (ko) | 반도체 장치 및 그 제조방법 | |
JP5165190B2 (ja) | 半導体装置及びその製造方法 | |
US7741705B2 (en) | Semiconductor device and method of producing the same | |
JP2006351766A (ja) | 半導体装置及びその製造方法 | |
JP4165460B2 (ja) | 半導体装置 | |
JP2009004721A (ja) | 半導体パッケージ及びその製造方法 | |
JP2005216921A (ja) | 半導体装置製造用のメタルマスク及び半導体装置の製造方法 | |
JP2010232230A (ja) | 半導体装置およびその製造方法 | |
JP2006303036A (ja) | 半導体装置 | |
JP2005093931A (ja) | 半導体装置 | |
JP4150604B2 (ja) | 半導体装置 | |
JP3915670B2 (ja) | 半導体装置およびその製造方法 | |
TWI445145B (zh) | 半導體裝置及其製造方法 | |
JP2004172163A (ja) | 半導体装置及びその製造方法 | |
JP2000183108A (ja) | 半導体集積回路装置及びその製造方法 | |
JP2008210828A (ja) | 半導体装置およびその製造方法 | |
JP2007287901A (ja) | 半導体装置およびその製造方法 | |
JPH11233669A (ja) | 半導体装置の製造方法 | |
JP2005038944A (ja) | 半導体装置 | |
JP2006303169A (ja) | 半導体装置 | |
JP4016276B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2002280476A (ja) | 半導体パッケージおよび半導体パッケージの製造方法 | |
JP2004281896A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |