CN100438011C - 半导体装置、磁传感器和磁传感器单元 - Google Patents

半导体装置、磁传感器和磁传感器单元 Download PDF

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Abstract

本发明公开了一种半导体装置，包括半导体芯片；垫式电极；电极部分；线路部分和绝缘部分。绝缘部分由电绝缘材料形成，覆盖半导体芯片的表面且封装传感器元件、线路部分和电极部分，其状态为至少显露在半导体芯片的表面上的电极部分。电极部分设置于在半导体芯片的厚度方向上与传感器元件不重叠的位置。

Description

半导体装置、磁传感器和磁传感器单元
技术领域
本发明涉及表面安装型的一种半导体装置，如芯片尺寸封装(chip-sizepackages)或相似的装置。
本发明还涉及用来测量磁场方向的磁传感器和磁传感器单元。
对申请日为2004年3月24日的日本专利申请第2004-87139号和申请日为2004年3月24日的日本专利申请第2004-87140号要求了优先权，其中的内容在此引入作为参考。
背景技术
近年来出现了LSI和其它的形成尺寸基本与半导体芯片尺寸相同的半导体装置，如芯片尺寸封装(后文称“CSPs”)或相似的装置，而且能够表面安装。因为安装技术适于更小和更轻的电子设备，这样的技术正在吸引注意力(范例请见日本专利申请，第一次公开，第9-107048号)。
在传统表面安装半导体装置中，多个用于电连接于安装板的凸点电极(bump electrode)以相同宽度排列在半导体芯片的顶表面侧。
即如图12所示，提供有多条虚拟网格线L21沿半导体芯片表面上的一个方向(X方向)延伸，以将半导体芯片的表面基本均匀划分。
另外，与上述相似，还提供有多条虚拟网格线L22沿表面且与X方向垂直的方向(Y方向)延伸，以将半导体芯片的表面基本均分。然后多个凸点电极97以每个一个的方式排列在这些网格线L21、L22的交点处。每个凸点电极97通过在半导体芯片表面上提供的线路层电连接于半导体芯片表面上的垫式电极95。
为了减小电子设备的尺寸和重量，半导体装置与功能元件的集成也得到应用。提供有这样的半导体装置，其中例如磁元件、霍尔元件、压电元件或其它具有电功能的传感器元件或者与集成电路一起或者在半导体芯片的表面上的集成电路的表面侧设置。传感器元件设置在半导体芯片表面上的预定位置。即例如传感器元件为用来测量外部磁场方向的磁元件的情况下，当半导体装置被安装在安装板上时，由每个这样的磁元件检测的磁场方向必须得到确定，而且磁元件必须以相互分开的距离设置以不受其它元件的影响，因此元件被安排在半导体表面的周边部分或其它的预定位置。
但是，上述的传统半导体装置的半导体芯片的尺寸随每年的过去自己趋于变得更小，使得线路部分和凸点电极97被安排于在半导体芯片的厚度方向上与传感器元件99重叠的位置。在这样结构的情况下，当半导体装置被安装在安装板上时，凸点电极97的应力传至传感器99。而且在这样结构的情况下，如果半导体装置在安装板上处于安装状态下，在安装半导体装置的安装板区域存在弯曲，那么从安装板弯曲的部分产生的应力会传至凸点电极97，而且通过端子和线路层传至传感器元件99。此外，当在这样的情况下半导体装置被安装或运行时，发生半导体装置的升温，使得线路层上的应力也传至传感器元件99。
即当半导体装置被安装在安装板上时，或当半导体装置被导致运行时，凸点电极97和线路层上的应力传至传感器99，并且存在一个传感器99的性能可能波动或退化的问题。
另外，当传感器99可能影响磁场时，如磁元件和霍尔元件的情况，如果凸点电极97、端子和线路层设置在与传感器99重叠的位置，那么存在一个问题，即传感器99的性能可能由于在端子和线路层中通过的电流引起的电流诱发磁场而波动。
现有技术中，提供有以测量外部磁场的三维方向来探测磁场的磁传感器。作为磁传感器的此种类型，存在有传感器，其中磁敏感部分(磁传感器芯片)被固定在磁敏感表面定位板，而且磁敏感部分(磁传感器芯片)用模制化合物密封(范例请见日本专利申请，第一次公开第2002-156204号)。
这里，设置磁敏感部分以探测在沿磁敏感表面定位板表面的一个方向的磁分量。磁敏感表面定位板和磁敏感部分用模制材料覆盖，其状态为与电路板的表面和其它元件支撑部分相接触且相对水平基准倾斜。即在磁传感器安装在元件支撑部分上的状态下，所述定位板和磁敏感部分相对于元件支撑部分的表面倾斜。通过在元件支持部分上提供两个磁传感器，使得两个磁敏感部分相对于元件支撑部分表面的倾斜角度不同，可以测量外部磁场的三维方向。
但是，对于具有上述构造的磁传感器，磁敏感部分用银浆被固定在磁敏感表面定位板的表面上。在固定时，银浆必须熔融，使得磁敏感部分和磁敏感表面定位板被加热至升高的温度。
但是，对于现有技术的上述的磁传感器，因为磁敏感表面定位板和磁敏感部分被加热，当磁敏感表面定位板和磁敏感部分包括具有不同热膨胀系数的材料时，由于热膨胀系数的不同产生磁敏感部分的弯曲。并且当在磁敏感部分产生弯曲时，存在一个问题，即磁敏感部分的性能退化且不能准确测量外部磁场的三维方向。
发明内容
本发明鉴于上述情况设计，并且提供一种半导体装置作为一个目的，其能够抑制设置于半导体芯片表面的磁性传感器性能的波动和退化。
本发明鉴于上述情况而设计，并且提供一种磁传感和磁传感器单元作为进一步的目的，其防止磁性传感器芯片性能的退化且能够准确测量磁场的三维方向。
为了解决上述问题，在本发明中提出了以下措施。
第一方面的本发明提出了一种半导体装置，其包括半导体芯片，其表面上形成有与之电连接的集成电路和传感器元件；垫式电极，形成在半导体芯片的表面侧且至少电连接于集成电路；电极部分，设置在半导体芯片的表面侧且将半导体芯片与外部电路电连接；线路部分，将垫式电极电连接至电极部分；绝缘部分，由电绝缘材料形成，其覆盖半导体芯片的表面且密封传感器元件、线路部分和电极部分，其状态为至少显露半导体芯片表面侧上的电极部分；而且其特征为电极部分设置于在半导体芯片的厚度方向上与传感器元件不重叠的位置。
这里，“传感器元件”表示具有电功能的元件，如磁元件，霍尔元件，压电元件或相似元件之中的那些元件。
用本发明的一种半导体装置，当半导体装置作为外部电路安装于安装板上时，半导体装置被压在安装板的安装表面，其状态为半导体芯片的表面侧面向安装板的安装表面。这里，传感器元件和电极部分设置于不重叠的位置，而且由于压力造成的在电极部分处的传至传感器元件的应力可以得到减小。
另外，即使当安装半导体装置时存在安装板的安装表面的弯曲的情况下，由安装板的弯曲产生的从电极部分传至传感器元件的应力可以得到减少。
此外，当导致半导体装置运行时，由于在电极部分流动的电流产生一个电磁场，但是因为敏感元件和电极部分以一距离设置，即使当传感器元件被磁场影响时，如磁元件或霍尔元件的情况，传感器元件上电极部分的电流诱发磁场效应可以得到减小。
第二方面的本发明提出半导体装置，其特征为线路部分设置于在半导体芯片的厚度方向上与传感器元件不重叠的位置。
用本发明的一种半导体装置，当安装半导体装置的安装板上的安装表面存在弯曲时，即使如果在半导体装置1安装于安装表面的情况下由安装板的弯曲中产生的应力从电极部分传至线路部分，传至传感器元件的应力可以得到减小。
另外，当在安装板上安装半导体装置时或当导致半导体装置运行时，半导体装置被加热而且产生线路部分的热变形；但是即使如果由于该热变形在线路部分上产生应力，传至传感器元件的线路部分的应力可以得到减小。
此外，当导致半导体装置运行时，由于在线路部分流动的电流产生一个电流诱发磁场；但是由于传感器元件和线路部分不重叠，即使当传感器元件受磁场的影响时，如磁传感器或霍尔传感器的情况，传感器元件上线路部分的电流诱发磁场效应可以得到减小。
第三方面的本发明提出半导体装置，其特征为提供多个上述电极部分，设想多条第一网格线沿半导体芯片表面上的一个方向延伸，以基本相同的间距排列以基本均匀分割所述表面，设想多条第二网格线在所述表面上且与第一网格线相交，以基本相同的间距排列，而且每个第一网格线和第二网格线的交点被作为电极部分的虚拟设置位置；其特征为在所述电极部分中，在厚度方向上不与传感器元件重叠的电极部分设置于虚拟设置位置，而且在上述电极部分中的其它电极部分设置于在沿第一网格线或第二网格线离开传感器的方向上偏离于虚拟设置位置的位置。
用本发明的一种半导体装置，在从所述虚拟设置位置偏离的其它电极部分与虚拟设置位置的距离小于沿第一和第二网格线相邻的虚拟位置之间的距离(相邻网格线之间的距离)，而且通过使设置在相邻网格线之间的电极部分的数目等于一或更少，相邻电极部分之间的距离可以保持等于或大于所述设置位置之间的距离。
第四方面的本发明提出半导体装置，其特征是提供多个上述的传感器元件和多个上述的电极部分，且对于所有传感器元件，每个传感器元件和设置在传感器元件周边的电极部分的位置关系以及在每个传感器元件周边的电极部分的数目相同。
用本发明的一种半导体装置，即使如果在安装板上的安装时在电极部分施加应力，所有的传感器元件每个从来自其周边的电极部分接受相同大小的应力，因此所有传感器元件的性能得到相同的改变。
第五方面的本发明提出半导体装置，其特征为设置在与上述传感器元件相邻的位置的一个电极部分与设置在与传感器元件相对较远位置的其它电极部分相比形成得小。
用本发明的一种半导体装置，通过将邻近传感器元件的电极部分形成得小于其它电极部分，电极部分可以在不改变电极部分位置的情况下容易地设置于与传感器元件不重叠的位置。
第六方面的本发明提出一种半导体装置，其包括半导体芯片，其表面上形成有与之电连接的集成电路和传感器元件；垫式电极，形成在半导体芯片的表面侧且至少电连接于集成电路；多个电极部分，设置在半导体芯片的表面侧且将半导体芯片与外部电路电连接；线路部分，将垫式电极和电极部分电连接；和绝缘部分，由电绝缘材料形成，其覆盖半导体芯片的表面且密封传感器元件、线路部分和电极部分，其状态为至少显露半导体芯片表面侧上的电极部分；而且其特征为电极部分包括在半导体厚度方向上从绝缘层凸出的凸出部分，且其中设置在与传感器元件相邻位置的一凸出部分与以一距离从传感器元件离开的其它凸出部分相比，其具有较小的凸起长度。
用本发明的一种半导体装置，当半导体设备安装于安装板的安装表面时，所述的其它凸出部分先于所述的一凸出部分与安装板的安装表面相接触。因此即使如果具有所述一凸出部分的电极部分在半导体芯片的厚度方向上与传感器元件重叠，在在安装板上安装半导体装置时，在具有所述的一凸出部分的电极部分上的应力可以得到弛豫，而且具有所述一凸出部分的电极部分的传至传感器元件的应力可以得到减小。
第七方面的本发明提出一种半导体装置，其包括半导体芯片，其表面上形成有与之电连接的集成电路和一传感器元件；垫式电极，在半导体芯片的表面侧上形成，且至少与集成电路电连接；多个电极部分，设置在半导体芯片的表面侧上，且将半导体芯片与外部电路电连接；线路部分，电连接垫式电极与电极部分；绝缘部分，由电绝缘材料形成，覆盖半导体芯片的表面且封装所述的传感器元件、线路部分和电极部分，其状态为至少显露在半导体芯片的表面侧上的电极部分；而且其特征为电极部分包括在半导体芯片的厚度方向上从绝缘部分凸出的多个凸出部分；而且其中设置在与传感器元件相邻的位置的一个凸出部分与以一距离从传感器元件离开的其它凸出部分相比，形成它的导电材料有一较低熔点。
用本发明的一种半导体装置，当在安装板的安装表面安装半导体装置而且向凸出部分施加热量时，所述的一凸出部分先于所述的其它凸出部分熔融，因此与具有所述的一凸出部分的电极相比，应力更多地集中在具有所述其它凸出部分的电极部分。因此即使如果具有所述的一凸出部分的电极部分设置于在半导体芯片厚度方向上与传感器元件重叠的位置，在具有所述的一凸出部分的电极部分上的应力也可以得到弛豫，而且该电极部分的传至传感器元件的应力可以得到减小。
第八方面的本发明提出一种半导体装置，其包括半导体芯片，其表面上形成与之电连接的集成电路和传感器元件；垫式电极，在半导体芯片的表面侧上形成，且至少与集成电路电连接；多个电极部分，设置在半导体芯片的表面侧上，且将半导体芯片与外部电路电连接；线路部分，电连接垫式电极与电极部分；绝缘部分，由电绝缘材料形成，覆盖半导体芯片的表面且封装传感器元件、线路部分和电极部分，其状态为至少显露在半导体芯片的表面侧上的电极部分；而且其特征为电极部分包括在半导体芯片的厚度方向上从绝缘部分凸出的多个凸出部分；其中凸出部分包括由一导电材料形成的一球状芯和覆盖芯的外表面的一壳层，而且壳层由具有比上述导电材料熔点低的导电材料形成；其中设置在与所述传感器元件相邻的位置的一凸出部分与设置在与以一距离离开传感器元件的其它凸出部分相比，其的芯形成得较小，而且所述一凸出部分与其它凸出部分的壳层部分的直径基本相同。
用本发明的一种半导体装置，当利用将凸出部分加热至一低于形成芯的材料的熔点而高于形成壳层的材料的熔点的温度将半导体装置安装于安装板时，只有所述凸出部分的壳层部分熔融，因此具有大直径的所述其它凸出部分的芯与安装表面相接触，而具有小直径的所述一凸出部分的芯不与安装表面接触。在此时，应力集中在所述其它凸出部分，因此即使如果具有所述一凸出部分的电极部分设置于在半导体芯片的厚度方向上与传感器元件重叠的位置，在具有所述的一凸出部分的电极部分上的应力可以得到弛豫，而且传至传感器元件的的电极部分的应力可以得到减小。
用第一和第二方面的本发明，即使当在安装板上安装一种半导体装置或导致其运行时，在电极部分和线路部分的传至传感器元件的应力可以得到减小，并且传感器元件的性能的波动和退化可以得到抑制。
用本发明的第三方面，电极之间的距离与沿第一和第二网格线的虚拟设置位置之间的距离相比可以保持相同或更大，因此即使如果电极部分偏离开虚拟设置位置，这些电极部分间的电路短路可以得到可靠地避免。
用第四方面的本发明，即使如果当在安装板上安装时在电极部分产生应力，同一应力造成的波动可以通过使传感器元件形成一桥路来相互抵消，因此无论应力大小，传感器元件的敏感度是稳定的。
用第五方面的本发明，通过将邻近传感器元件的电极部分形成得小于其它电极部分，电极部分可以在不改变电极部分位置的情况下容易地设置在与传感器元件不重叠的位置。
用第六至第八方面的本发明，即使如果具有一凸出部分的电极部分设置于在半导体芯片的厚度方向上与传感器元件重叠的位置，当在安装板的安装表面上安装半导体装置时，具有所述的一凸出部分的电极部分的传至传感器元件的应力可以得到减小，因此传感器元件的性能的波动和退化可以得到抑制。
第九方面的本发明提出一种磁传感器，包括基本形成为片状的至少在磁场的一个方向上对磁分量敏感的磁传感器芯片和从磁传感器芯片的表面凸出的将磁传感器芯片电连接于基本为片状的电路板的多个电极部分，其特征为电极部分在磁传感器的表面上排列为一行。
当在电路板上安装本发明的磁传感器时，多个电极部分与电路板的表面相接触，并且磁传感器芯片电连接于电路板。在此时，排列为一行的多个电极部分从磁传感器芯片的表面凸出，因此磁传感器芯片的边缘部分也与电路板的表面相接触。在该状态下，磁传感器芯片相对于电路板的表面倾斜，因此磁传感器芯片的磁敏感方向相对于电路板的表面倾斜，而且在与电路板的表面相交方向的磁分量可以用磁传感器芯片探测。
另外，至少将磁传感器的电极部分固定于电路板的表面即可，因此利用倾斜的磁传感器芯片可以在电路板上安装磁传感器，而不用加热整个磁传感器芯片。
第十方面的本发明提出一种磁传感器，包括基本形成为片状的至少在磁场的一个方向上对磁分量敏感的磁传感器芯片和从所述磁传感器芯片的表面凸出的将所述磁传感器芯片电连接于基本为片状的电路板的多个电极部分，其特征为电极部分在磁传感器的表面排列为多个平行的行；而且，其中电极部分的凸出长度沿多个行的排列方向逐渐减小。
当在电路板上安装本发明的磁传感器时，多个电极部分与电路板的表面相接触，并且磁传感器芯片电连接于电路板。在该状态下，因为电极部分的凸出长度沿多个行的排列方向逐渐减小，磁传感器芯片相对于电路板的表面倾斜。因此磁传感器芯片的磁分量敏感方向相对于电路板的表面倾斜，而且在与电路板的表面相交方向上的磁分量可以用磁传感器芯片探测。
另外，至少将磁传感器的电极部分固定于电路板的表面即可，因此利用倾斜的磁传感器芯片可以在电路板上安装磁传感器，而不用加热整个磁传感器芯片。
此外，当在磁传感器芯片的表面上提供的电极部分数目可以预先确定时，通过将电极部分排列分开至多个行，在每行中的电极部分的数目可以得到减少，因此所述传感器芯片可以形成更小的尺寸。
第十一方面的本发明提出一种磁传感器单元，包括两个如第九或第十方面所述的磁传感器，和其上安装以电极部分与电路板表面相接触的磁传感器的电路板，而且其特征为至少一个磁传感器的磁传感器芯片在两个方向上对磁场的磁分量敏感，且在电路板上设置磁传感器使得另一磁传感器芯片的敏感方向与由所述的一磁传感器芯片的两个敏感方向组成的平面交叉。
第十二方面的本发明提出一种磁传感器单元，包括两个如第九或第十方面所述的磁传感器，和其上安装以电极部分与电路板表面相接触的磁传感器的电路板，而且其特征为至少一个磁传感器的磁传感器芯片在两个方向上的磁场的对磁分量敏感；且两个磁传感器在电路板上设置为至少部分重叠，使得另一磁传感器芯片的敏感方向与由所述一磁传感器芯片的两个敏感方向组成的平面交叉。
用这些发明的一种磁传感器单元，预先制备两个磁传感器，并且设置一个磁传感器单元使得诸磁传感器芯片的敏感方向相交。即一个磁传感器芯片可以在包括两个敏感方向的平面内的任一方向上探测磁分量，而且另一磁传感器可以在相交于所述平面的方向上探测磁分量。因此通过所述两个磁传感器芯片可以探测在三维空间中的三个磁分量，使得磁场的方向可以在三维空间中测量为矢量。
当设置两个磁传感器在电路板上重叠时，两个磁传感器在电路板表面上的安装面积可以得到减小，使得磁传感器单元可以作得更小。
第十三方面的本发明提出一种磁传感器单元，包括在两个方向上对磁场的磁分量敏感的第一磁传感器，在至少一个方向上对磁场的磁分量敏感的第二磁传感器，和基本为片状且其表面安装两个磁传感器的电路板，而且其特征为每个磁传感器包括基本形成为片状的磁传感器芯片和多个从磁传感器芯片表面凸出的电极部分，电极部分与电路板的表面相接触并且电连接于电路板；且其中导致至少一个磁传感器芯片相对于电路板的后表面倾斜，使得第二磁传感器的敏感方向与第一磁传感器的两个敏感方向组成的平面交叉，而且在电路板的厚度方向上电路板和电极部分的高度总和随部位改变。
用本发明的磁传感器单元，第一磁传感器可以探测在包括两个敏感方向的平面内探测所有方向上的磁分量，并且第二磁传感器可以探测相交于此平面的方向上的磁分量，使得用这两个磁传感器芯片可以探测在三维空间中的三个磁分量，因此磁场的方向可以在三维空间中测量为矢量。
另外，所述两个磁传感器可以利用与电路板表面接触的电极部分固定在电路板上，使得每个磁传感器可以以两个磁传感器芯片相对彼此倾斜的方式安装于电路板上，而不用加热整个磁传感器芯片。
第十四方面的本发明提出半导体装置，其特征为电路板的表面形成阶梯状，并且至少一个磁传感器的电极部分设置于不同台阶的顶表面。
用本发明的磁传感器单元，因为从电路板的后表面到每个台阶的顶部的高度不同，即使如果多个在磁传感器芯片表面上提供的电极部分的凸出长度相同，磁传感器芯片可以容易地相对于电路板的表面倾斜。
用第九和第十方面的本发明，当在电路板上以一倾角安装磁传感器时，磁传感器芯片的整体没有得到加热，使得磁传感器芯片的性能的波动和退化可以得到避免，而且磁场的方向可以得到正确测量。
另外，用第十方面的本发明，通过排列分割为多个行的电极部分，磁传感器芯片能够以小尺寸形成，而且磁传感器的尺寸可以得到减小。
用第十一和第十二方面的本发明，使用磁传感器能够防止磁传感器芯片性能的波动和退化，因此磁场的三维方向可以得到正确测量。
另外，用第十二方面的本发明，在电路板表面上的两个磁传感器的安装面积可以得到减小，因此磁传感器单元的尺寸可以得到减小。
用第十三方面的本发明，当在电路板上安装每个磁传感器以使两个磁传感器芯片相对于彼此倾斜时，磁传感器芯片的整体没有得到加热，因此磁传感器芯片性能的波动和退化得到避免，而且磁场的三维方向可以得到正确测量。
用第十四方面的本发明，从电路板的后表面至每个台阶的顶部的高度不同，使得磁传感器芯片可以容易地相对于电路板的表面倾斜。
附图说明
图1为本发明的一方面的半导体装置的总体平面示意图；
图2为图1所示的半导体装置沿箭头A-A的剖面示意图；
图3为图1所示的半导体装置沿箭头B-B的剖面示意图；
图4绘示图1所示的半导体装置的制造方法的流程图；
图5为本发明的另一方面的半导体装置的总体平面示意图；
图6为图5所示半导体装置沿箭头C-C的剖面示意图；
图7为本发明的另一方面的半导体装置的总体平面示意图；
图8为本发明的另一方面的半导体装置的总体平面示意图；
图9A-9B绘示本发明的另一方面的半导体装置的焊球，其中图9A为设置于以一距离离开薄膜磁元件的位置的焊球的剖面示意图，而图9B为设置在与薄膜磁元件重叠的位置的焊球的剖面示意图；
图10为本发明的另一方面的半导体装置的总体平面示意图；
图11A-11C为本发明的另一方面的半导体装置的电极部分的放大剖面示意图；
图12为本发明的另一方面的半导体装置的总体平面示意图；
图13为本发明的第二方面的磁传感器单元的总体平面示意图；
图14为图13所示的磁传感器单元的总体侧面示意图；
图15为本发明的另一方面的磁传感器单元的总体平面示意图；
图16为图15所示的磁传感器单元的总体侧面示意图；
图17为电极部分位置和图15所示的磁传感器单元的倾斜角之间的关系的曲线图；
图18为本发明的另一方面的磁传感器单元的总体平面示意图；
图19为本发明的另一方面的磁传感器单元的总体平面示意图；
图20为本发明的另一方面的磁传感器单元的总体平面示意图；
图21为本发明的另一方面的磁传感器单元的总体平面示意图；
图22A-22B绘示本发明的另一方面的磁传感器单元，其中图22A为总体侧面示意图；图22B为电路板上安装状态的总体侧面示意图；
图23为本发明的第三方面的磁传感器单元的总体平面示意图；
图24为图23所示的磁传感器单元的总体侧面示意图；
图25为本发明的另一方面的磁传感器单元的总体侧面示意图；
图26A-26B绘示本发明的另一方面的磁传感器单元，其中图26A为总体侧面示意图；图26B绘示电路板上安装状态的总体侧面示意图；
图27绘示本发明的另一方面的磁传感器单元的总体侧面示意图；且
图28绘示本发明的另一方面的磁传感器单元的总体侧面示意图；
具体实施方式
图1至图3绘示了本发明的一个方面；该方面的半导体装置是一种晶片级CSP(下文称“WLCSP”)，利用电极连接到安装板的外部电路。电极设置于从形成集成电路的半导体芯片的主表面不凸出的位置。如图1和图2所示，该半导体装置1包括片状的半导体芯片3，在平面图上形成一个基本长方的形状；多个薄膜磁元件5，设置于半导体芯片3的主表面(表面)；电极部分7，设置于半导体芯片3的主表面3a之侧，用于半导体芯片3至外部电路的连接；线路部分9，用于半导体芯片3的集成电路(未显示)与电极部分7的相互电连接；绝缘层部分11，其覆盖半导体芯片3的表面3a，其状态为在半导体芯片3的主表面3a之侧显露电极部分7，而且密封薄膜磁元件5、线路部分9和电极部分7。
薄膜磁元件5以薄膜形状形成，并且测量外部磁场的方向和大小。四个这样的薄膜磁元件5设置于半导体芯片3的主表面3a的周边。每个薄膜磁元件5在一个方向上(X轴方向或Y轴方向)对外部磁场的磁分量敏感，并且被设置以使敏感方向沿半导体芯片3的主表面3a。这些薄膜磁元件5每个以一相互距离被设置在邻近于半导体芯片3的主表面3a的一边。设置成对的相对的薄膜磁元件5以使同一对在同样的方向上探测磁分量，以改善外部磁场的探测的可靠性。
如图1和图3所示，半导体芯片3包括在平面图上为长方形状的基底13，在表面13a上形成集成电路；多个(所示例子中为八个)垫式电极15，形成于基底13的表面13a上；和第一钝化膜17，设置于基底13的表面13a，其避开垫式电极15。垫式电极电连接电极部分7和薄膜磁元件5，并且设置于基底13的表面13a的周边。
第一钝化膜17通过在基底13的主表面13a上依次叠层二氧化硅(SiO2)膜和氮化硅(SiN)膜形成，其避开垫式电极15。第一钝化膜17具有高热阻且电绝缘。第一钝化膜17的表面构成半导体芯片3的主表面3a。
绝缘部分11通过在半导体芯片3的主表面3a上依次叠层第二钝化膜19、保护膜21、和树脂模制部分23形成；该第二钝化膜19、保护膜21、和树脂模制部分23都由电绝缘材料形成。
第二钝化膜19，类似于第一钝化膜17，通过从半导体芯片3的主表面3a依次叠层二氧化硅(SiO2)膜和氮化硅(SiN)膜形成，以覆盖第一钝化膜17而且避开用于电连接至线路部分9的垫式电极15。该第二钝化膜19覆盖薄膜磁元件5。
保护膜21由聚酰亚胺(PI)形成，且形成以覆盖第二钝化膜19的表面19a和由垫式电极15与第一和第二钝化膜17、19界定的沟槽部分22的侧壁表面。
树脂模制部分23覆盖保护膜21的表面21a和半导体芯片3的主表面3a，并且形成以密封下文描述的电极部分7的端子和线路部分9。树脂模制部分23由一种硬度低于电极部分7和线路部分9的树脂材料形成，并且形成在平面图上类似于磁传感器芯片3的基本长方的形状。
线路部分9填充由垫式电极15和保护膜19界定的沟槽部分24，并且形成以从绝缘部分11的保护膜21和树脂模制部分23之间的沟槽部分24的孔延伸至下文描述的电极部分7的端子的低端边缘处。线路部分9通过从保护膜21的表面21a依次叠层下层阻挡金属层25(下文称“UBM”)和线路层27形成。UBM25由钛(Ti)或铬(Cr)形成，而线路层27由铜(Cu)形成。
形成UBM25以充分薄于线路层27。即例如UBM25的厚度是0.18μm，则线路层27的厚度是0.60μm。
如上述构成的线路部分9形成于在半导体芯片3的厚度方向上与薄膜磁元件5不重叠的位置。
每个电极部分7包括基本为圆柱状的端子29和安装在端子29顶端的焊球31。端子29从线路部分9的表面9a延伸至树脂模制部分23的表面23a，而焊球31从树脂模制部分23的表面23a凸出。端子29由铜形成，而且其顶端面29a形成在与树脂模制部分23的表面23a基本相同的平面内。焊球31由焊接材料形成为一基本球形的形状。
多个电极部分7设置于在半导体芯片3的厚度方向上与薄膜磁元件5不重叠的预定位置。即设想在X轴上延伸的三条第一网格线L1至L3和在Y轴上延伸的三条第二网格线L4至L6以相同的间距排列，以将半导体芯片3的主表面3a和树脂模制部分23的表面23a基本均匀分割。
当电极部分设置在每个交点处时在相邻电极部分7之间不会发生短路的条件下，沿网格线L1至L6的交点(虚拟设置位置)P1至P9之间的距离是足够的。
在每个方向上以相同间距设置和排列的三条网格线中，位于中间的第一网格线L2和第二网格线L5设置以穿过薄膜磁元件5。
在第一网格线L1，L3和第二网格线L4，L6交叉的第一交点P1至P4处每个设置一个电极部分7。这些第一交点P1至P4设置在离开薄膜磁元件5一段距离的位置。
电极部分7设置在从第一网格线L2与第二网格线L4，L6的第二交点P5，P6沿第一网格线向第一网格线L2相交于第二网格线L5的第四交点P9方向偏离的位置。而且电极部分7设置在从第一网格线L1，L3与第二网格线L5的第二交点P7，P8沿第一网格线向第一网格线L2相交于第二网格线L5的第四交点P9方向偏离的位置。
这是因为第二交点P5，P6和第三交点P7，P8邻近于薄膜磁元件5，而且如果电极部分设置在第二交点P5，P6和第三交点P7，P8处，电极部分7会在半导体芯片的厚度方向上与薄膜磁元件5重叠。
作为结果，电极部分7设置于在半导体芯片的厚度方向上与薄膜磁元件5不重叠的位置。上述与薄膜磁元件5不重叠的位置所处的位置关系为，薄膜磁元件5在其法线为安装方向或加载方向的平面上的投影和与端子29的顶端面29a或与树脂模制部分23的表面23a接触的焊球31的接触平面上的投影或电极部分7的投影至少部分地没有重叠。
在这个实施例情况下，半导体芯片3的厚度方向是上述的安装方向和加载方向，使得当向其法线基本为所厚度方向的平面上投影时，每个上述的投影独立存在，而且只需要处于一不互相干扰的状态。这里，安装方向指示在安装板上安装半导体装置1时加载的方向，而加载方向指示在安装板上安装半导体装置1后加载的方向。
设置这些电极部分7以使对于所有薄膜磁元件5，每个薄膜磁元件5和设置在薄膜磁元件5周边的电极部分7的位置关系以及在每个薄膜磁元件5周边的电极部分7的数目相同。即三个电极部分7设置在每个薄膜磁元件5的周边。三个电极部分7设置于相对每个薄膜磁元件5的设置位置相同的位置。
上述构造的一种半导体装置1的制造方法解释如下。
首先，如图4所示，在半导体芯片3的主表面3a的预定位置设置四个薄膜磁元件5，在半导体芯片3的主表面3a上形成第二钝化膜19，其避开垫式电极15。同时，薄膜磁元件5也被第二钝化膜19覆盖。
接下来，在第二钝化膜和沟道部分22的侧壁表面上形成保护膜21，且在保护膜21的薄膜21a和沟道部分的宽壁表面和底表面上形成薄膜UBM25。
然后，在UBM25的表面25a除了线路层27形成的部分上形成第一阻挡层41。第一阻挡层41的形成区域包括在半导体芯片3的厚度方向上与薄膜磁元件5重叠的区域。然后没有形成第一阻挡层41的部分，即UBM所被显露的部分被埋入铜以形成线路层27。此后，第一阻挡层41被去除。
然后，在线路层27的表面27a除了端子29形成的部分和UBM25的表面25a上形成第二阻挡层43。在这种情况下，只有线路层27的表面27a的一部分被显露。然后没有形成第二阻挡层43的部分，即线路层27显露的部分被埋入铜以形成端子29。在形成线路层27和端子29后，第二阻挡层43被去除，且用蚀刻去除没有被线路层27覆盖的UBM25。
最后，线路部分9和端子29用一种树脂材料密封以覆盖保护膜21的表面21a且显露端子29的顶端表面29a，而且通过在端子29的顶端表面29a放置焊球31，半导体装置1的制造完成。
当在安装板的安装表面安装半导体装置1时，以树脂模制部分23的表面23a相向于安装表面，将半导体装置1压在安装表面上同时加热焊球31。如图1和图2所示，设置薄膜磁元件5和电极部分7和线路部分9在不重叠的位置，使得通过上述压力加载于电极部分7的传至薄膜磁元件的应力可以得到减小。
当在半导体装置1安装在安装板的情况下在安装基底的安装表面存在弯曲时，即使如果从电极部分7由于该弯曲产生的应力传至线路部分9，传至薄膜磁元件5的应力也可以得到减小。
当导致半导体装置1运行时，由于在电极部分7和线路部分9中流动的电流产生电流诱发磁场，但是因为薄膜磁元件5设置于与电极部分7和线路部分9不重叠的位置，电极部分7和线路部分9的电流诱发磁场效应在薄膜磁元件5上可以得到减小。
另外，当在安装基底上安装半导体装置1或导致半导体装置1运行时，半导体装置1被加热，而且线路部分9的热变形产生；但是即使如果由于该热变形在线路部分9中产生应力，由热变形产生的传至薄膜磁元件5的应力可以得到减小。
用上述半导体装置1，即使当半导体装置在安装基底上安装或导致运行时，在电极部分7和线路部分9中的传至薄膜磁元件5的应力可以得到减小，而且电极部分7和线路部分9的电流诱发磁场效应在薄膜磁元件5上可以减小，使得薄膜磁元件5的性能的波动和退化可以得到抑制。
电极部分7沿网格线L2至L5从第二和第三交点P5至P8偏离以增加从薄膜磁元件5至第四交点P9的距离，从该电极部分7至第四交点9的距离小于沿网格线L1至L9的相邻交点P1至P9之间的距离(相邻网格线之间的距离)，并且电极部分7被完全包括在网格线之内；因为设置在相邻网格线之间的电极部分的数目为一或更少，所以没有电极部分7设置于第四交点P9，使得相邻电极部分7之间的距离可以保持等于或大于交点P1至P9之间的距离。因此即使如果电极部分7从第二和第三交点P5至P8偏离，这些电极部分7之间的短路可以得到可靠地避免。
通过对于所有薄膜磁元件5使得每个薄膜磁元件5和设置在薄膜磁元件周边的电极部分7的位置关系以及在每个磁薄膜器元件5周边的电极部分7的数目相同，即使如果在安装板上安装半导体装置1时应力施加于电极部分7，由于同一应力引起的波动可以通过使薄膜磁元件5形成一桥式结构来抵消，因此无论应力大小，薄膜磁元件5的敏感度是稳定的。
在上述方面中，一个电极部分7设置在每个邻近于薄膜磁元件5的偏离于第二和第三交点P5至P8的位置；但是，构造不限于此，而且在半导体芯片3的厚度方向上将电极部分设置在至少与薄膜磁元件5不重叠的位置即可。即如图5所示的例子，在邻近薄膜磁元件5的第二和第三交点P5至P8处可以设置电极部分7，以这样一个尺寸形成每个电极7使得在其厚度方向上没有重叠。在这种构造情况下，电极7可以设置在所有交点P1至P9处。
在上述构造的情况下，如图6所示，设置在邻近于薄膜磁元件7的一些电极部分7的焊球31在直径上小于其它以一距离离开薄膜磁元件5的电极部分7的焊球31。即从树脂模制部分23的表面23a凸出的某些焊球31的凸出长度小于其它焊球31的凸出长度。因此当安装半导体装置1至安装板的安装表面上时同时加热焊球31，其它焊球31先于某些焊球31与安装板的安装表面相接触。因此当安装半导体装置1至安装板上时，在具有某些焊球31的电极部分7产生的应力可以得到弛豫，并且在这些电极部分7的传至薄膜磁元件5的应力可以得到进一步减小。
在上述构造中，焊球31的形状不限于球状；通过提供至少从树脂模制部分23的表面23a凸出的凸出部分，且通过使得某些设置在邻近薄膜磁元件5的凸出部分的凸出长度小于其它设置在以一距离离开薄膜磁元件5位置的凸出部分的凸出长度，可以得到相似的好结果。
如图7所示，当电极部分7的数目足够多，即在半导体装置61安装于安装板上的情况下，每个电极部分7产生的应力等于或小于一预定值时，电极部分7的设置数目可以小于第一网格线L7至L11与第二网格线L12至L16的交点数目。因此可以设置该半导体装置61以使电极部分7放置在即不与薄膜磁元件重叠又不在相邻交点的位置。
在半导体装置1、51、61上提供了薄膜磁元件5，但是装置的设置不限于此，而且可以在该装置上提供霍尔元件，压电元件或至少具有电功能的传感器元件。
电极部分7描述为在半导体芯片的厚度方向上设置在与传感器元件不重叠的位置；但是当传感器元件不受电极部分7或线路部分9的电流诱发磁场的影响时，该设置是没有必要的，而且在电极部分7上的传至传感器元件的应力得到减小即可。即如图8所示的例子，设置于与传感器元件45重叠位置的某些电极部分7的焊球31a可以由一种导电材料形成，其中该导电材料的熔点小于设置在以一距离离开传感器元件45位置上的电极部分7的其它焊球31b。
在这种构造的情况下，当在安装基底的安装表面安装半导体装置时，同时加热焊球31a和31b，某些焊球31a先于其它焊球31b熔融，因此应力集中在具有其它焊球31b的电极部分7上，而不是在具有某些焊球31a的电极部分7上。因此即使如果电极部分7设置在与传感器元件45重叠的位置，在具有某些焊球31a的电极部分7上的应力可以得到弛豫，而且在这些电极部分7处的传至传感器元件45的应力可以得到减小。
另外，如图9A和图9B所示，当焊球31包括由导电材料形成的基本为球状的芯47和由熔点低于芯的导电材料的导电材料形成且覆盖芯47的壳层部分49时，设置邻近于传感器元件45的某些焊球31a的芯47的直径可以形成得小于其它焊球31b的芯47，而且某些焊球31a和其它焊球31b的壳层部分49可以形成为具有基本相同的直径。
在这样的构造的情况下，当半导体装置安装在安装基底上时，同时加热焊球31至一低于形成芯47的导电材料的熔点而高于形成壳层部分49的导电材料的熔点的温度，只有焊球31的壳层部分49被熔融。因此具有较大直径的其它焊球31b的芯47与安装板的安装表面相接触，且具有较小直径的某些焊球31a的芯47与安装表面不相接触。在此时，应力集中于其它焊球31b，因此即使如果具有某些焊球31a的电极部分7设置在与传感器45重叠的位置，在具有某些焊球31a的电极部分7处的应力可以得到弛豫，而且在电极部分7的传至传感器元件45的应力可以得到减小。
另外，在基底13的表面13a的周边设置半导体芯片3的垫式电极15；但是构造不限于此，且如图10所示的例子，垫式电极可以设置在基底13的表面13a的中间部分。
在以上述构造的半导体装置81的情况下，通过在这些垫式电极15的外面设置电极部分7，连接垫式电极15的线路部分9和电极部分7的距离可以设置得更短，因此半导体装置81可以在低功耗下运行。
另外，在半导体芯片3的主表面3a的周边设置传感器元件45，其位置在电极部分7的外面，使得电极部分7可以从传感器元件45的位置设置得更远。
因此在电极部分7和线路部分9处的传至薄膜磁元件5的应力可以进一步得到减小，并且电极部分7和线路部分9的电流诱发磁场对薄膜磁元件的影响可以进一步得到减小，因此薄膜磁元件5的性能的波动和退化可以得到可靠地抑制。
如上所述，电极部分7包括球状焊球31，但是其它构造是可能的；如图11所示的例子，可以包括至少从树脂模制部分23的表面23a凸出的凸出部分。即，如图11A和11B所示的例子，从树脂模制部分23的表面23a凸出的凸出部分可以与端子54一体成形。
这些凸出部分53可以用例如平板或网板公开以施加一种铜浆。并且如图11C所示，在形成端子29和树脂模制部分23后，可以图案化抗蚀剂并且使用电镀以形成在剖面上具有一个基底长方形状的凸出部分55。
在上述构造中，电极部分7包括端子29或54和焊球31或凸出部分53，但是电极部分7可以也只包括端子29或54。在这样的构造的情况下，当在安装板上安装半导体装置时，使用分别提供的焊料将端子29、54与安装板的集成电路电连接。
图13和图14绘示了本发明的第二方面；该方面的磁传感器测量外部磁场的方向和大小。如图13和图14所示，磁传感器单元101包括两个磁传感器102和103和集成电路板105，两个磁传感器102，103安装于集成电路板105的表面105a。集成电路板105形成为基本片状的形状，以表面105a和后表面105b基本平行。在集成电路板105的后表面105b上提供了为电连接于不同设备的安装板的输出端(未显示)。
磁传感器102，103是一种所谓晶片级CSPs，且包括在平面图上形成为长方形状的片状的磁传感器芯片107和108，和从磁传感器芯片107、108的表面107a、108a凸出的多个电极部分110、111。
在磁传感器芯片107和108内以薄膜的形式提供四个磁传感器。每个这些磁传感器元件113在一个方向上检测外部磁场的磁分量，并且测量此方向上的磁分量的大小。以一相互距离在邻近磁传感器芯片107和108的表面107a和108a的每条边的位置每个一个设置这些磁传感器113，从而磁传感器芯片107和108在沿表面107a、108a的两个垂直方向((A，B)和(C，D))上检测磁分量。
电极部分110、111将磁传感器107、108电连接至电路板105，且在磁传感器芯片107、108的表面107a、108a例如在与邻近于芯片的一边的一边107b，108b平行的方向上排列成一行。每个电极部分110、111包括由焊料形成至一基本球形形状的焊料球，并且所有焊料球形成为同一尺寸。可以设置这些电极部分110、111使得能够与在电路板105的表面105a上形成的焊接区域部分115焊接，并且通过这个方法将磁传感器102，103电连接于电路板105。
设置这些磁传感器102和103使得磁传感器芯片107，108相对于电路板105的表面105a倾斜。即多个电极部分110、111从磁传感器芯片107、108的表面凸出，在平行于边107b、108b的方向沿某条边107b、108b排列成一行。因此在多个电极部分110、111与电路板105的焊接区域部分115相接触的情况下，在其上设置电极部分110，111的磁传感器芯片107、108的某条边107b、108b的相对侧的其它边107c、108c与电路板105的表面105a相接触。因此倾斜磁传感器芯片107、108使得其表面107a、108a以从其它边107c、108c移开而移向某条边107b、108b的方式从电路板105的表面105a逐渐移开。磁传感器102、103的倾斜方向垂直于两个磁传感器102、103的排列方向。
另外，设置两个传感器102，103使得磁传感器之一102的某条边107b与另一磁传感器103的其它边108c相邻，另外磁传感器之一102的其它边107c与另一磁传感器103的某条边108b相邻。因此两个磁传感器芯片107、108在相对的方向上倾斜。两个磁传感器芯片107、108以相同大小的倾斜角θ相对于电路板105的表面105a倾斜。
如上所述的设置的两个磁传感器102和103的敏感方向A至D如下。在所述图中，X轴和Y轴一起表示沿电路板105的表面105a的垂直方向，且Z轴表示电路板105的厚度方向。
磁传感器之一102的敏感方向A，垂直于电极部分110的设置方向，是以角度θ从Y轴的负方向到Z轴的正方向倾斜的方向。磁传感器102的敏感方向B，垂直于敏感方向A，是X轴的负方向。其它磁传感器103的敏感方向C，垂直于电极部分111的设置方向，是以角度θ从Y轴的正方向到Z轴的负方向倾斜的方向。其它磁传感器103的敏感方向D，垂直于敏感方向C，是X轴的正方向。
因此磁传感器之一102的敏感方向A是与包括其它磁传感器103的两个敏感方向C，D的平面相交的方向。相似的，其它磁传感器103的敏感方向C是与包括磁传感器之一102的两个敏感方向A，B的平面相交的方向
如上所述构造的磁传感器单元1在X轴，Y轴和Z轴的每个方向上探测磁分量，并且输出基本相称于相应的磁分量的输出值(下文也称为敏感度)Sx、Sy、Sz。磁传感器单元101的敏感度Sx、Sy、Sz可以使用磁传感器102，103的敏感度S2x、S2y、S3x、S3y表达如下，
Sx＝S2x+S3x
Sy＝(S2y+S3y)cosθ
Sz＝(S2y+S3y)sinθ
敏感度S2x、S2y分别表示磁传感器102的敏感方向B、A，且敏感度S3x、S3y分别表示磁传感器103的敏感方向D、C。
请参考以上等式，如果倾斜角θ的范围是0°＜θ＜90°，则磁场的方向可以作为在三维空间中的一个矢量得到测量。如果磁传感器芯片107、108的倾斜角θ小于45°，则在Z轴方向的敏感度Sz小于Y轴方向的敏感度Sy。相反的，如果倾斜角θ大于45°，则在Y轴方向的敏感度Sy小于Z轴方向的敏感度Sz。因此通过设置倾斜角至45°，沿最低敏感度的轴的敏感度可以得到增加。
该倾斜角可以通过改变电极部分110和111的直径得到适当的设定，即通过改变从磁传感器芯片107、108的表面107a、108a凸出的电极部分110、111的凸出长度。
用上述磁传感器芯片102和103，因为多个电极部分110、111被排列成一行以从磁传感器芯片107，108的表面107a、108a凸出，所以磁传感器芯片107、108的磁敏感方向相对于电路板105的表面105a倾斜，使得通过磁传感器107、108可以探测在与电路板105的表面105a相交的方向上的磁分量。
另外，只需要将电极部分110、111固定在电路板105的焊接区域115，使得磁传感器102，103可以在倾斜的状态下被安装在电路板105上，而无需加热整个磁传感器芯片107，108。因此可以防止磁传感器芯片107、108的性能的波动和退化，而且可以正确测量磁场的方向。
另外，用上述磁传感器单元101，因为磁传感器102、103中磁传感器芯片107、108的性能的波动和退化得到防止，可以正确测量磁场的三维方向。
在该第二方面中，通过改变设置在磁传感器芯片107、108的一边107b、108b上的电极部分110、111的凸出长度来设定磁传感器芯片107、108的倾斜角θ；但是其他构造是可能的，并且可以通过电极部分110、111相对于磁传感器芯片107、108的设置设定倾斜角θ。即如图15和图16的例子，设置成一行的多个电极部分110、111的位置可以从磁传感器芯片107、108的一边107b、108b向其它边107c、108c偏离，以增加倾斜角θ。在此构造情况下，电极部分110、111和磁传感器元件113在磁传感器芯片107、108的厚度方向上不重叠，使得当在电路板105上安装磁传感器102、103时，电极部分110、111的应力可以得到抑制，并且由于此应力产生的磁传感器元件113性能的波动可以得到抑制。
这里，如果a是从磁传感器芯片107、108的一边107b、108b到在磁传感器芯片107、108上的电极部分110、111位置的长度，且b是从磁传感器芯片107、108的一边107b、108b到另一边107b、108b的长度，如图17所示，则a比b的比例越大，磁传感器芯片的倾斜角θ越大。另外，当a变大时，倾斜角θ的增加速率变大。
在该图中倾斜角θ值是针对磁传感器芯片107、108的一边的长度b是2.0mm和电极部分110、111的直径是300μm的情况。并且，为了在电极部分110、111之间不发生短路，在相邻电极部分110、111的间距是200μm。
如上述解释，当设定倾斜角θ时，没有必要改变电极部分110、111的尺寸，使得倾斜角θ可以容易地设定。
另外，设置两个磁传感器102、103使得其一的磁传感器102的某条边107b和另一磁传感器103的另一边108c相邻，并且其一的磁传感器102的另一边107c和另一磁传感器103的某条边108b相邻；但是其它构造是可能的。例如，如图18所示，可以设置两个磁传感器102、103使得磁传感器107、108的某条边107b、108b相对。或者，如图19所示，可以设置两个磁传感器102、103使得磁传感器107、108的另一边107c、108c相对。
另外，磁传感器107、108的另一边107c、108c与电路板105的表面105a接触；且其它构造是可能的，而且可以使用一种构造，其中在电路板105的表面105a可以形成一切开部分，且磁传感器芯片107、108的另一边107c、108c被插入此切开部分。在这种构造的情况下，两个磁传感器102、103能够相对于电路板105容易地设置。
而且，除了简单使磁传感器芯片107、108的另一边107c、108c与电路板105的表面105a相接触，磁传感器芯片107、108的另一边107c、108c可以用焊料固定在电路板105的表面105a。
在上述的方面中，解释了一个例子，其中敏感度方向A至D和磁传感器102、103的倾斜方向，与输出端110、111的设置方向或者平行或者垂直；但是其它构造是可能的，而且敏感度方向A至D和磁传感器102、103的倾斜方向与终端110、111的设置方向可以为0°至90°的任意角度。
另外，磁传感器102、103都设置在电路板105的表面105a，但是其它构造是可能的，且每个磁传感器芯片107、108的敏感方向相交即可。因此如图20所示的例子，可以使用一种构造，其中另一磁传感器芯片108的另一边108c被设置于其一的磁传感器芯片107的后表面107d上，使得两个磁传感器芯片107、108在电路板105的厚度方向上的一部分重叠。或者如图21所示的例子，另一磁传感器芯片103的另一边108c和电极部分111被设置于其一的磁传感器芯片107的后表面107d，使得两个磁传感器芯片107、108的整体在电路板105的厚度方向上重叠。这里，另一磁传感器103的电极部分111与电路板105的电连接可以通过例如一可弯曲的柔性线路板114实现，或者可以使用设置在磁传感器芯片107的内部的线路实现电连接。
如上所述，当设置两个磁传感器102、103以在电路板105的表面105a上重叠时，两个磁传感器102、103的在电路板105上的安装面积可以作得小，使得磁传感器单元的尺寸可以得到减小。
另外，电极部分110、111由焊球形成，但是可以采用其它构造，且电极部分110、111从磁传感器芯片107、108的表面107a、108a凸出即可。即，如图22A所示的例子，可以采用一种构造，其中焊球117设置于磁传感器芯片116的表面116a，在此焊球117上由金线形成一球，并且切割尖端部分以形成所谓的柱头凸起(stud bump)118，与117堆叠形成电极部分119。在此构造中，如图22B所示，柱头凸起118粘结于电路板105的垫式电极区域115。在此构造情况下，通过堆叠柱头凸起118，从磁传感器芯片116的表面116a凸起的电极部分119的凸起量可以得到改变，使得倾斜角θ可以容易地设定。
接下来，图23和图24绘示了本发明的第三方面。此方面的基本构造与如图13和图14所示的磁传感器单元101的构造相同，但是每个磁传感器的构造是不同的。这里，图23和图24中的磁传感器得到说明；如图13和图14中相同组成的部分以相同的标记指定，且省略其说明。
如图23和图24所示，磁传感器单元120包括电路板105和两个安装在电路板105的表面105a上的磁传感器121、122。每个磁传感器121和122包括磁传感器芯片123、124，和设置在其表面123a、124a上的多个电极部分126至129。与第二方面中的结构相似，每个磁传感器芯片123、124测量一外部磁场的磁分量，且对沿表面123a、124a的两个垂直方向上的磁分量敏感。电极部分126至129包括焊球，其中焊料形成为一基本球形的形状，且分开设置为两行。
排列在其中一行的电极部分126、128形成得大于排列在另一行的电极部分127、129。因此，以这些电极部分126至129粘结至电路板105的焊接区域115，每个磁传感器芯片123、124相对于电路板105的表面105a倾斜。
设置这两个磁传感器121、122使得磁传感器121的大的电极部分126和另一电极部分122的小的电极部分129相邻，而且磁传感器121的小的电极部分127与另一磁传感器122的大的电极部分128相邻。因此两个磁传感器芯片107、108在相对的方向上倾斜。这两个磁传感器芯片107、108相对于电路板105的表面105a以同样的倾斜角θ倾斜。
通过这种方法，包括磁传感器121的两个敏感度方向的平面与磁传感器122的至少一个敏感方向相交。
用磁传感器121、122和磁传感器单元120，可以获得与第二方面相似的好结果，另外，当设置在磁传感器芯片123、124的表面123a、124a的电极部分126至129的数目得到预先确定时，通过将电极部分126至129分开排列为两行，在每行设置的电极部分126至129的数目可以得到减少，使得磁传感器123、124可以容易地形成。因此磁传感器121、122和磁传感器单元120可以制造得更小。
在该第三方面中磁传感器121、122的所有电极部分126至129与电路板105的焊接区域部分115相接触；但是可以采用其它构造，并且传感器芯片123、124的敏感度方向相交即可。
因此另一磁传感器122的一行电极部分129可以设置在磁传感器芯片123的后表面，使得两个磁传感器芯片123、124的一部分在电路板105的厚度方向上重叠。另外，如图25所示的例子，磁传感器122的电极部分128、129可以设置在磁传感器芯片123的后表面123d，使得两个磁传感器121、122在电路板105的厚度方向上整体重叠。
如上说明，当两个磁传感器121、122重叠设置在电路板105的后表面105d时，两个磁传感器121、122在电路板105上的安装面积可以作得小，使得磁传感器的尺寸可以得到减小。
在上述构造中，磁传感器122的电极部分128、129与电路板105的电连接可以通过例如一可弯曲柔性的线路板114实现，或者设置在其一磁传感器芯片123的内部的线路可以用于实现电连接。
另外，电极部分126至129由焊球形成，但是可以采用其它构造，且电极部分126至129从磁传感器芯片123、124的表面123a、124a凸出即可。即，如图26A所示的例子，可以采用一种构造，其中焊球132、133被设置为两行，其从磁传感器芯片131的表面131a的凸起量相同，且柱头凸起134只在一行的焊球132上堆叠以形成电极部分135。在此构造中，如图26B所示，另一行的焊球133和柱头凸起134粘结于电路板105的垫式电极区域115。在此构造情况下，通过只在一行焊球132堆叠柱头凸起118，电极部分135的凸起量可以得到改变，因此倾斜角θ可以容易地设定。
另外，电极部分126至129被分开且设置成两个平行的行；另外其它构造是可能的，且磁传感器芯片123、124的表面123a、124a相对于电路板105的表面105a倾斜设置即可。即，只需要设置电极部分在磁传感器芯片的表面上沿磁传感器芯片的表面排列成多个平行的行，且沿多个行的排列方向凸出长度逐渐减小。
在第二和第三方面描述的磁传感器单元101、120中，磁传感器102、103、121、122在两个方向上对磁场的磁分量敏感；但是这不是必须的，而且使用至少两个传感器102、103、121、122来测量作为三维空间的矢量的磁场方向即可。即一个磁传感器在两个方向上对磁分量敏感即可，而另一个磁传感器在相交于包括所述一个传感器的两个敏感度方向的平面的方向上敏感即可。
另外，两个磁传感器芯片107、108、123、124通过磁传感器102、103、121、122的电极部分110、111和126至129的设置和尺寸来相对互相倾斜；但是其它构造是可能的；而且把电路板105的后表面105b作为参考，至少一个磁传感器芯片相对于电路板的后表面倾斜使得在电路板的厚度方向上引起电路板和电极部分的高度总和的部分变化即可。
即如图27的例子所示，电路板151的表面可以形成为阶梯形状，且两个磁传感器141、142的电极部分143设置在每个台阶的顶表面151a以构造磁传感器单元140。在这种构造下，从电路板151的后表面151b到每个台阶的顶表面151b的高度不同，因此即使如果磁传感器141、142的所有电极部分形成同样的尺寸，磁传感器141、142的磁传感器芯片144、145可以容易地相对于电路板151的后表面151b倾斜。
对于，BGA(球栅阵列)被用于磁传感器单元140的电路板151，其中焊球152在后表面151b上形成输出端；但是其它构造是可能的。例如，取代焊球152，可以使用带有针栅的PGA(针栅阵列)。
另外，如图28所示，在电路板153的表面153a中可以形成沟槽部分155，并且在电路板153的表面153a和沟槽部分155的底表面155a(顶表面)上设置磁传感器147的电极部分148。在这个构造中，从电路板153的后表面153b到表面153a和到沟槽部分155的底表面155a的高度不同，使得磁传感器143的磁传感器芯片149可以相对于电路板153的后表面153b容易地倾斜。
电极部分110、111和126至129用焊球形成，但是电极部分由包括至少从磁传感器芯片的表面凸出的构件即可；例如电极部分可以包括由平板或网板公开以施加铜浆形成的凸出部分。
在上述中，本发明的各个方面通过参考附图得到详细说明，然而其具体构造并非限定于这些方面，而包括在不偏离本发明的要点的相似范围里的设计更动。

Claims (14)

1.一种半导体装置，包括：
一半导体芯片，其表面上形成电连接到其上的集成电路和一传感器元件；
一垫式电极，在所述半导体芯片的表面侧上形成，且至少与所述集成电路电连接；
一电极部分，设置在所述半导体芯片的表面侧上，且将所述半导体芯片与外部电路电连接；
一线路部分，电连接所述垫式电极与所述电极部分；
一绝缘部分，由电绝缘材料形成，部分覆盖所述半导体芯片的表面且封装所述的传感器元件、线路部分和电极部分，使之至少显露在所述半导体芯片的表面侧上的电极部分；
而且其中
所述电极部分设置于在所述半导体芯片的厚度方向上与所述传感器元件不重叠的位置。
2.如权利要求1所述的半导体装置，其中所述线路部分设置于在所述半导体芯片的厚度方向上与所述传感器元件不重叠的位置。
3.如权利要求1所述的半导体装置，其中
提供有多个所述电极部分；
设想有多条第一网格线，在所述半导体的所述表面的一个方向延伸，以相同的间距排列以将表面均匀划分，且设想有多条第二网格线，沿所述表面且与所述第一网格线相交，以相同的间距排列；
每个第一和第二网格线的交叉点作为所述电极部分的虚拟设置位置；
在所述电极部分中，在所述半导体芯片的厚度方向上与所述传感器元件不重叠的一个所述电极部分设置于所述虚拟设置位置；
在所述电极部分中的其它电极部分设置于在沿第一网格线或第二网格线离开所述传感器的方向上偏离于所述虚拟设置位置的位置；而且
在所述第一网格线或第二网格线上，设置在相邻网格线之间的电极部分的数目是一或更少。
4.如权利要求1所述的半导体装置，其中提供了多个所述的传感器元件和多个电极部分，且对于所有所述传感器元件，每个传感器元件和设置在传感器元件周边的所述电极部分的位置关系以及在每个传感器元件周边的电极部分的数目相同。
5.如权利要求1所述的半导体装置，其中设置在与所述传感器元件相邻的位置的一个所述电极部分与设置在与传感器元件相对较远位置的其它电极部分相比形成得较小。
6.一种半导体装置，包括：
一半导体芯片，其表面上形成电连接到其上的集成电路和一传感器元件；
一垫式电极，在所述半导体芯片的表面侧上形成，且至少与所述集成电路电连接；
多个电极部分，设置在所述半导体芯片的表面侧上，且将所述半导体芯片与外部电路电连接；
一线路部分，电连接所述垫式电极与所述电极部分；
一绝缘部分，由电绝缘材料形成，部分覆盖所述半导体芯片的表面且封装所述的传感器元件、线路部分和电极部分，使之至少显露在所述半导体芯片的表面侧上的所述电极部分；
且其中
所述电极部分包括在所述半导体芯片的厚度方向上从所述绝缘部分凸出的多个凸出部分；且
设置在与所述传感器元件相邻的位置的一个所述凸出部分与设置在与传感器元件相对较远位置的其它凸出部分相比具有较小的凸起长度。
7.一种半导体装置，包括：
一半导体芯片，其表面上形成电连接到其上的集成电路和一传感器元件；
一垫式电极，在所述半导体芯片的表面侧上形成，且至少与所述集成电路电连接；
多个电极部分，设置在所述半导体芯片的表面侧上，且将所述半导体芯片与外部电路电连接；
一线路部分，电连接所述垫式电极与所述电极部分；
一绝缘部分，由电绝缘材料形成，部分覆盖所述半导体芯片的表面且封装所述的传感器元件、线路部分和电极部分，使之至少显露在所述半导体芯片的表面侧上的电极部分；
且其中
所述电极部分包括在所述半导体芯片的厚度方向上从所述绝缘部分凸出的多个凸出部分；而且
设置在与所述传感器元件相邻的位置的一个所述凸出部分与设置在与传感器元件相对较远位置的其它凸出部分相比形成其的导电材料有一较低熔点。
8.一种半导体装置，包括：
一半导体芯片，其表面上形成电连接到其上的集成电路和一传感器元件；
一垫式电极，在所述半导体芯片的表面侧上形成，且至少与所述集成电路电连接；
多个电极部分，设置在所述半导体芯片的表面侧上，且将所述半导体芯片与外部电路电连接；
一线路部分，电连接所述垫式电极与所述电极部分；
一绝缘部分，由电绝缘材料形成，部分覆盖所述半导体芯片的表面且封装所述的传感器元件、线路部分和电极部分，使之至少显露在所述半导体芯片的表面侧上的电极部分；
且其中
所述电极部分包括在所述半导体芯片的厚度方向上从所述绝缘部分凸出的多个凸出部分；
所述凸出部分包括由一导电材料形成的一球状芯和覆盖芯的外表面的一壳层，而且壳层由具有比所述导电材料熔点低的导电材料形成；
设置在与所述传感器元件相邻的位置的一个凸出部分与设置在与传感器元件相对较远位置的其它凸出部分相比其芯形成得较小，而且所述一个凸出部分与其它凸出部分的壳层部分的直径相同。
9.一种磁传感器，包括形成为一片状的对至少在磁场的一个方向上的磁分量敏感的一磁传感器芯片和从所述磁传感器芯片的表面凸出的将所述磁传感器芯片电连接于为片状的一电路板的多个电极部分，其中
电极部分在所述磁传感器的表面排列为一行，所述磁传感器芯片围绕平行于所述电极部分的行的倾斜轴，通过所述电极部分而相对于所述电路板倾斜，从而能够安装于所述电路板上。
10.一种磁传感器，包括形成为一片状的对至少在磁场的一个方向上的磁分量敏感的一磁传感器芯片和从所述磁传感器芯片的表面凸出的将所述磁传感器芯片电连接于为片状的一电路板的多个电极部分，其中
电极部分在所述磁传感器的表面排列为多个平行的行；而且，
所述电极部分的凸出长度沿所述行的排列方向逐渐减小。
11.一种磁传感器单元，包括两个如权利要求9或权利要求10所述的磁传感器，和其上安装所述磁传感器的一电路板，所述电极部分与所述电路板的表面接触，其中
至少一个磁传感器的磁传感器芯片对在两个方向上的磁场的磁分量敏感；而且，
磁传感器设置在电路板上，所述磁传感器至少部分重叠另一磁传感器，使得另一磁传感器的敏感方向与所述磁传感器由两个敏感方向组成的平面交叉。
12.一种磁传感器单元，包括两个如权利要求9或权利要求10所述的磁传感器，和其上安装所述磁传感器的一电路板，其中
至少一个磁传感器的磁传感器芯片对在两个方向上的磁场的磁分量敏感；而且，
磁传感器在电路板上设置为至少部分重叠另一磁性传感器，使得另一磁传感器的敏感方向与所述磁传感器由两个敏感方向组成的平面交叉。
13.一种磁传感器单元，包括对在两个方向上的磁场的磁分量敏感的一第一磁传感器，对在至少一个方向上的磁场的磁分量敏感的一第二磁传感器，和为片状且其表面安装两个磁传感器的一电路板，其中，
每个磁传感器包括形成为一片状的一磁传感器芯片和从磁传感器芯片凸出的多个电极部分，电极部分与所述电路板的表面相接触并且与所述电路板电连接；而且，
造成至少一个磁传感器芯片相对于所述电路板的后表面倾斜，从而所述第二磁传感器的敏感方向与所述第一磁传感器的两个敏感方向组成的平面交叉，而且在所述电路板的厚度方向上所述电路板和所述电极部分的高度总和随部位改变。
14.如权利要求13所述的磁传感器单元，其中所述电路板的表面形成阶梯状，并且至少一个磁传感器的电极部分设置在不同台阶的顶表面。
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TW (1) TWI281037B (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080014823A (ko) * 2005-05-04 2008-02-14 엔엑스피 비 브이 디바이스 및 그 제조 방법과, 센서 모듈 및 그 제조 방법
JP2007273564A (ja) * 2006-03-30 2007-10-18 Toshiba Corp プリント回路板、半導体パッケージ、および電子機器
DE102006057970B4 (de) * 2006-12-08 2020-01-02 Infineon Technologies Ag Halbleiterbauteil mit einem Magnetfeldsensor und Verfahren zur Herstellung
US9076717B2 (en) 2006-12-08 2015-07-07 Infineon Technologies Ag Semiconductor component comprising magnetic field sensor
US7566866B2 (en) * 2007-09-10 2009-07-28 Gennum Corporation Systems and methods for a tilted optical receiver assembly
US8587297B2 (en) * 2007-12-04 2013-11-19 Infineon Technologies Ag Integrated circuit including sensor having injection molded magnetic material
TWI379391B (en) * 2008-05-05 2012-12-11 Siliconware Precision Industries Co Ltd Electronic carrier board
US20110187359A1 (en) * 2008-05-30 2011-08-04 Tobias Werth Bias field generation for a magneto sensor
US8174256B2 (en) * 2008-05-30 2012-05-08 Infineon Technologies Ag Methods and systems for magnetic field sensing
US8610430B2 (en) * 2008-05-30 2013-12-17 Infineon Technologies Ag Bias field generation for a magneto sensor
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8659155B2 (en) 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8610270B2 (en) 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
CN103188992B (zh) * 2010-09-10 2016-11-16 柯尼卡美能达先进多层薄膜株式会社 生物磁场测量装置、生物磁场测量系统、以及生物磁场测量方法
US8357983B1 (en) * 2011-08-04 2013-01-22 Allegro Microsystems, Inc. Hall effect element having a wide cross shape with dimensions selected to result in improved performance characteristics
CN102385043B (zh) * 2011-08-30 2013-08-21 江苏多维科技有限公司 Mtj三轴磁场传感器及其封装方法
US10804233B1 (en) * 2011-11-02 2020-10-13 Maxim Integrated Products, Inc. Wafer-level chip-scale package device having bump assemblies configured to maintain standoff height
US9721912B2 (en) 2011-11-02 2017-08-01 Maxim Integrated Products, Inc. Wafer-level chip-scale package device having bump assemblies configured to furnish shock absorber functionality
US20130199831A1 (en) * 2012-02-06 2013-08-08 Christopher Morris Electromagnetic field assisted self-assembly with formation of electrical contacts
JP5912701B2 (ja) * 2012-03-15 2016-04-27 アルプス電気株式会社 磁気検出装置の製造方法
US9281292B2 (en) 2012-06-25 2016-03-08 Intel Corporation Single layer low cost wafer level packaging for SFF SiP
CN102925347B (zh) * 2012-08-29 2016-01-20 张楚凡 半导体芯片、半导体酶芯片及筛选目标酶的方法
DE102013209514A1 (de) * 2013-05-22 2014-11-27 Micronas Gmbh Dreidimensionaler Hallsensor zum Detektieren eines räumlichen Magnetfeldes
CN104515957B (zh) * 2013-09-27 2017-05-31 上海矽睿科技有限公司 磁传感装置及其制备方法
JP6318565B2 (ja) 2013-11-13 2018-05-09 セイコーエプソン株式会社 半導体装置および電子機器
JP2017174994A (ja) 2016-03-24 2017-09-28 ソニー株式会社 撮像装置、電子機器
JP6839938B2 (ja) * 2016-07-25 2021-03-10 旭化成エレクトロニクス株式会社 半導体装置、磁気検出装置、半導体装置の製造方法および電子コンパス
CN108075035B (zh) * 2016-11-18 2021-08-20 旭化成微电子株式会社 霍尔元件
EP3477323B1 (en) * 2016-12-16 2020-05-13 Melexis Technologies SA Magnetic sensor
JP7015087B2 (ja) * 2017-03-23 2022-02-02 旭化成エレクトロニクス株式会社 ホール素子
GB2585536A (en) * 2018-02-13 2021-01-13 Cirrus Logic Int Semiconductor Ltd Fabrication of integrated circuit including passive electrical component
DE102019103030B4 (de) * 2018-04-04 2022-03-31 Infineon Technologies Ag Transistorvorrichtungen sowie Verfahren zur Herstellung und zum Betreiben von Transistorvorrichtungen
DE112019005745T5 (de) 2018-11-15 2021-07-29 Rohm Co., Ltd. Halbleiterbauelement
US11226709B2 (en) * 2020-03-13 2022-01-18 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Touch substrate and touch screen
CN114699087B (zh) * 2022-05-23 2023-01-10 国家纳米科学中心 神经电极结构及其植入方法和制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324977A (en) * 1992-07-30 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Hybrid ferromagnetic integrated circuit device
US6278271B1 (en) * 1998-03-30 2001-08-21 Sentron Ag Three dimensional magnetic field sensor
CN1402186A (zh) * 2001-08-14 2003-03-12 三星电机株式会社 光学鼠标的副板上芯片
CN2598149Y (zh) * 2002-12-30 2004-01-07 胜开科技股份有限公司 光传感器封装改良构造
CN2598147Y (zh) * 2002-12-30 2004-01-07 胜开科技股份有限公司 具高像素的影像传感器封装构造
CN1531091A (zh) * 2003-03-17 2004-09-22 精工爱普生株式会社 半导体装置、电子设备、载体基板及它们的制法、电子仪器
CN2881957Y (zh) * 2004-03-24 2007-03-21 雅马哈株式会社 半导体装置、磁传感器和磁传感器单元

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3225856A (en) * 1963-10-01 1965-12-28 Gen Motors Corp Safety hinge and latch for a vehicle body closure
NL188488C (nl) 1985-05-10 1992-07-01 Asahi Chemical Ind Magneto-elektrische transducent.
EP0304280B1 (en) * 1987-08-21 1996-05-29 Nippondenso Co., Ltd. A device for detecting magnetism
US5262666A (en) * 1989-05-15 1993-11-16 Nippondenso Co., Ltd. Semiconductor device with a nickel alloy protective resistor
JP2557998B2 (ja) * 1990-04-04 1996-11-27 旭化成工業株式会社 ＩｎＡｓホール効果素子
JP3260921B2 (ja) * 1993-08-25 2002-02-25 株式会社デンソー 可動体変位検出装置
JP2970455B2 (ja) 1994-03-14 1999-11-02 株式会社デンソー 磁気抵抗素子の製造方法およびその磁場処理装置
US6195228B1 (en) * 1997-01-06 2001-02-27 Nec Research Institute, Inc. Thin, horizontal-plane hall sensors for read-heads in magnetic recording
TW423081B (en) 1998-01-19 2001-02-21 Citizen Watch Co Ltd Semiconductor package
DE69936461T2 (de) * 1998-08-07 2008-03-13 Asahi Kasei Emd Corporation Magnetsensor und zugehöriges herstellungsverfahren
US6552425B1 (en) * 1998-12-18 2003-04-22 Intel Corporation Integrated circuit package
JP2001284497A (ja) * 2000-04-03 2001-10-12 Fujitsu Ltd 半導体装置及びその製造方法及び半導体チップ及びその製造方法
JP3701542B2 (ja) * 2000-05-10 2005-09-28 シャープ株式会社 半導体装置およびその製造方法
JP2001337671A (ja) * 2000-05-29 2001-12-07 Kawai Musical Instr Mfg Co Ltd 鍵盤楽器の大屋根前開閉装置
US20020024109A1 (en) * 2000-08-29 2002-02-28 Kambiz Hayat-Dawoodi Integrated circuit and method for magnetic sensor testing
JP3465790B2 (ja) * 2000-09-25 2003-11-10 日本電信電話株式会社 光・電気集積回路実装構造及びその製作法
JP4444485B2 (ja) 2000-11-21 2010-03-31 旭化成エレクトロニクス株式会社 角度センサ
JP3498737B2 (ja) * 2001-01-24 2004-02-16 ヤマハ株式会社 磁気センサの製造方法
JP3626469B2 (ja) * 2002-04-19 2005-03-09 三菱電機株式会社 磁気抵抗センサ装置
JP2004077374A (ja) * 2002-08-21 2004-03-11 Tokai Rika Co Ltd 磁気センサの配置構造
JP2004363157A (ja) * 2003-06-02 2004-12-24 Res Inst Electric Magnetic Alloys 薄膜磁気センサ及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324977A (en) * 1992-07-30 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Hybrid ferromagnetic integrated circuit device
US6278271B1 (en) * 1998-03-30 2001-08-21 Sentron Ag Three dimensional magnetic field sensor
CN1402186A (zh) * 2001-08-14 2003-03-12 三星电机株式会社 光学鼠标的副板上芯片
CN2598149Y (zh) * 2002-12-30 2004-01-07 胜开科技股份有限公司 光传感器封装改良构造
CN2598147Y (zh) * 2002-12-30 2004-01-07 胜开科技股份有限公司 具高像素的影像传感器封装构造
CN1531091A (zh) * 2003-03-17 2004-09-22 精工爱普生株式会社 半导体装置、电子设备、载体基板及它们的制法、电子仪器
CN2881957Y (zh) * 2004-03-24 2007-03-21 雅马哈株式会社 半导体装置、磁传感器和磁传感器单元

Also Published As

Publication number Publication date
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